CN107017889B - 一种逐次逼近式模数转换器 - Google Patents
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- 238000005070 sampling Methods 0.000 claims abstract description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 230000001360 synchronised effect Effects 0.000 claims description 32
- 101150110971 CIN7 gene Proteins 0.000 claims description 18
- 101150110298 INV1 gene Proteins 0.000 claims description 18
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 18
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims description 12
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 7
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000009471 action Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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Abstract
本发明涉及一种逐次逼近式模数转换器，包括比较器和电容DAC，所述转换器还包括有n路锁存器和锁存器控制信号产生电路，其中比较器的输出端与n路锁存器的输入端连接，n路锁存器的输出端与电容DAC控制端一一对准连接，所述锁存器控制信号产生电路的n个控制信号输出端分别与n路锁存器的控制信号输入端连接，锁存器控制信号产生电路用于根据采样时钟Clks和比较器比较完成信号Valid分别为n路锁存器产生控制信号。
Description
技术领域
本发明涉及模数转换器领域，更具体地，涉及一种逐次逼近式模数转换器。
背景技术
ADC作为连接模拟世界和数字世界的桥梁，其性能备受关注。ADC可分为流水线式（Pipeline）ADC，快闪式（Flash）ADC，逐次逼近式（SAR）ADC等。Pipeline ADC具有较高的工作速度和较高的精度，其工作速度可达几百MHz，精度一般为10-14位。Flash ADC具有最高的工作速度和较低的精度，其工作速度可达几GHz，精度一般低于8位。SAR ADC具有适中的工作速度和较高精度，其工作速度一般为几百KHz到几十MHz，精度一般为10-16位。不同结构的ADC因为其不同的功耗、速度和精度，适用于不同场合。SAR ADC因为其适中的工作速度、较高的转换精度、较低的功耗和近乎全数字的电路结构，受到了广泛的研究。
SAR ADC有两大研究热点。一是在适当的精度和转换速度下，降低SAR ADC的功耗。由于SAR ADC广泛应用于移动设备，所以降低功耗具有实际意义。二是在适当的精度和功耗下，提高SAR ADC的转换速度。SAR ADC与其他ADC相比具有很低的功耗，但其速度不高。为利用其功耗优势，拓展其应用范围，势必要提高其工作速度。提高系统工作速度的传统方法是采用交织技术。交织技术采用多路并行工作的SAR ADC单元，然后再把这些SAR ADC单元的转换结果组合起来，从而成倍提高SAR ADC的工作速度。但交织技术通常需要额外电路来解决时序和增益误差等问题。
现时SAR ADC工作速度受限于两部分延时。一是电容DAC稳定到所需精度的延时，称为稳定时间；另一部分是控制电路延时，也就是比较器比较结果到电容DAC开始充放电的延时，称为控制延时。传统SAR ADC这两部分延时基本相当，所以减小控制延时能有效提高SAR ADC工作速度。
发明内容
本发明为解决以上现有技术提供的逐次逼近式模数转换器控制延时过大的缺陷，提供了一种能够降低控制延时的逐次逼近式模数转换器。
为实现以上发明目的，采用的技术方案是：
一种逐次逼近式模数转换器，包括比较器和电容DAC，所述转换器还包括有n路锁存器和锁存器控制信号产生电路，其中比较器的输出端与n路锁存器的输入端连接，n路锁存器的输出端与电容DAC控制端一一对准连接，所述锁存器控制信号产生电路的n个控制信号输出端分别与n路锁存器的控制信号输入端连接，锁存器控制信号产生电路用于根据采样时钟Clks和比较器比较完成信号Valid分别为n路锁存器产生控制信号。
优选地，所述锁存器控制信号产生电路包括第一同步触发链、第二同步触发链、第一组合逻辑电路、第二组合逻辑电路；
所述第一同步触发链包括从左到右依次设置的触发器k1、触发器k2、…、触发器kn，其中n个触发器的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和比较器比较完成信号Valid；对于触发器k1，其D端接入Dvdd；对于触发器k2、…、触发器k（n-1），其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；
所述第一组合逻辑电路包括一个三输入或门电路，所述三输入或门电路的三个输入端分别接入采样时钟Clks、比较器比较完成信号Valid和触发器kn的Q端；
所述第二同步触发链包括从左到右依次设置的触发器j0、触发器j1、触发器j2、…、触发器jn，其中触发器j0、触发器j1、触发器j2、…、触发器jn的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和三输入或门电路的输出端，触发器j0的D端接入Dvdd，触发器j0的Q端通过非门电路接入触发器j1的D端；对于触发器j2、…、触发器j(n-1)，其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；
其中触发器的Q端和D端分别表示触发器的同相输出端口和触发器的信号输入端口，Dvdd表示数字电路供电电压；
所述第二组合逻辑电路包括n个输出回路，分别为输出回路En1、输出回路En2、…、输出回路Enn，其中每个输出回路均包括非门电路和与门电路，非门电路的输出端与与门电路的一个输入端连接；对于输出回路Eni，其非门电路的输入端与触发器ki的Q端连接，其与门电路的另一个输入端与触发器ji的Q端连接，i的值为1、2、3、..、n；输出回路En1、输出回路En2、…、输出回路Enn的与门电路的输出端分别与n路锁存器的控制信号输入端连接。
上述方案中，采样时钟Clks由SAR ADC系统产生，采样状态时其为高电平或低电平，采样完后其状态改变；比较器比较完成信号Valid由SAR ADC系统产生，Valid应该为一脉冲信号，每完成一次比较产生一个脉冲，表示完成一次比较；第一同步触发链中的触发器为可复位触发器，假设其复位值为低电平，则ADC采样时采样信号Clks为高电平，第一同步触发链的输出Clk1、Clk1、…、Clkn为被复位为低电平。模数转换器工作时，在比较器比较完成信号Valid的触发下，因为第一同步触发链是级联的，所以触发器k1的高电平输入信号不断传递给k2、…、kn。所以Clk1、Clk2、…、Clkn，依次变为高电平（Dvdd），这些高电平时刻对应锁存器的关断（失能）时刻。第二同步触发链中的触发器为可复位触发器，采样信号Clks为高电平时，第二同步触发链的输出Clk1b、Clk2b、…、Clknb被复位为低电平,这里要特别注意触发器j1复位后的输入为高电平，但在第一个Valid脉冲作用下，触发器j1的输入变为了低电平，且一直保持为为低电平，所以触发器j1的输出clk1b在第二个Valid脉冲作用下变为了低电平，也就是Valid的宽度只有一个转换周期。模数转换器工作时, 在比较器比较完成信号Valid的触发下，触发器j1的输出Clk1b先变为高电平（Dvdd），但因为触发器j1的输入D的高电平状态只保持了一个转换周期，所以第二个Valid脉冲触发时，触发器j1的输出Clk1b变为低电平。clk1b延时一个Valid脉冲产生clk2b、…、clk(n-1)b延时一个valid脉冲产生Clknb。第二同步触发链的输出Clk1b、Clk2b、…、Clknb的上升沿对应锁存器的使能时刻。第一组合逻辑电路产生第二同步触发链所需的工作时钟，该时钟需满足三个要求：一是采样完后输出回路En的输出端该为高电平以开启锁存器；二是每步转换开始时开启对应的锁存器；三是根据转换精度要求输出相应个数的锁存器使能信号。所以需要一个三输入或门电路组合采样信号、比较器比较完成信号和转换结束信号；第二组合逻辑电路组合第一同步触发链、第二同步触发链产生的锁存器使能和失能时刻，产生最终的锁存器使能控制信号。
上述方案中，锁存器控制信号产生电路根据采样信号和比较器比较结果来产生锁存器所需控制信号，因此在比较器比较完成后，锁存器控制信号产生电路立刻向相应的锁存器下发使能信号，使得比较结果能够以较短的延时通过锁存器传递至电容DAC。因此本发明提供的模数转换器能够达到降低延时的效果。
优选地，所述比较器的输出端通过缓冲器与n路锁存器的输入端连接，所述n路锁存器的输出端分别通过缓冲器与电容DAC连接。
优选地，所述锁存器包括NMOS管MN2、PMOS管MP2、NMOS管MN1、PMOS管MP1、PMOS管MP3、反相器INV1、反相器INV2；
所述NMOS管MN1的源极与比较器的输出端连接，NMOS管MN1的栅极与锁存器控制信号产生电路的控制信号输出端连接，NMOS管MN1的漏极与PMOS管MP2的栅极连接；
PMOS管MP1的栅极与锁存器控制信号产生电路的控制信号输出端连接，PMOS管MP1的源极接入Vdd，PMOS管MP1的漏极与NMOS管MN1的漏极连接；
PMOS管MP2的源极接入Vdd，PMOS管MP2的漏极与NMOS管MN2的漏极连接；
NMOS管MN2的栅极接入Rst，NMOS管MN2的源极接地；
PMOS管MP2的漏极依次通过反相器INV1、反相器INV2与电容DAC连接；
PMOS管MP3的漏极接反相器INV1的输入端，PMOS管MP3的源极接反相器INV2的输出端，PMOS管MP3的栅极接锁存器控制信号产生电路的控制信号输出端。
优选地，所述锁存器包括NMOS管MN2、PMOS管MP2、NMOS管MN1、PMOS管MP1、PMOS管MP3、反相器INV1、反相器INV2；
所述PMOS管MP1的源极接比较器的输出端，PMOS管MP1栅极接锁存器控制信号产生电路的控制信号输出端，PMOS管MP1的漏极接NMOS管MN2的栅极与NMOS管MN1的漏极；
所述NMOS管MN1的源极接地，所述NMOS管MN1的的栅极接锁存器控制信号产生电路的控制信号输出端；
所述NMOS管MN2的源极接地，所述NMOS管MN2的漏极接PMOS管MP2的漏极，PMOS管MP2的源极接Vdd，PMOS管MP2的栅极接Rst；
所述NMOS管MN2的漏极依次通过反相器INV1、反相器INV2与电容DAC连接；
PMOS管MP3的漏极接反相器INV1的输入端，PMOS管MP3的源极接反相器INV2的输出端，PMOS管MP3的栅极接锁存器控制信号产生电路的控制信号输出端。
与现有技术相比，本发明的有益效果是：
本发明提供的模数转换器根据采样信号和比较器比较结果来产生锁存器所需控制信号，因此在比较器比较完成后，锁存器控制信号产生电路立刻向相应的锁存器下发使能信号，使得比较结果能够以较短的延时通过锁存器传递至电容DAC。因此本发明提供的模数转换器能够达到降低延时的效果。
附图说明
图1为模数转换器的结构示意图。
图2为锁存器控制信号产生电路的结构示意图。
图3为锁存器的一种优选方案的结构示意图。
图4为锁存器的另一种优选方案的结构示意图。
图5为模数转换器的时序图。
具体实施方式
附图仅用于示例性说明，不能理解为对本专利的限制；
以下结合附图和实施例对本发明做进一步的阐述。
实施例1
如图1~2所示，本发明提供的模数转换器包括比较器、电容DAC、n路锁存器和锁存器控制信号产生电路，其中比较器的输出端与n路锁存器的输入端连接，n路锁存器的输出端与电容DAC控制端一一对准连接，所述锁存器控制信号产生电路的n个控制信号输出端分别与n路锁存器的控制信号输入端连接，锁存器控制信号产生电路用于根据采样时钟Clks和比较器比较完成信号Valid分别为n路锁存器产生控制信号。
在具体的实施过程中，所述锁存器控制信号产生电路包括第一同步触发链210、第二同步触发链230、第一组合逻辑电路220、第二组合逻辑电路240；
所述第一同步触发链包括从左到右依次设置的触发器k1、触发器k2、…、触发器kn，其中n个触发器的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和比较器比较完成信号Valid；对于触发器k1，其D端接入Dvdd；对于触发器k2、…、触发器k（n-1），其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；
所述第一组合逻辑电路包括一个三输入或门电路，所述三输入或门电路的三个输入端分别接入采样时钟Clks、比较器比较完成信号Valid和触发器kn的Q端；
所述第二同步触发链包括从左到右依次设置的触发器j0、触发器j1、触发器j2、…、触发器jn，其中触发器j0、触发器j1、触发器j2、…、触发器jn的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和三输入或门电路的输出端，触发器j0的D端接入Dvdd，触发器j0的Q端通过非门电路接入触发器j1的D端；对于触发器j2、…、触发器j(n-1)，其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；
其中触发器的Q端和D端分别表示触发器的同相输出端口和触发器的信号输入端口，Dvdd表示数字电路供电电压；
所述第二组合逻辑电路包括n个输出回路，分别为输出回路En1、输出回路En2、…、输出回路Enn，其中每个输出回路均包括非门电路和与门电路，非门电路的输出端与与门电路的一个输入端连接；对于输出回路Eni，其非门电路的输入端与触发器ki的Q端连接，其与门电路的另一个输入端与触发器ji的Q端连接，i的值为1、2、3、..、n；输出回路En1、输出回路En2、…、输出回路Enn的与门电路的输出端分别与n路锁存器的控制信号输入端连接。
上述方案中，采样时钟Clks由SAR ADC系统产生，采样状态时其为高电平或低电平，采样完后其状态改变；比较器比较完成信号Valid由SAR ADC系统产生，Valid应该为一脉冲信号，每完成一次比较产生一个脉冲，表示完成一次比较；如图5，第一同步触发链中的触发器为可复位触发器，假设其复位值为低电平，则ADC采样时采样信号Clks为高电平，第一同步触发链的输出Clk1、Clk1、…、Clkn为被复位为低电平。模数转换器工作时，在图5所示的比较器比较完成信号Valid的触发下，因为第一同步触发链是级联的，所以触发器k1的高电平输入信号不断传递给k2、…、kn。所以Clk1、Clk2、…、Clkn，依次变为高电平（Dvdd），这些高电平时刻对应锁存器的关断（失能）时刻。第二同步触发链中的触发器为可复位触发器，如图5所示，采样信号Clks为高电平时，第二同步触发链的输出Clk1b、Clk2b、…、Clknb被复位为低电平,这里要特别注意触发器j1复位后的输入为高电平，但在第一个Valid脉冲作用下，触发器j1的输入变为了低电平，且一直保持为为低电平，所以触发器j1的输出clk1b在第二个Valid脉冲作用下变为了低电平，也就是Valid的宽度只有一个转换周期。如图5，模数转换器工作时, 在比较器比较完成信号Valid的触发下，触发器j1的输出Clk1b先变为高电平（Dvdd），但因为触发器j1的输入D的高电平状态只保持了一个转换周期，所以第二个Valid脉冲触发时，触发器j1的输出Clk1b变为低电平。如图5所示，clk1b延时一个Valid脉冲产生clk2b、…、clk(n-1)b延时一个valid脉冲产生Clknb。第二同步触发链的输出Clk1b、Clk2b、…、Clknb的上升沿对应锁存器的使能时刻。第一组合逻辑电路产生第二同步触发链所需的工作时钟，该时钟需满足三个要求：一是采样完后输出回路En的输出端该为高电平以开启锁存器；二是每步转换开始时开启对应的锁存器；三是根据转换精度要求输出相应个数的锁存器使能信号。所以需要一个三输入或门电路组合采样信号、比较器比较完成信号和转换结束信号；第二组合逻辑电路组合第一同步触发链、第二同步触发链产生的锁存器使能和失能时刻，产生最终的锁存器使能控制信号。
图5给出了一个具有5个转换周期的模数转换器的锁存器控制信号时序图。如图5所示，采样时钟Clks高电平模数转换器ADC处于采样状态，此时比较器输出Cmp_out输出高电平，第一同步触发链、第二同步触发链中的触发器输出复位为低电平；采样完后，锁存器使能，等待比较器比较完后把结果反馈到电容DAC，比较器比较完后失能锁存器。如图2所示，产生失能信号的延时至少为2个触发器延时，而比较器到电容DAC的延时只为1个锁存器，所以可以保证锁存器已经锁存了比较器比较结果。如此循环下去，直到获得所需转换精度。
在具体的实施过程中，如图3所示，所述锁存器包括NMOS管MN2、PMOS管MP2、NMOS管MN1、PMOS管MP1、PMOS管MP3、反相器INV1、反相器INV2；
所述NMOS管MN1的源极与比较器的输出端连接，NMOS管MN1的栅极与锁存器控制信号产生电路的控制信号输出端连接，NMOS管MN1的漏极与PMOS管MP2的栅极连接；
PMOS管MP1的栅极与锁存器控制信号产生电路的控制信号输出端连接，PMOS管MP1的源极接入Vdd，PMOS管MP1的漏极与NMOS管MN1的漏极连接；
PMOS管MP2的源极接入Vdd，PMOS管MP2的漏极与NMOS管MN2的漏极连接；
NMOS管MN2的栅极接入Rst，NMOS管MN2的源极接地；
PMOS管MP2的漏极依次通过反相器INV1、反相器INV2与电容DAC连接；
PMOS管MP3的漏极接反相器INV1的输入端，PMOS管MP3的源极接反相器INV2的输出端，PMOS管MP3的栅极接锁存器控制信号产生电路的控制信号输出端。
上述方案中，NMOS管MN2的下拉强度大于PMOS管MP2的上拉强度，NMOS管MN2的下拉强度大于PMOS管MP3的驱动强度，所以当复位信号Rst为高电平时，锁存器的输出Dout被复位为低电平，此时锁存器工作在复位状态；当寄存器工作在锁存状态时，使能信号En为低电平，Rst为低电平，NMOS管MN1关断，PMOS管MP2关断，PMOS管MP3导通，从而输入Din和输出Dout断开连接，而反相器IN1、IN2和PMOS管MP3组成正反馈环路锁存着输出信号Dout。当寄存器工作在传导状态时，使能信号En为高电平，Rst为低电平，NMOS管MN1导通，PMOS管MP2导通，PMOS管MP3关断，从而输入Din和输出Dout连通。
在具体的实施过程中，如图4所示，所述锁存器包括NMOS管MN2、PMOS管MP2、NMOS管MN1、PMOS管MP1、PMOS管MP3、反相器INV1、反相器INV2；
所述PMOS管MP1的源极接比较器的输出端，PMOS管MP1栅极接锁存器控制信号产生电路的控制信号输出端，PMOS管MP1的漏极接NMOS管MN2的栅极与NMOS管MN1的漏极；
所述NMOS管MN1的源极接地，所述NMOS管MN1的的栅极接锁存器控制信号产生电路的控制信号输出端；
所述NMOS管MN2的源极接地，所述NMOS管MN2的漏极接PMOS管MP2的漏极，PMOS管MP2的源极接Vdd，PMOS管MP2的栅极接Rst；
所述NMOS管MN2的漏极依次通过反相器INV1、反相器INV2与电容DAC连接；
PMOS管MP3的漏极接反相器INV1的输入端，PMOS管MP3的源极接反相器INV2的输出端，PMOS管MP3的栅极接锁存器控制信号产生电路的控制信号输出端。
上述方案中，PMOS管MP2的上拉强度大于NMOS管MN2的下拉强度，PMOS管MP2的上拉强度大于PMOS管MP3的驱动强度，所以当复位信号Rst为低电平时，锁存器的输出Dout被复位为高电平，此时锁存器工作在复位状态；当寄存器工作在锁存状态时，使能信号En为高电平，Rst为高电平，PMOS管MP1关断，NMOS管MN2关断，PMOS管MP3导通，从而输入Din和输出Dout断开连接，而反相器IN1、IN2和PMOS管MP3组成正反馈环路锁存着输出信号Dout。当寄存器工作在传导状态时，使能信号En为低电平，Rst为高电平，PMOS管MP1导通，NMOS管MN2导通，PMOS管MP3关断，从而输入Din和输出Dout连通。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。
Claims (4)
1.一种逐次逼近式模数转换器，包括比较器和电容DAC，其特征在于：所述转换器还包括有n路锁存器和锁存器控制信号产生电路，其中比较器的输出端与n路锁存器的输入端连接，n路锁存器的输出端与电容DAC控制端一一对准连接，所述锁存器控制信号产生电路的n个控制信号输出端分别与n路锁存器的控制信号输入端连接，锁存器控制信号产生电路用于根据采样时钟Clks和比较器比较完成信号Valid分别为n路锁存器产生控制信号；
所述锁存器控制信号产生电路包括第一同步触发链、第二同步触发链、第一组合逻辑电路、第二组合逻辑电路；
所述第一同步触发链包括从左到右依次设置的触发器k1、触发器k2、…、触发器kn，其中n个触发器的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和比较器比较完成信号Valid；对于触发器k1，其D端接入Dvdd；对于触发器k2、…、触发器k(n-1)，其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；
所述第一组合逻辑电路包括一个三输入或门电路，所述三输入或门电路的三个输入端分别接入采样时钟Clks、比较器比较完成信号Valid和触发器kn的Q端；
所述第二同步触发链包括从左到右依次设置的触发器j0、触发器j1、触发器j2、…、触发器jn，其中触发器j0、触发器j1、触发器j2、…、触发器jn的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和三输入或门电路的输出端，触发器j0的D端接入Dvdd，触发器j0的Q端通过非门电路接入触发器j1的D端；对于触发器j2、…、触发器j(n-1)，其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；
其中触发器的Q端和D端分别表示触发器的同相输出端口和触发器的信号输入端口，Dvdd表示数字电路供电电压；
所述第二组合逻辑电路包括n个输出回路，分别为输出回路En1、输出回路En2、…、输出回路Enn，其中每个输出回路均包括非门电路和与门电路，非门电路的输出端与与门电路的一个输入端连接；对于输出回路Eni，其非门电路的输入端与触发器ki的Q端连接，其与门电路的另一个输入端与触发器ji的Q端连接，i的值为1、2、3、..、n；输出回路En1、输出回路En2、…、输出回路Enn的与门电路的输出端分别与n路锁存器的控制信号输入端连接。
2.根据权利要求1所述的逐次逼近式模数转换器，其特征在于：所述比较器的输出端通过缓冲器与n路锁存器的输入端连接，所述n路锁存器的输出端分别通过缓冲器与电容DAC连接。
3.根据权利要求1所述的逐次逼近式模数转换器，其特征在于：所述锁存器包括NMOS管MN2、PMOS管MP2、NMOS管MN1、PMOS管MP1、PMOS管MP3、反相器INV1、反相器INV2；
所述NMOS管MN1的源极与比较器的输出端连接，NMOS管MN1的栅极与锁存器控制信号产生电路的控制信号输出端连接，NMOS管MN1的漏极与PMOS管MP2的栅极连接；
PMOS管MP1的栅极与锁存器控制信号产生电路的控制信号输出端连接，PMOS管MP1的源极接入Vdd，PMOS管MP1的漏极与NMOS管MN1的漏极连接；
PMOS管MP2的源极接入Vdd，PMOS管MP2的漏极与NMOS管MN2的漏极连接；
NMOS管MN2的栅极接入Rst，NMOS管MN2的源极接地；
PMOS管MP2的漏极依次通过反相器INV1、反相器INV2与电容DAC连接；
PMOS管MP3的漏极接反相器INV1的输入端，PMOS管MP3的源极接反相器INV2的输出端，PMOS管MP3的栅极接锁存器控制信号产生电路的控制信号输出端。
4.根据权利要求1所述的逐次逼近式模数转换器，其特征在于：所述锁存器包括NMOS管MN2、PMOS管MP2、NMOS管MN1、PMOS管MP1、PMOS管MP3、反相器INV1、反相器INV2；
所述PMOS管MP1的源极接比较器的输出端，PMOS管MP1栅极接锁存器控制信号产生电路的控制信号输出端，PMOS管MP1的漏极接NMOS管MN2的栅极与NMOS管MN1的漏极；
所述NMOS管MN1的源极接地，所述NMOS管MN1的栅极接锁存器控制信号产生电路的控制信号输出端；
所述NMOS管MN2的源极接地，所述NMOS管MN2的漏极接PMOS管MP2的漏极，PMOS管MP2的源极接Vdd，PMOS管MP2的栅极接Rst；
所述NMOS管MN2的漏极依次通过反相器INV1、反相器INV2与电容DAC连接；
PMOS管MP3的漏极接反相器INV1的输入端，PMOS管MP3的源极接反相器INV2的输出端，PMOS管MP3的栅极接锁存器控制信号产生电路的控制信号输出端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710084196.0A CN107017889B (zh) | 2017-02-16 | 2017-02-16 | 一种逐次逼近式模数转换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710084196.0A CN107017889B (zh) | 2017-02-16 | 2017-02-16 | 一种逐次逼近式模数转换器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107017889A CN107017889A (zh) | 2017-08-04 |
| CN107017889B true CN107017889B (zh) | 2020-04-24 |
Family
ID=59440323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710084196.0A Active CN107017889B (zh) | 2017-02-16 | 2017-02-16 | 一种逐次逼近式模数转换器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107017889B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107835021B (zh) * | 2017-11-24 | 2020-10-27 | 西安交通大学 | 一种可变延时异步时序控制电路及控制方法 |
| CN110266310B (zh) * | 2019-05-17 | 2023-12-12 | 重庆邮电大学 | 一种功耗自动调节时域比较器 |
| CN110632842B (zh) * | 2019-09-25 | 2020-12-04 | 中国电子科技集团公司第二十四研究所 | 基于时间及线性受控延时单元的游标架构adc |
| CN118801875A (zh) | 2020-06-23 | 2024-10-18 | 円星科技股份有限公司 | 双模锁相环电路、振荡电路及振荡电路的控制方法 |
| CN112134566B (zh) * | 2020-09-30 | 2024-03-19 | 湖南速文科技有限公司 | 应用于sar adc的动态逻辑控制电路 |
| CN112929026B (zh) * | 2021-01-18 | 2022-06-03 | 电子科技大学 | 一种基于可变比较器延时环路的saradc |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI470939B (zh) * | 2009-11-04 | 2015-01-21 | Pixart Imaging Inc | 類比至數位轉換器及其相關之校準比較器 |
| CN102355266B (zh) * | 2011-07-28 | 2016-03-02 | 上海华虹宏力半导体制造有限公司 | 一种逐次逼近模数转化器 |
| CN105070318B (zh) * | 2015-08-06 | 2019-01-11 | 中国电子科技集团公司第二十四研究所 | 一种应用于逐次逼近型模数转换器的高速移位寄存器 |
-
2017
- 2017-02-16 CN CN201710084196.0A patent/CN107017889B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107017889A (zh) | 2017-08-04 |
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