CN104378089A - 数字脉冲宽度产生器及其产生方法 - Google Patents

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张雅婷
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Abstract

一种数字脉冲宽度产生器及其产生方法。数字脉冲宽度产生方法包括：依据脉冲数据的第一组位产生第一周期，第一周期包含一区间，设定多个第一相位信号在该区间内为第一逻辑值且在该区间后根据多个第一相位时钟信号产生，并设定多个第二相位信号在第一周期内为第一逻辑值且在第一周期后根据多个第二相位时钟信号产生，其中，该区间的开始时间与第一周期的开始时间相同，该区间的结束时间早于第一周期的结束时间，第一相位时钟信号和第二相位时钟信号为不同相位的时钟信号；以及依据脉冲数据的第二组位选择第一相位信号或第二相位信号中的第一信号作为脉冲信号。

Description

数字脉冲宽度产生器及其产生方法
技术领域
本揭露涉及一种脉冲信号产生器及其方法，尤指一种数字脉冲宽度产生器及其产生方法。
背景技术
脉冲宽度调制(Pulse Width Modulation，PWM)的用途非常广泛，可以利用切换的方式来达成电路规格的目标，相关应用包含生医、工业、科学、智能电网等用途。一般用以使用模拟的方式实现脉冲宽度产生器，然而多数的模拟脉冲宽度产生器的面积较大，反应时间也较慢，并且可能因制程不同而需重新设计电路。因此，目前数字脉冲宽度产生器已成为脉冲宽度产生器的发展趋势之一。
发明内容
本揭露提供一种数字脉冲宽度产生器及其产生方法，可以产生数字脉冲信号。
本揭露提供一种数字脉冲宽度产生方法，其包括：依据脉冲数据的第一组位产生一第一周期，该第一周期包含一区间，设定多个第一相位信号在该区间内为第一逻辑值，在该区间结束后该些第一相位信号根据多个第一相位时钟信号产生，并设定多个第二相位信号在该第一周期内为该第一逻辑值，在该第一周期结束后该些第二相位信号根据多个第二相位时钟信号产生，其中，该区间的开始时间与该第一周期的开始时间相同，该区间的结束时间早于该第一周期的结束时间，该些第一相位时钟信号和该些第二相位时钟信号为不同相位的时钟信号；以及依据该脉冲数据的第二组位选择该些第一相位信号或该些第二相位信号中的第一信号作为脉冲信号。
本揭露另提供一种数字脉冲宽度产生器，其包括一相位控制电路以及一相位选择电路。该相位控制电路用于接收一脉冲数据的第一组位以产生第一周期，该第一周期包含一区间，设定多个第一相位信号在该区间内为第一逻辑值，在该区间结束后该些第一相位信号根据多个第一相位时钟信号产生，并设定多个第二相位信号在该第一周期内为该第一逻辑值，在该第一周期结束后该些第二相位信号根据多个第二相位时钟信号产生，其中，该区间的开始时间与该第一周期的开始时间相同，该区间的结束时间早于该第一周期的结束时间，该些第一相位时钟信号和该些第二相位时钟信号为不同相位的时钟信号。而该相位选择电路耦接至该相位控制电路以接收该些第一相位信号和该些第二相位信号，并接收该脉冲数据的第二组位以选择该些第一相位信号或该些第二相位信号中的一第一信号作为脉冲信号。
基于上述的内容，本揭露的实施例所提供的数字脉冲宽度产生器及其产生方法，将可以产生高分辨率与高线性度的数字脉冲。
为使本揭露的以上叙述更容易了解，下文特举数个实施例，并配合所附图式详述如下。
附图说明
图1为绘示本揭露的数字脉冲宽度产生器的一实施例的电路方块示意图。
图2为绘示本揭露的数字脉冲宽度产生方法的流程示意图。
图3为绘示本揭露图1的多相位时钟产生器的电路方块示意图。
图4为绘示本揭露的数字脉冲宽度产生器的另一实施例的电路方块示意图。
图5为绘示本揭露的数字脉冲宽度产生方法的另一流程示意图。
图6为绘示本揭露图4的相位致能电路的电路方块示意图。
图7为绘示本揭露的数字脉冲宽度产生器的一种信号波形图。
图8为绘示本揭露的数字脉冲宽度产生器的另一实施例的电路方块示意图。
图9为绘示本揭露的数字脉冲宽度产生器的另一种信号波形图。
图10为绘示本揭露的数字脉冲宽度产生器的另一种信号波形图。
图11为绘示本揭露的数字脉冲宽度产生器的测试电路方块示意图。
图12A至图12C为绘示本揭露的数字脉冲宽度产生器的测量结果。
符号说明
100、400、800、1100      数字脉冲宽度产生器
110                      多相位时钟产生器
1102                     相位非重叠电路
1104                     栅极驱动器
1106                     电力转换器
120、820                 相位控制电路
130                      相位选择电路
422、822                 相位致能电路
424、824                 第一计数器
432                      多任务器
434                      缓存器
840                      第二计数器
BUF_1、BUF_2             缓冲器
CNT1                     第一计数值
CNT2                     第二计数值
CTRL_1                   第一控制信号
CTRL_11                  第一致能控制信号
CTRL_2                   第二控制信号
CTRL_21                  第二致能控制信号
D                        输入端
DP                       脉冲信号
FF_0～FF_n               触发器
INV1～INV4               差动反相器
LD_1                     第一加载信号
LD_2                     第二加载信号
m                        设定值
PE[0]～PE[n]             相位信号
PE[k+1]～PE[n]           第二相位信号
PER_1                    第一周期
PER_2                    第二周期
PER_DATA                 周期数据
PH[0]～PH[n]             相位时钟信号
PH[k+1]～PH[n]                     第二相位时钟信号
PW_DATA                            脉冲数据
PW_M                               第一组位
PW_L                               第二组位
Q                                  输出端
S202、S204、S502～S510             步骤
SEL                                选择信号
t71、t72、t91、t92、t93、t94、t95  时间
TI_1                               区间
VDD                                电源。
具体实施方式
在本揭露的说明书与权利要求书中，用语「耦接」可以指任何直接或间接的连接手段，例如当提到第一装置耦接至第二装置时，指的是第一装置可以直接与第二装置连接，或是第一装置可以通过其它装置或手段连接至第二装置。
图1为绘示本揭露的数字脉冲宽度产生器100的一实施例的电路方块示意图。如图所示，数字脉冲宽度产生器100可以是型样产生器(PatternGenerator)，且可以利用数字电路实现，但不限于此。数字脉冲宽度产生器100包括多相位时钟产生器110、相位控制电路120和相位选择电路130，相位控制电路120分别耦接至多相位时钟产生器110和相位选择电路130。多相位时钟产生器110产生多个不同相位的相位时钟信号PH[0]～PH[n]，第一相位时钟信号PH[0]～PH[k]和第二相位时钟信号PH[k+1]～PH[n]输入至相位控制电路120；而相位控制电路120根据脉冲数据PW_DATA的第一组位PW_M产生相位信号PE[0]～PE[n]，第一相位信号PE[0]～PE[k]和第二相位信号PE[k+1]～PE[n]输入至相位选择电路130，上述n为正整数，k为小于n的正整数。另相位选择电路130根据脉冲数据PW_DATA的第二组位PW_L选择相位信号PE[0]～PE[n]中的一个第一信号(未绘示)作为脉冲信号DP。
在本实施例中，脉冲数据PW_DATA的第一组位PW_M可以是最高有效位(most significant bits，MSB)，而脉冲数据PW_DATA的第二组位PW_L可以是最低有效位(least significant bits，LSB)，但本揭露并不以此为限。在另一实施例中，脉冲数据PW_DATA的第一组位PW_M可以是最低有效位，而脉冲数据PW_DATA的第二组位PW_L可以是最高有效位。第一组位PW_M的位数可以与第二组位PW_L的位数相同，也可以不同。例如，脉冲数据PW_DATA包括8个位，前4个位为最高有效位，后4个位为最低有效位，因此该脉冲数据PW_DATA的第一组位PW_M可以是最高有效位与最低有效位其中一个，而第二组位PW_L可以是最高有效位与最低有效位其中另一个。
图2为绘示本揭露的数字脉冲宽度产生方法的流程示意图，也请一并参照图1。在步骤S202中，相位控制电路120依据脉冲数据PW_DATA的第一组位PW_M产生第一周期，并根据一设定值m(未绘示)使第一周期包含一区间，并设定第一相位信号PE[0]～PE[k]在该区间内为第一逻辑值，在该区间结束后第一相位信号PE[0]～PE[k]由第一相位时钟信号PH[0]～PH[k]产生，并设定第二相位信号PE[k+1]～PE[n]在第一周期内为第一逻辑值，在第一周期后第二相位信号PE[k+1]～PE[n]由第二相位时钟信号PH[k+1]～PH[n]产生，其中，该区间的开始时间与第一周期的开始时间相同，该区间的结束时间早于第一周期的结束时间。在步骤S204中，相位选择电路130依据脉冲数据的第二组位PW_L选择第一相位信号PE[0]～PE[k]或第二相位信号PE[k+1]～PE[n]中的一第一信号作为脉冲信号DP。在本实施例中，第一逻辑值可以是高逻辑电平，也可以是低逻辑电平。
值得一提的是，虽然图2绘示步骤S202先于步骤S204，但本揭露不以此为限。在另一实施例中，相位选择电路130可以根据脉冲数据PW_DATA的第二组位PW_L先行选择第一相位信号PE[0]～PE[k]或第二相位信号PE[k+1]～PE[n]中的一第一信号作为脉冲信号DP，也就是说，步骤S202可以早于步骤S204。而在又一实施例中，步骤S202也可与步骤S204同时进行。
图3为绘示本揭露图1的多相位时钟产生器110的电路方块示意图。多相位时钟产生器110可以是环式振荡器(Ring Oscillator)，并可藉由多个差动反相器相互耦接而产生相位时钟信号PH[0]～PH[n]。例如，在本实施例中，差动反相器INV1～INV4相互耦接而产生相位时钟信号PH[0]～PH[7]。差动反相器INV1的正向输出端耦接至差动反相器INV2的反向输入端并输出相位时钟信号PH[0]，而差动反相器INV1的反向输出端耦接至差动反相器INV2的正向输入端并输出相位时钟信号PH[4]。同理，差动反相器INV2和差动反相器INV3可以此类推。另差动反相器INV4的正向输出端耦接至差动反相器INV1的正向输入端并输出相位时钟信号PH[3]，而差动反相器INV4的反向输出端耦接至差动反相器INV1的负向输入端并输出相位时钟信号PH[7]。
图4为绘示本揭露的数字脉冲宽度产生器400的另一实施例的电路方块示意图。数字脉冲宽度产生器400可以是型样产生器，且其相关说明可参照图1所示数字脉冲宽度产生器100而类推之，故不再赘述。在图4所示的实施例中，相位控制电路120包括相位致能电路422和第一计数器424，而相位选择电路130包括多任务器432和缓存器434。
在本实施例中，相位致能电路422耦接多相位时钟产生器110、第一计数器424和多任务器432，并接收多相位时钟产生器110产生的相位时钟信号PH[0]～PH[n]和第一计数器424产生的第一控制信号CTRL_1、第二控制信号CTRL_2以产生相位信号PE[0]～PE[n]。在一实施例中，当第一控制信号CTRL_1为低逻辑电平(CTRL_1=0)时，第一相位信号PE[0]～PE[k]为低逻辑电平，而当第一控制信号CTRL_1为高逻辑电平(CTRL_1=1)时，第一相位信号PE[0]～PE[k]由第一相位时钟信号PH[0]～PH[k]产生；同样地，当第二控制信号CTRL_2为低逻辑电平(CTRL_2=0)时，第二相位信号PE[k+1]～PE[n]为低逻辑电平，而当第二控制信号CTRL_2为高逻辑电平(CTRL_2=1)时，第二相位信号PE[k+1]～PE[n]由第二相位时钟信号PE[k+1]～PE[n]产生。但在另一实施例中，当第一控制信号CTRL_1为高逻辑电平时，第一相位信号PE[0]～PE[k]为低逻辑电平，而当第一控制信号CTRL_1为低逻辑电平时，第一相位信号PE[0]～PE[k]由第一相位时钟信号PH[0]～PH[k]产生。在又一实施例中，当第一控制信号CTRL_1为第一逻辑值时，第一相位信号PE[0]～PE[k]为第一逻辑值或第二逻辑值，而当第一控制信号CTRL_1为第二逻辑值时，第一相位信号PE[0]～PE[k]由第一相位时钟信号PH[0]～PH[k]产生。上述第一逻辑值与第二逻辑值皆可为高逻辑电平或低逻辑电平，且第一逻辑值与第二逻辑值不同，第二相位信号PE[k+1]～PE[n]的产生方式可以第一相位信号PE[0]～PE[k]的产生方式类推之。
在本实施例中，相位信号PE[0]～PE[n]分为第一相位信号PE[0]～PE[k]和第二相位信号PE[k+1]～PE[n]两个群组，其分别受第一控制信号CTRL_1和第二控制信号CTRL_2控制，但本揭露不以此为限。在另一实施例中，相位信号PE[0]～PE[n]也可分为三个群组或更多群组，以下以三个群组为例，例如第四相位信号PE[0]～PE[m]、第五相位信号PE[m+1]～PE[r]和第六相位信号PE[r+1]～PE[n]，其分别受第四控制信号CTRL_4、第五控制信号CTRL_5和第六控制信号CTRL_6控制，当第四控制信号CTRL_4为低逻辑电平时，第四相位信号PE[0]～PE[m]为低逻辑电平，而当第四控制信号CTRL_4为高逻辑电平时，第四相位信号PE[0]～PE[m]由第四相位时钟信号PH[0]～PH[m]产生；第五相位信号PE[m+1]～PE[r]和第六相位信号PE[r+1]～PE[n]可以此类推，在此不再赘述。
第一计数器424耦接多相位时钟产生器110、相位致能电路422和缓存器434，多相位时钟产生器110产生的相位时钟信号PH[0]输入至第一计数器424作为计数所需的时钟信号，第一计数器424根据第一加载信号LD_1将脉冲数据PW_DATA的第一组位PW_M加载，使得第一控制信号CTRL_1和第二控制信号CTRL_2均为第一逻辑值(例如低逻辑电平)，此时第一控制信号CTRL_1和第二控制信号CTRL_2为禁能(disable)，之后第一计数器424由第一组位PW_M开始根据相位时钟信号PH[0]计数，此时可为图2所述第一周期和该区间的开始时间，每个时钟周期(clock cycle)向下减1，直至到达设定值m，使得第一控制信号CTRL_1为第二逻辑值(例如高逻辑电平)，此时第一控制信号CTRL_1为致能(enable)，此时可为上述区间的结束时间；第一计数器424继续向下计数至0，使得第二控制信号CTRL_2为第二逻辑值，此时第二控制信号CTRL_2为致能，此时可为上述第一周期的结束时间；第一计数器424产生第一加载信号LD_1，以将下一笔脉冲数据PW_DATA的第一组位PW_M加载第一计数器424，并将第一加载信号LD_1输出至缓存器434；并且，在第一计数器424计数至0后的一个相位时钟信号PH[0]时钟周期内，上述相位致能电路422产生的相位信号PE[0]～PE[n]皆会根据相位信号PH[0]～PH[n]产生由第一逻辑值转变为第二逻辑值的变化。设定值m可为一固定在计数器中的数值，也可为一输入值，也可为第一计数器424中可供设定记忆单元(如缓存器)等的数值。在本实施例中，设定值m为1。第一控制信号CTRL_1和第二控制信号CTRL_2可由第一计数器424的计数字元产生，例如第一计数器424为6个位的计数器，其位为b5～b0，第一控制信号CTRL_1可以是位b5～b1利用与门(AND gate)产生，第二控制信号CTRL_2可以是位b5～b0利用与门产生，但本揭露不以此为限。
在本实施例中，第一计数器424由第一组位PW_M向下计数至0，但本揭露不以此为限。在另一实施例中，第一计数器424可由0向上计数至第一组位PW_M，也可由一特定值向上或向下计数至第一组位PW_M并加或减另一特定值，也可由第一组位PW_M加或减一特定值并向上或向下计数至另一特定值。在又一实施例中，第一计数器424在每个时钟周期减或加i，i为正整数。值得一提的是，第一计数器424作为计数所需的时钟信号不一定是相位时钟信号PH[0]，也可以是相位时钟信号PH[1]～PH[n]其中一个相位时钟信号。
缓存器434耦接第一计数器424和多任务器432，并根据第一加载信号LD_1将脉冲数据PW_DATA的第二组位PW_L存入缓存器434，以使该缓存器434输出选择信号SEL至多任务器432。在另一实施例中，缓存器434可为其它记忆单元，例如随机存取内存(random access memory，RAM)等。
值得注意的是，根据第一加载信号LD_1将脉冲数据PW_DATA的第一组位PW_M加载第一计数器424和将脉冲数据PW_DATA的第二组位PW_L存入缓存器434的动作，可不需要与计数时的相位时钟信号PH[0]同步，而可在第一计数器424计数至0时，即发出第一加载信号LD_1将脉冲数据PW_DATA加载，也就是利用异步的方式加载。
多任务器432耦接缓存器434和相位致能电路422，并接收选择信号SEL和相位信号PE[0]～PE[n]，以选择对应于选择信号SEL的第一信号(未绘示)作为脉冲信号DP。
图5为绘示本揭露的数字脉冲宽度产生方法的另一流程示意图，也请一并参照图4。在步骤S502中，根据第一加载信号LD_1将脉冲数据PW_DATA的第二组位PW_L存入缓存器434，并将脉冲数据PW_DATA的第一组位PW_M存入第一计数器424，以使第一控制信号CTRL_1和第二控制信号CTRL_2为0，并使第一相位信号PE[0]～PE[k]和第二相位信号PE[k+1]～PE[n]为第一逻辑值，此时可为图2所述第一周期和该区间的开始时间。
在步骤S504中，缓存器434输出选择信号SEL到多任务器432中，以选择第一相位信号PE[0]～PE[k]和第二相位信号PE[k+1]～PE[n]中的第一信号作为脉冲信号DP。在一实施例中，选择的第一信号在下一次加载之前不会改变，例如脉冲数据PW_DATA的第二组位PW_L的数值为2，则根据第一加载信号LD_1将数值2存入缓存器434，并输出选择信号SEL(数值为2)，且选择相位信号PE[2]作为第一信号，直到下一次加载为止；若下一次根据第一加载信号LD_1将数值5存入缓存器434，则选择相位信号PE[5]作为第一信号，直到下一次加载为止。
在步骤S506中，第一计数器424根据加载的第一组位PW_M值以相位时钟信号PH[0]向下计数，每一个相位时钟信号PH[0]的时钟周期减1。在步骤S508中，当第一计数器424计数至设定值m时，此时可为上述区间的结束时间，则第一计数器424将第一控制信号CTRL_1设为1，使第一相位信号PE[0]～PE[k]由第一相位时钟信号PH[0]～PH[k]产生，且第一计数器424继续向下计数。在步骤S510中，当第一计数器424计数至0时，此时可为上述第一周期的结束时间，则第一计数器424将第二控制信号CTRL_2设为1，使第二相位信号PE[k+1]～PE[n]由第二相位时钟信号PH[k+1]～PH[n]产生。当多任务器432选择的第一信号所对应的相位信号有一上升边沿(rising edge)时，则将脉冲信号DP转变为第二逻辑值。例如，多任务器432选择相位信号PE[2]作为脉冲信号DP，当相位时钟信号PH[2]有一上升边沿时，则将脉冲信号DP转变为第二逻辑值。在另一实施例中，脉冲信号DP转变为第二逻辑值，则是在第一信号所对应的相位信号有一下降边沿(falling edge)时。
在另一实施例中，在上述区间后(第一控制信号CTRL_1为致能)，当第一相位时钟信号PH[0]～PH[k]有上升边沿时，对应的该些第一相位信号PE[0]～PE[k]由第一逻辑值转换为第二逻辑值；以及在第一周期后(第二控制信号CTRL_2为致能)，当该些第二相位时钟信号PH[k+1]～PH[n]有上升边沿时，对应的该些第二相位信号PE[k+1]～PE[n]由该第一逻辑值转换为该第二逻辑值，使得当多任务器432选择的第一信号所对应的相位信号有一上升边沿时，将脉冲信号DP转变为第二逻辑值。在另一实施例中，在上述区间后，当第一相位时钟信号PH[0]～PH[k]有下降边沿时，将对应的该些第一相位信号PE[0]～PE[k]由第一逻辑值转换为第二逻辑值；以及在第一周期后，当该些第二相位时钟信号PH[k+1]～PH[n]有下降边沿时，将对应的该些第二相位信号PE[k+1]～PE[n]由该第一逻辑值转换为该第二逻辑值，使得当多任务器432选择的第一信号所对应的相位信号有一下降边沿时，将脉冲信号DP转变为第二逻辑值。
图6为绘示本揭露图4的相位致能电路422的电路方块示意图。相位致能电路422包含n个触发器(Flip-Flop)FF_0～FF_n。触发器FF_0～FF_n的输入端D耦接至电源VDD以提供高逻辑电平，触发器FF_0～FF_n的时钟输入端耦接至相位时钟信号PH[0]～PH[n]，触发器FF_0～FF_n的输出端Q耦接至相位信号PE[0]～PE[n]；而触发器FF_0～FF_k的重置(Reset)端耦接至第一致能控制信号CTRL_11，触发器FF_k+1～FF_n的重置端耦接至第二致能控制信号CTRL_21。第一致能控制信号CTRL_11与第二致能控制信号CTRL_21分别为相位致能电路422接收第一控制信号CTRL_1和第二控制信号CTRL_2所对应产生而与相位时钟信号PH[0]同步的控制信号。在一实施例中，也可加上缓冲器以调整第一致能控制信号CTRL_11和/或第二致能控制信号CTRL_21到触发器的时间和信号强度，例如本实施例的缓冲器BUF_1及缓冲器BUF_2。
在本实施例中，当第一致能控制信号CTRL_11为0(低逻辑电平)时，此时第一致能控制信号CTRL_11为禁能，第一相位信号PE[0]～PE[k]被重置为0，而当第一致能控制信号CTRL_11为1(高逻辑电平)时，此时第一致能控制信号CTRL_11为致能，第一相位信号PE[0]～PE[k]则根据第一相位时钟信号PH[0]～PH[k]产生。以触发器FF_1为例，当第一致能控制信号CTRL_11为0时，触发器FF_1的输出端Q为0，使得相位信号PE[1]为0；而当第一致能控制信号CTRL_11为1时，若相位时钟信号PH[1]有一上升边沿，则会使触发器FF_1的输入端D输出至输出端Q，并使得相位信号PE[1]为1。同理，当第二致能控制信号CTRL_21为0时，此时第二致能控制信号CTRL_21为禁能，第二相位信号PE[k+1]～PE[n]被重置为0，而当第二致能控制信号CTRL_21为1，此时第二致能控制信号CTRL_21为致能，则第一相位信号PE[k+1]～PE[n]将根据第二相位时钟信号PH[k+1]～PH[n]产生。
图7为绘示本揭露的数字脉冲宽度产生器400的一种信号波形图，也请一并参照图4。脉冲信号DP与第一加载信号LD_1的纵轴为逻辑电平，例如电压值等可表现逻辑1或逻辑0的电气特性。第一计数器424的计数值设为第一计数值CNT1，其纵轴表示计数值。如图7所示，在时间t71时，第一计数值CNT1为0，因此第一计数器424会使第一加载信号LD_1由0改变成1，以使第一计数器424将脉冲数据PW_DATA的第一组位PW_M加载，并使脉冲信号DP根据相位信号PE[0]～PE[n]的第一信号(未绘示)产生一上升边沿；而在时间t71后，第一计数器424向下计数，直到时间t72再将第一组位PW_M加载，并使脉冲信号DP产生另一上升边沿，以此类推之。
图8为绘示本揭露的数字脉冲宽度产生器800的另一实施例的电路方块示意图。数字脉冲宽度产生器800可以是数字脉宽调制器(Digital Pulse WidthModulator，DPWM)，且其相关说明可参照图4所示数字脉冲宽度产生器400而类推之。与图4的数字脉冲宽度产生器400不同的是，在图8的数字脉冲宽度产生器800中，将由第二计数器840产生第二加载信号LD_2，使得脉冲数据PW_DATA的第一组位PW_M和第二组位PW_L分别加载第一计数器824及缓存器434中。图8所述多相位时钟产生器110、相位致能电路822、第一计数器824、多任务器432及缓存器434等，也可分别参照图4所述多相位时钟产生器110、相位致能电路422、第一计数器424、多任务器432及缓存器434等说明而类推之。
在本实施例中，第一计数器824可以不产生第一加载信号LD_1；或者，第一计数器824可以产生第一加载信号LD_1，但不作为脉冲数据PW_DATA加载第一计数器824和缓存器434的加载信号之用。
第二计数器840耦接多相位时钟产生器110、第一计数器824和缓存器434，多相位时钟产生器110产生的相位时钟信号PH[0]输入至第二计数器840作为计数所需的时钟信号，第二计数器840根据第二加载信号LD_2将周期数据PER_DATA加载，之后第二计数器840由周期数据PER_DATA开始根据相位时钟信号PH[0]计数，每个时钟周期向下减1直至计数值为0，再产生第二加载信号LD_2将下一笔周期数据PER_DATA加载第二计数器840，并输出至第一计数器824和缓存器434以加载脉冲数据PW_DATA的第一组位PW_M和第二组位PW_L。
值得注意的是，根据第二加载信号LD_2将周期数据PER_DATA加载第二计数器840、将脉冲数据PW_DATA的第一组位PW_M加载第一计数器824、和将脉冲数据PW_DATA的第二组位PW_L存入缓存器434等动作，可不需要与计数时的相位时钟信号PH[0]同步，而可在第二计数器840计数至0时，即发出第二加载信号LD_2将周期数据PER_DATA和脉冲数据PW_DATA加载，也就是说，可以利用异步的方式加载。
在本实施例中，第二计数器840由脉冲数据PW_DATA向下计数至0，但本揭露不以此为限。在另一实施例中，第二计数器840可由0向上计数至脉冲数据PW_DATA，也可由一特定值向上或向下计数至脉冲数据PW_DATA并加或减另一特定值，也可由脉冲数据PW_DATA加或减一特定值并向上或向下计数至另一特定值。在又一实施例中，第二计数器840在每个时钟周期减或加i，i为正整数。值得一提的是，第二计数器840作为计数所需的时钟信号不一定是相位时钟信号PH[0]，也可以是相位时钟信号PH[0]～PH[n]其中一个相位时钟信号，只要与第一计数器824计数的时钟信号相同即可。
在本实施例中，第一计数器824和第二计数器840皆是利用相位时钟信号PH[0]计数，但本揭露不以此为限，第一计数器824和第二计数器840可以利用不同的相位时钟信号计数，例如第一计数器824利用相位时钟信号PH[1]计数，第二计数器840利用相位时钟信号PH[4]计数。
图9为绘示本揭露的数字脉冲宽度产生器800的另一种信号波形图，也请一并参照图6及图8。在本实施例中，将脉冲数据PW_DATA的第一组位PW_M设为5，脉冲数据PW_DATA的第二组位PW_L设为2，而在相位时钟信号PH[0]～PH[n]和相位信号PE[0]～PE[n]中，将n设为3，k设为1。因此，第一相位时钟信号PH[0]～PH[k]和第一相位信号PE[0]～PE[k]分别为第一相位时钟信号PH[0]～PH[1]和第一相位信号PE[0]～PE[1]，第二相位时钟信号PH[k+1]～PH[n]和第二相位信号PE[k+1]～PE[n]分别为第二相位时钟信号PH[2]～PH[3]和第二相位信号PE[3]～PE[3]。
在时间t91将周期数据PER_DATA(未绘示)、数值5和数值2分别加载第二计数器840、第一计数器824和缓存器434后，使第二计数器840和第一计数器824开始向下计数，此时相位信号PE[0]～PE[3]都被设定为逻辑0，且多任务器432选择相位信号PE2作为脉冲信号DP，因此脉冲信号DP也为逻辑0。在时间t92，第一计数器824计数到1，此时第一相位信号PE[0]～PE[1]开始依序根据第一相位时钟信号PH[0]～PH[1]产生。值得注意的是，虽然图9所绘示的第一相位信号PE[0]～PE[1]在时间t93时或之后才由逻辑0转变为逻辑1，然而本领域技术人员可知图6的触发器FF_0中，第一致能控制信号CTRL_11由于与相位时钟信号PH[0]同步，触发器FF_0的重置端为逻辑1的时间与相位时钟信号PH[0]在时间t92的上升边沿相较之下较晚，于是相位时钟信号PH[0]影响相位信号PE[0]的时间为时间t93时的上升边沿。同理，由于操作频率较快、相位时钟信号较精细、第一致能控制信号CTRL_11到触发器的重置端间存在缓冲器或其它原因，相位时钟信号PH[1]影响相位信号PE[1]的时间为时间t93时的上升边沿之后。
在时间t93时，第一计数器824计数到0，此时第二相位信号PE[2]～PE[3]开始依序根据第二相位时钟信号PH[2]～PH[3]产生，由于选择第二相位时钟信号PH[2]作为脉冲信号DP，因此在第二相位时钟信号PH[2]由逻辑0转变为逻辑1时，脉冲信号DP也由逻辑0转变为逻辑1。在第一计数器824计数到0的下一个时钟周期前(即时间t94前)，所有的相位信号PE[0]～PE[3]都会由逻辑0转变为逻辑1。
之后，第二计数器840继续向下计数至0，此时为时间t95，第二计数器840产生第二加载信号LD_2以加载下一笔周期数据PER_DATA、脉冲数据PW_DATA的第一组位PW_M和第二组位PW_L，并使相位信号PE[0]～PE[3]都被设定为逻辑0，脉冲信号DP也对应的由逻辑1转变为逻辑0。
在本实施例中，如图9所示，TI_1和PER_1分别为该区间和所述第一周期。在时间t91，将脉冲数据PW_DATA的第一组位PW_M加载第一计数器824，此为该区间TI_1和所述第一周期PER_1的开始。在时间t92，第一计数器824计数到1，此为该区间TI_1的结束。在时间t93，第一计数器824计数到0，此为所述第一周期PER_1的结束。如图9所示，该区间TI_1的结束时间早于该第一周期PER_1的结束时间。
图10为绘示本揭露的数字脉冲宽度产生器800的另一种信号波形图，也请一并参照图8。脉冲信号DP与第二加载信号LD_2的纵轴为逻辑电平，例如电压值等可表现逻辑1或逻辑0的电气特性。第一计数器824和第二计数器840的计数值分别设为第一计数值CNT1和第二计数值CNT2，其纵轴表示计数值。如图10所示，当第二计数器840计数至0时，第二计数器840产生第二加载信号LD_2使脉冲信号DP为逻辑0；而当第一计数器824计数至0时，则脉冲信号DP根据选择的相位信号(未绘示)转变为逻辑1，直到第二计数器840计数至0时，再使该脉冲信号DP转变为逻辑0。以此可根据不同的脉冲数据PW_DATA，使脉冲信号DP有不同的脉宽(pulse width)，也可以有不同的责任周期(duty cycle)。
图11为绘示本揭露的数字脉冲宽度产生器1100的测试电路方块示意图。如图所示，数字脉冲宽度产生器1100依序耦接相位非重叠(phasenon-overlapping)电路1102、栅极驱动器(gate driver)1104及电力转换器(powerconverter)1106。在本实施例中，数字脉冲宽度产生器1100为一数字脉宽调制器，测试电路的数字脉宽调制器为13位，操作于1百万赫(MHz)，分辨率为120微微秒(pico-second，ps)。
图12A至图12C为绘示本揭露的数字脉冲宽度产生器1100的测量结果，也请一并参照图11。数字脉冲宽度产生器1100为13位的数字脉宽调制器，并可分为高位群组b12～b8、中位群组b8～b4及低位群组b4～b0。图12A、图12B与图12C分别为高位群组b12～b8、中位群组b8～b4及低位群组b4～b0的测量结果，并各自表示为粗略范围(coarse range)、中间范围(middle range)及精细范围(fine range)。坐标轴的横轴为各位群组所表现的编码(code)，纵轴则为责任周期。所测得的微分非线性(differential nonlinearity,DNL)在粗略范围、中间范围、精细范围分别为-0.059～0.148、-0.178～0.184、-0.182～0.176个LSB，积分非线性(integral nonlinearity，INL)则分别为-0.549～0.026、-0.166～0.040、-0.593～0.459个LSB。
由上可知，本揭露通过采用多相位时钟产生器产生数字脉冲宽度产生器的低位，每一个循环利用计数器来完成高位，并藉由相位致能电路的逻辑控制进行信号同步，以实现高分辨率与高线性度的数字脉冲宽度产生器。
虽然本揭露已以实施例揭露如上述，然而不应以此限制本揭露，本领域技术人员在不脱离本揭露的精神和范围内，皆可做改变和润饰，因此本揭露的保护范围应以权利要求书为准。

Claims (21)

1.一种数字脉冲宽度产生方法，其包括：
依据一脉冲数据的第一组位产生一第一周期，该第一周期包含一区间，设定多个第一相位信号在该区间内为一第一逻辑值，在该区间结束后该些第一相位信号根据多个第一相位时钟信号产生，并设定多个第二相位信号在该第一周期内为该第一逻辑值，在该第一周期结束后该些第二相位信号根据多个第二相位时钟信号产生，其中，该区间的开始时间与该第一周期的开始时间相同，该区间的结束时间早于该第一周期的结束时间，该些第一相位时钟信号和该些第二相位时钟信号为不同相位的时钟信号；以及
依据该脉冲数据的第二组位选择该些第一相位信号或该些第二相位信号中的一第一信号作为一脉冲信号。
2.根据权利要求1所述的数字脉冲宽度产生方法，其特征在于，该方法还包括：
依据一加载信号将该第一组位加载一第一计数器；以及
依据该加载信号将该第二组位加载一缓存器。
3.根据权利要求2所述的数字脉冲宽度产生方法，其特征在于，依据该脉冲数据的该第二组位选择该些第一相位信号或该些第二相位信号中的该第一信号的步骤还包括：
输入该些第一相位信号和该些第二相位信号至一多任务器；以及
输入该缓存器的数值至该多任务器藉以选择该第一信号。
4.根据权利要求2所述的数字脉冲宽度产生方法，其特征在于，依据该脉冲数据的该第一组位产生该第一周期，该第一周期包含该区间的步骤还包括：
该第一计数器向下计数至一设定值以形成该区间；以及
该第一计数器向下计数至零以形成该第一周期。
5.根据权利要求4所述的数字脉冲宽度产生方法，其特征在于，该第一计数器根据该些时钟信号的一第一时钟信号计数，并且在该第一计数器计数至零后的一个时钟周期内，该些第一相位信号与该些第二相位信号根据该些第一相位时钟信号和该些第二相位时钟信号由该第一逻辑值转变为一第二逻辑值。
6.根据权利要求4所述的数字脉冲宽度产生方法，其特征在于，该方法还包括：
当该第一计数器计数至零时，则产生该加载信号。
7.根据权利要求4所述的数字脉冲宽度产生方法，其特征在于，该方法还包括：
依据该加载信号将一周期数据加载一第二计数器；以及
当该第二计数器向下计数至零时，则产生该加载信号。
8.根据权利要求1所述的数字脉冲宽度产生方法，其特征在于，依据该脉冲数据的该第一组位产生该第一周期，该第一周期包含该区间，并设定该些第一相位信号在该区间内为该第一逻辑值，在该区间后该些第一相位信号根据该些第一相位时钟信号产生，并设定该些第二相位信号在该第一周期内为该第一逻辑值，在该第一周期后该些第二相位信号根据该些第二相位时钟信号产生的步骤还包括：
在该区间后，当该些第一相位时钟信号有上升边沿或下降边沿时，对应的该些第一相位信号由该第一逻辑值转换为一第二逻辑值；以及
在该第一周期后，当该些第二相位时钟信号有上升边沿或下降边沿时，对应的该些第二相位信号由该第一逻辑值转换为该第二逻辑值。
9.根据权利要求1所述的数字脉冲宽度产生方法，其特征在于，该脉冲数据包括最高有效位(MSB)及最低有效位(LSB)，该第一组位为该最高有效位与该最低有效位其中一个，该第二组位为该最高有效位与该最低有效位其中另一个。
10.一种数字脉冲宽度产生器，包括：
一相位控制电路，用以接收一脉冲数据的第一组位以产生一第一周期，该第一周期包含一区间，设定多个第一相位信号在该区间内为一第一逻辑值，在该区间结束后该些第一相位信号根据多个第一相位时钟信号产生，并设定多个第二相位信号在该第一周期内为该第一逻辑值，在该第一周期结束后该些第二相位信号根据多个第二相位时钟信号产生，其中，该区间的开始时间与该第一周期的开始时间相同，该区间的结束时间早于该第一周期的结束时间，该些第一相位时钟信号和该些第二相位时钟信号为不同相位的时钟信号；以及
一相位选择电路，其耦接至该相位控制电路以接收该些第一相位信号和该些第二相位信号，并用以接收该脉冲数据的第二组位以选择该些第一相位信号或该些第二相位信号中的一第一信号作为一脉冲信号。
11.根据权利要求10所述的数字脉冲宽度产生器，其特征在于，该相位控制电路接收一加载信号以将该第一组位加载该相位控制电路，该相位选择电路接收该加载信号以将该第二组位加载该相位选择电路。
12.根据权利要求11所述的数字脉冲宽度产生器，其特征在于，该产生器还包括：
一多相位时钟产生器，用以产生不同相位的多个时钟信号，该些时钟信号包括该些第一相位时钟信号和该些第二相位时钟信号。
13.根据权利要求12所述的数字脉冲宽度产生器，其特征在于，该相位控制电路包括：
一第一计数器，其接收该加载信号并输出一第一控制信号和一第二控制信号，其中，当该第一计数器计数至该区间的结束时间时，使该第一控制信号产生一逻辑变化，而当该第一计数器计数至该第一周期的结束时间时，使该第二控制信号产生另一逻辑变化；以及
一相位致能电路，其耦接该多相位时钟产生器、该第一计数器和该相位选择电路，以接收该些第一相位时钟信号、该些第二相位时钟信号、该第一控制信号和该第二控制信号，并产生该些第一相位信号和该些第二相位信号。
14.根据权利要求13所述的数字脉冲宽度产生器，其特征在于，该第一计数器依据该加载信号将该第一组位加载该第一计数器，以禁能该第一控制信号和该第二控制信号并向下计数，当该第一计数器计数至一设定值时，则致能该第一控制信号，而当该第一计数器计数至零时，则致能该第二控制信号。
15.根据权利要求13所述的数字脉冲宽度产生器，其特征在于，该相位致能电路包括：
多个第一触发器，其接收该第一控制信号和该些第一相位时钟信号，其中，该些第一触发器的重置端相互耦接并接收该第一控制信号，该些第一触发器的时钟端接收相对应的该些第一相位时钟信号；以及
多个第二触发器，其接收该第二控制信号和该些第二相位时钟信号，其中，该些第二触发器的重置端相互耦接并接收该第二控制信号，该些第二触发器的时钟端接收相对应的该些第二相位时钟信号。
16.根据权利要求13所述的数字脉冲宽度产生器，其特征在于，该相位致能电路在该第一控制信号禁能时，将多个第一相位信号设为该第一逻辑值，在该第一控制信号致能后且当该些第一相位时钟信号有上升边沿或下降边沿时，对应的该些第一相位信号由该第一逻辑值转换为该第二逻辑值，而该相位致能电路在该第二控制信号禁能时，将多个第二相位信号设为该第一逻辑值，在该第二控制信号致能后且当该些第二相位时钟信号有上升边沿或下降边沿时，对应的该些第一相位信号由该第一逻辑值转换为该第二逻辑值。
17.根据权利要求13所述的数字脉冲宽度产生器，其特征在于，当该第一计数器计数至零时，则产生该加载信号。
18.根据权利要求13所述的数字脉冲宽度产生器，其特征在于，该产生器还包括：
一第二计数器，其耦接该第一计数器和该相位选择电路，其中，该第二计数器接收该加载信号，并依据该加载信号的一周期数据加载该第二计数器并向下计数，当该第二计数器计数至零时，则产生该加载信号。
19.根据权利要求18所述的数字脉冲宽度产生器，其特征在于，该第一计数器与该第二计数器根据该些相位时钟信号中不同的两个相位时钟信号计数。
20.根据权利要求12所述的数字脉冲宽度产生器，其特征在于，该多相位时钟产生器包括一环式振荡器。
21.根据权利要求11所述的数字脉冲宽度产生器，其特征在于，该相位选择电路包括：
一缓存器，用以接收该加载信号以将该第一组位存入；以及
一多任务器，其耦接该缓存器的输出端并接收该些第一相位时钟信号和该些第二相位时钟信号，并根据该缓存器的输出值选择该第一信号。
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