CN107888166A - 多相位不交叠时钟信号产生电路及相应的方法 - Google Patents

Abstract

本申请提供了一种时钟信号产生电路，包括时钟信号产生单元，配置为产生M个脉冲宽度相同的原始时钟信号，其中M为大于等于1的整数；控制单元，耦合至所述时钟信号产生单元，配置为周期性激发所述时钟信号产生单元变更所述原始时钟信号的状态，并将每个所述原始时钟信号的有效电平均分为N份，其中N为大于等于1的整数；间隔产生单元，耦合至所述时钟产生单元，配置对所述M个原始时钟信号进行处理，从而使得每个所述原始时钟信号有效电平中的X份转换为非有效电平，并将转换后的时钟信号提供到电路的输出端，其中X为大于等于1小于N的整数。本申请还提供了相应的产生多相位不交叠时钟的方法。

Description

多相位不交叠时钟信号产生电路及相应的方法

技术领域

本申请涉及集成电路领域，特别涉及多相位不交叠时钟信号的产生电路及相应的方法。

背景技术

时钟信号的设计在很多应用领域都有着十分重要的意义。例如，在电源控制领域，例如电荷泵电路中，控制不同电荷泵单元工作的时钟信号的有效电平彼此应不交叠，以减少漏电，提高系统工作效率。在例如显示领域中，例如移位寄存器电路中也需要多相位不交叠时钟对各级移位寄存器单元的时钟信号进行控制，从而实现逐行扫描。设置不交叠时间可以有效避免若干行可能同时被读取而造成的显示错误。

对于两相位时钟应用来说，如果只是简单的采用反相器来产生彼此相反的两个时钟信号的话，可能会由于工艺误差或者两时钟信号绕线距离不同等因素，使得一个时钟信号比理想情况慢，另一个时钟信号比理想情况快，从而最终可能导致两个时钟信号的有效电平的交叠。对于例如电荷泵电路来说，有效电平的交叠会导致电荷泵单元中电容所存储的电荷被不希望的泄放，最终导致电荷泵输出电流降低，功率效率也被降低。

目前产生两相位不交叠时钟的产生方式是通过如图1所示的反相器配合延时单元的电路结构来实现，其中t_d是一个延迟单元所产生的延迟时间，Φ_IN是系统时钟，而Φ₁和Φ₂是产生的两相位不交叠时钟。

但是，图1所示的电路结构只能用于处理占空比(有效电平所占总周期的比例)约为50％的两相位时钟信号的不交叠时间。对于多相位时钟，各相位之间并不是简单的反相位关系，并且每个时钟相位的占空比不是50％，比如4相位的时钟，占空比为25％。这样一来，图1的电路则难以用于实现多相位不交叠时钟信号的设计。

发明内容

针对当前技术中存在的问题以及对多相位不交叠时钟信号的需求，本申请提供了一种时钟信号产生电路，包括时钟信号产生单元，配置为产生M个脉冲宽度相同的原始时钟信号，其中M为大于等于1的整数；控制单元，耦合至所述时钟信号产生单元，配置为周期性激发所述时钟信号产生单元变更所述原始时钟信号的状态，并将每个所述原始时钟信号的有效电平均分为N份，其中N为大于等于1的整数；间隔产生单元，耦合至所述时钟产生单元，配置对所述M个原始时钟信号进行处理，从而使得每个所述原始时钟信号有效电平中的X份转换为非有效电平，并将转换后的时钟信号提供到电路的输出端，其中X为大于等于1小于N的整数。

特别的，所述控制单元配置为接收系统时钟信号，并且以所述系统时钟信号的N个周期为循环而产生触发所述时钟信号产生单元工作的控制信号。

特别的，所述控制单元包括第一计数单元，配置为接收所述系统时钟信号并产生第一二进制数，在所述系统时钟信号的有效电平到来时使所述第一二进制数加1；第一运算单元，配置为接收所述第一二进制数并对其各位的数值进行运算操作，并选择在连续N个系统时钟周期中的一个运算结果作为所述控制信号。

特别的，所述时钟信号产生单元包括第二计数单元，配置为在所述控制信号的控制下产生第二二进制数；第二运算单元，配置为接收所述第二二进制数并对其各位的数值进行运算操作以产生所述M个原始时钟信号。

特别的，所述间隔产生单元包括间隔系数产生单元，配置为接收所述第一二进制数并根据需要的时间间隔对所述第一二进制数的各位数值进行运算产生间隔系数；第三运算单元，配置为接收所述M个原始时钟信号以及所述间隔系数，并对每一个所述原始时钟信号与所述间隔系数进行相应的运算操作，从而使得每个所述原始时钟信号有效电平中的X份转换为非有效电平。

本申请还提供了一种产生时钟信号的方法，所述方法由一电路执行，所述电路包括控制单元、时钟信号产生单元和间隔产生单元，所述方法包括控制单元接收系统时钟信号并产生控制信号，所述控制信号的周期为N个系统时钟周期；时钟信号产生单元在所述控制信号的控制下，产生M个原始时钟信号，其中每个所述原始时钟信号的有效电平的时间长度为N个系统时钟周期；间隔产生单元对所述M个原始时钟信号进行运算操作，将每一个所述原始时钟信号的有效电平时间长度减少X个系统时钟周期，其中X是大于等于1小于等于N的整数。

特别的，所述控制单元接收系统时钟信号并产生控制信号的操作包括接收所述系统时钟信号，并在所述系统时钟信号的控制下产生第一二进制数；对所述第一二进制数的各位数值进行运算操作，产生周期为N个系统时钟周期的所述控制信号。

特别的，所述时钟信号产生单元在所述控制信号的控制下，产生M个原始时钟信号的操作包括接收所述控制信号，并且在其控制下产生第二二进制数；对所述第二二进制数的各位数值进行运算操作从而产生所述M个原始时钟信号。

特别的，所述间隔产生单元对所述M个原始时钟信号进行运算操作，将每一个所述原始时钟信号的有效电平时间长度减少X个系统时钟周期包括接收所述第一二进制数，并对其各位数值进行运算操作从而产生间隔系数；接收所述M个原始时钟信号并基于所述间隔系数将每一个所述原始时钟信号的有效电平时间长度减少X个系统时钟周期。

采用本申请所提供的多相位不交叠时钟信号产生电路以及相应的方法在不改变原始的时钟信号总周期的前提下，均匀的插入不交叠间隔时间，并且该间隔的时间长度可以根据用户的需要来调整，为用户提供了设计上的灵活性和精确性。同时由于总的时钟周期并没有被延长，因此在应用中不会引入功耗的增加等负面问题。

以下将参照附图对本申请的示例性实施例的详细描述。

附图说明

参考附图示出并阐明实施例。这些附图用于阐明基本原理，从而仅仅示出了对于理解基本原理必要的方面。这些附图不是按比例的。在附图中，相同的附图标记表示相似的特征。

图1所示为现有的两相位不交叠时钟信号产生电路的架构示意图；

图2所示为根据本申请一个实施例的多相位不交叠时钟产生电路的架构示意图；

图3所示为图2所示的多相位不交叠时钟产生电路的局部电路图；

图4所示为图2所示的多相位不交叠时钟产生电路的局部真值表逻辑示意图；

图5所示为图2所示的多相位不交叠时钟产生电路的时序示意图；

图6所示为本申请另一个实施例的多相位不交叠时钟产生电路的架构示意图；

图7为图6所示的多相位不交叠时钟产生电路的一种局部真值表逻辑示意图；

图8为图6所示的多相位不交叠时钟产生电路的一种时序示意图；

图9所示为根据本申请一个实施例的产生多相位不交叠时钟的方法的流程图。

具体实施方式

以下将参照附图来详细描述本申请的各示例性实施例。应注意的是，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，而不是作为对本申请及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

应注意的是，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

图2所示为根据本申请一个实施例的多相位不交叠时钟产生电路的架构示意图。图3所示为图2所示的本申请实施例多相位不交叠时钟电路的工作时序示意图。

根据一个实施例，所述电路包括时钟信号产生单元204，控制单元202，以及间隔产生单元206，时钟信号产生单元204在所述控制单元202的控制下产生例如4个原始时钟信号，例如Φ₁-Φ₄。根据一个实施例，如图3所示，Φ₁-Φ₄这四个时钟信号的有效电平(例如高电平)是彼此紧密衔接的，也就是这四个时钟信号的高电平彼此不交叠但彼此之间也不存在间隔时间。

根据一个实施例，时钟信号产生单元204的输出端耦合到间隔产生单元206，间隔产生单元206在控制单元202的控制下对Φ₁-Φ₄这四个时钟信号进行处理，根据用户的需要在这四个原始时钟信号的有效电平之间插入时间间隔。根据一个的实施例，该时间间隔的长短由控制单元202决定。根据一个实施例，控制单元202可以把四个原始时钟信号的有效电平平均分割为例如16等份，并且间隔单元206使得每个原始时钟信号有效电平中的1份或多份转化为非有效电平(例如低电平)，从而这1份或多份的被转化的电平所对应的时间成为四个时钟原始信号有效电平之间的时间间隔。

以下结合图2对这个电路的具体结构进行详细介绍。

根据一个实施例，控制单元202中可以包括一个16位计数器2021，配置为产生一个4位的二进制数A₃A₂A₁A₀，控制单元202还可以包括一个运算单元例如与门2022，计数器2021配置为接收系统时钟信号CLK，并在每次系统时钟信号CLK的有效电平例如高电平来临的时候，计数器2021使二进制数A₃A₂A₁A₀加1。

根据一个实施例，计数器2021的输出端可以耦接至与门2022的输入端，与门2022配置为对A₀-A₃这四个数值进行“与”操作，并将运算的结果CLK_s提供给时钟信号产生单元204。由于计数器2021是一个16位的计数器，也就是说只有在A₀至A₃这四个数均为“1”的时候，也就是(A₃A₂A₁A₀)₂＝15的时候，与门2022的输出才会为“1”。

根据一个实施例，时钟信号产生单元204可以包括一个4位的计数器2041，配置为产生一个2位的二进制数Q₁Q₀。如图5所示，计数器2041在控制单元输出信号CLK_s的触发下进行计数，也就是每当CLK_s的高电平到来的时候，二进制数Q₁Q₀加1。而如上面所介绍的，CLK_s的周期是16个系统时钟周期，也就是说其高电平要每经历16个系统时钟周期CLK才会到来一次。因此计数器2041输出的二进制数Q₁Q₀也要每经历16个系统时钟周期CLK才会加1。

根据一个实施例，时钟信号产生单元204还可以包括一个运算单元2042，配置为对Q₀和Q₁这两个数值进行变换和运算，从而产生前述的原始时钟信号Φ₁-Φ₄。根据一个实施例，四个时钟信号Φ₁-Φ₄与Q₀和Q₁的关系可以是，例如Φ₄＝Q₁·Q₀。当然，根据其他实施例，这些对应关系是可以彼此调换的。由于计数器2041输出的二进制数Q₁Q₀每经历16个系统时钟周期CLK才会加1，因此时钟信号Φ₁至Φ₄也是每经历16个系统时钟周期CLK才有可能发生电平的翻转，也就是说对于每一个原始时钟信号来说其有效电平的持续时间是16个系统时钟周期CLK，或者说每个原始时钟信号的有效电平被定义为或分割为了16份。

图3所示为根据本申请一个实施例的时钟信号产生单元204与间隔单元206的示意性电路图。根据一个实施例，运算单元2042可以包括两个并列的非门用于接收Q₀、Q₁并产生和运算单元2042还可以包括四个并列的或非门，用于接收Q₀、Q₁、并以四种不同的组合方式分别进行“或非”操作，从而在该四个或非门的输出端分别得到与Q₀、Q₁具有前述对应关系的原始时钟信号Φ₁-Φ₄。

图4所示为计数器2041的输出值和运算单元2042的输出值之间对应的真值表以及逻辑状态示意图。根据上面的例子，当Q₁和Q₀均为0的时候，时钟信号Φ₁处在有效电平例如高电平，而其他三个时钟信号都处在低电平；Q₁为0和Q₀为1的时候，时钟信号Φ₁下降到低电平，而时钟信号Φ₂上升至高电平，其他两个时钟信号都处在低电平；Q₁为1和Q₀为0的时候，时钟信号Φ₂下降到低电平，而时钟信号Φ₃上升至高电平，Φ₁和Φ₄保持在低电平；Q₁为1和Q₀为1的时候，时钟信号Φ₃下降到低电平，而时钟信号Φ₄上升至高电平，Φ₁和Φ₂保持在低电平。

图3也示出了根据本申请一个实施例的间隔产生单元206的电路示意图。该间隔产生单元206可以包括一个间隔系数产生单元2061以及运算单元2062。

根据一个实施例，该间隔系数产生单元2061可以配置为接收二进制数A₃A₂A₁A₀各位的值并产生相应的间隔系数。例如，间隔系数产生单元2061可以包括一个非门，用于对A₀取反，还可以包括一个与非门配置为接收A₁,A₂和A₃从而通过对这四个值进行与非操作，从而得到间隔系数

根据一个实施例，运算单元2062可以包括四个并列的与非门配置为分别将原始时钟信号Φ₁-Φ₄中的每一个与间隔系数进行与非操作。根据一个实施例，在四个并列的与非门的输出端还可以分别耦接一个非门，用来产生最终的用于输出的时钟信号Φ₁’-Φ₄’。

在本实施例中，只有当A₁-A₃均为1且A₀为0的时候，也就是当(A₃A₂A₁A₀)₂＝14的时候，间隔系数的取值才会为0。当间隔系数的取值为1的时，对于原始时钟信号Φ₁-Φ₄没有影响；但是当间隔系数取值为0的时候，原始时钟信号Φ₁-Φ₄中处于有效电平的那个会被下拉至非有效电平，而其余三个处于非有效电平的则不会受到影响。也就是说，这四个原始时钟信号的原来长度为16T_CLK的有效电平会被缩短为15T_CLK，而被缩短的这一个系统时钟T_CLK的时间被作为新的时钟信号Φ₁’-Φ₄’有效电平之间的时间间隔T_non，如图5所示。整体上四相位时钟信号的总的周期T仍然为64T_CLK。

图6所示为根据本申请一个实施例的多相位不交叠时钟产生电路的示意图。在本实施例的电路可以包括控制单元602，时钟产生单元604以及间隔产生单元606。根据一个实施例，控制单元602可以包括N位计数器6021，其输出端耦合至运算单元6022用于提供一个二进制数，运算单元6022的输出端耦合至时钟产生单元604用于提供控制信号CLK_s。

根据一个实施例，时钟产生单元604可以包括M位计数器6041，其输出端耦接至运算单元6042用于提供另一二进制数，运算单元6042的输出端耦接至间隔产生单元606用于提供原始时钟信号Φ₁-Φ_M。

根据一个实施例，间隔产生单元606可以包括间隔系数产生单元6061(未示出)配置为接收第一二进制数并产生间隔系数，还可以包括运算单元6062(未示出)配置为接收原始时钟信号Φ₁-Φ_M以及间隔系数并对其进行运算从而在最终的输出时钟信号的有效电平之间插入预定的时间间隔。

图7所示为图6中电路中时钟信号产生单元604中的运算单元6042的真值表逻辑。图8所示为图6所示多相位不交叠时钟产生电路的工作时序。

图9所示为根据本申请一个实施例的产生多相位不交叠时钟的方法。该方法可以由例如图6所示的电路来执行。

在步骤902，控制单元接收系统时钟信号并产生控制信号，所述控制信号的周期为N个系统时钟周期。

具体来说，在步骤9021，控制单元602中包括的N位计数器6021接收系统时钟信号CLK，并在系统时钟信号CLK的控制下产生二进制数也就是说在每次CLK的有效电平到来的时候二进制数加1。其中，N是大于1的整数，是log₂N的向上取整值。

在步骤9022，控制单元602中包括的运算单元6022对各个位的数值进行运算操作。当N＝2^F形式时(F为大于等于1的整数)，例如可以对这些数值进行“与”操作，并将该运算操作的结果作为控制信号CLK_s输出给时钟信号产生单元604。这样一来只有当的每一位的数值都取1的时候，CLK_s才会为1。

对于一般的N位计数器，也就是N不是2^F时，只有的时候，CLK_s才会为1，也就是说控制信号CLK_s的周期是N个系统时钟周期。根据一个实施例，实现这种筛选功能的运算单元6022可以接收二进制数使其中取值需要为0的相应的二进制数位的值经过反相器并且与其他位的值一起输入一个与门，从而实现的时候，CLK_s为1。

在步骤904，时钟信号产生单元在所述控制信号的控制下，产生M个原始时钟信号，其中每个所述原始时钟信号的有效电平的时间长度为N个系统时钟周期，并且每个原始时钟信号的有效电平之间彼此紧密衔接且没有间隔。

具体来说，在步骤9041，时钟信号产生单元604中包括的M位计数器6041接收控制信号CLK_s，并在该控制信号的控制下产生二进制数也就是说在每次控制信号CLK_s的有效电平到来的时候，二进制数加1。其中，M是大于1的整数，是log₂M的向上取整值。

在步骤9042，时钟信号产生单元604包括的运算单元6042对的各个位的数值进行组合及运算操作，从而产生M个原始时钟信号Φ₁-Φ_M。具体的运算操作过程中的真值表对应关系可以如图7所示。而如图8所示，原始时钟信号Φ₁-Φ_M的有效电平虽然彼此没有交叠，但是彼此紧密衔接并没有间隔。但是这样的原始时钟信号如果有任何延迟的话，就会导致有效电平的交叠，从而导致逻辑混乱。因此，需要在原始时钟信号Φ₁-Φ_M的有效电平之间插入一定的时间间隔。

在步骤906，间隔产生单元对所述M个原始时钟信号进行运算操作，将所述原始时钟信号中的每一个的有效电平时间长度减少X个系统时钟周期，其中X是大于等于1小于等于N的整数。

具体来说，在步骤9061，如图6所示，间隔系数产生单元6061可以利用二进制数来产生间隔系数。例如当用户希望将原始时钟信号Φ_i的有效电平脉冲宽度从N个系统时钟周期变为N-1个系统时钟周期的话，也就是希望在各原始时钟信号的有效电平之间插入一个系统时钟周期作为间隔的话，可以对二进制数各个位的数值进行运算操作,使得时，各相位时钟在此时均被下拉至非有效电平。

之所以进行这样的运算是由于，当(也就是为11…111)的时候，就会发生原始时钟信号有效电平的交替，因此如果想要在原始时钟信号有效电平交替之间插入例如一个系统时钟作为间隔的话，当(也就是为11……10)时处于有效电平的Φ_i’应当翻转到非有效电平以产生长度为一个系统时钟周期的时间间隔。

以N＝2^F为例，在步骤9062，运算单元6062可以对间隔系数和每个原始时钟信号进行运算，从而获得最终用于输出的时钟信号Φ_i’：

其中i为大于等于1小于等于M的整数。

根据其他实施例，如果希望在各原始时钟信号的有效电平之间插入两个或更多个例如X个系统时钟周期作为间隔的话，可以采用以下公式进行运算操作

根据其他实施例，当N为任意整数时，也就是不限定N为2的指数幂的情况下，如果不交叠时钟为X个系统时钟周期(即T_non＝X·T_CLK)，其中X为大于0且小于等于N的整数，假设计数器6021产生的二进制数可以表示为[A]₂，那么最终输出的时钟信号与原始时钟信号之间的逻辑关系可以表示为

虽然上述实施例中以高电平作为有效电平的示例进行说明，本领域技术人员可以理解的是以低电平作为有效电平的情况同样适用本申请的方案。本申请实施例中的原始时钟信号的示例采用的是有效电平紧密衔接的情况，但是本领域技术人员可以理解的是，对于有效电平并非紧密衔接的情况也适用本申请的方案。

虽然已经通过例子对本申请的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本申请的范围。本领域的技术人员应该理解，可在不脱离本申请的范围和精神的情况下，对以上实施例进行修改。本申请的范围由所附权利要求来限定。

Claims (9)

1.一种时钟信号产生电路，包括

时钟信号产生单元，配置为产生M个脉冲宽度相同的原始时钟信号，其中M为大于等于1的整数；

控制单元，耦合至所述时钟信号产生单元，配置为周期性激发所述时钟信号产生单元变更所述原始时钟信号的状态，并将每个所述原始时钟信号的有效电平均分为N份，其中N为大于等于1的整数；

间隔产生单元，耦合至所述时钟产生单元，配置对所述M个原始时钟信号进行处理，从而使得每个所述原始时钟信号有效电平中的X份转换为非有效电平，并将转换后的时钟信号提供到电路的输出端，其中X为大于等于1小于N的整数。

2.如权利要求1所述的电路，其中所述控制单元配置为接收系统时钟信号，并且以所述系统时钟信号的N个周期为循环而产生触发所述时钟信号产生单元工作的控制信号。

3.如权利要求2所述的电路，其中所述控制单元包括

第一计数单元，配置为接收所述系统时钟信号并产生第一二进制数，在所述系统时钟信号的有效电平到来时使所述第一二进制数加1；

第一运算单元，配置为接收所述第一二进制数并对其各位的数值进行运算操作，并选择在连续N个系统时钟周期中的一个运算结果作为所述控制信号。

4.如权利要求2所述的电路，其中所述时钟信号产生单元包括

第二计数单元，配置为在所述控制信号的控制下产生第二二进制数；

第二运算单元，配置为接收所述第二二进制数并对其各位的数值进行运算操作以产生所述M个原始时钟信号。

5.如权利要求3所述的电路，其中所述间隔产生单元包括

间隔系数产生单元，配置为接收所述第一二进制数并根据需要的时间间隔对所述第一二进制数的各位数值进行运算产生间隔系数；

第三运算单元，配置为接收所述M个原始时钟信号以及所述间隔系数，并对每一个所述原始时钟信号与所述间隔系数进行相应的运算操作，从而使得每个所述原始时钟信号有效电平中的X份转换为非有效电平。

6.一种产生时钟信号的方法，所述方法由一电路执行，所述电路包括控制单元、时钟信号产生单元和间隔产生单元，所述方法包括

控制单元接收系统时钟信号并产生控制信号，所述控制信号的周期为N个系统时钟周期；

时钟信号产生单元在所述控制信号的控制下，产生M个原始时钟信号，其中每个所述原始时钟信号的有效电平的时间长度为N个系统时钟周期；

间隔产生单元对所述M个原始时钟信号进行运算操作，将每一个所述原始时钟信号的有效电平时间长度减少X个系统时钟周期，其中X是大于等于1小于等于N的整数。

7.如权利要求6所述的方法，其中，所述控制单元接收系统时钟信号并产生控制信号的操作包括

接收所述系统时钟信号，并在所述系统时钟信号的控制下产生第一二进制数；

对所述第一二进制数的各位数值进行运算操作，产生周期为N个系统时钟周期的所述控制信号。

8.如权利要求6所述的方法，其中所述时钟信号产生单元在所述控制信号的控制下，产生M个原始时钟信号的操作包括

接收所述控制信号，并且在其控制下产生第二二进制数；

对所述第二二进制数的各位数值进行运算操作从而产生所述M个原始时钟信号。

9.如权利要求6所述的方法，其中所述间隔产生单元对所述M个原始时钟信号进行运算操作，将每一个所述原始时钟信号的有效电平时间长度减少X个系统时钟周期包括

接收所述第一二进制数，并对其各位数值进行运算操作从而产生间隔系数；

接收所述M个原始时钟信号并基于所述间隔系数将每一个所述原始时钟信号的有效电平时间长度减少X个系统时钟周期。