CN106899290A - 一种高精度多相时钟校正电路 - Google Patents

一种高精度多相时钟校正电路 Download PDF

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Abstract

该发明公开了一种高精度多相时钟校正电路，属于模拟集成电路技术领域，特别涉及多相时钟相位误差校正电路。本发明的目的是为了解决目前传统多相时钟发生器由于非理想效应产生时钟延迟误差的问题；传统多相时钟发生电路采用多级延迟链产生多相时钟，延迟单元间的失配产生误差；本发明有利于降低功耗，节省芯片面积；时钟相位检测精度高，易于实现；时钟延迟单元调节精度高，利用数字码码值对应延迟大小；时钟校正模块时钟精度取决于反馈调节精度和时钟相位误差检测精度，此发明结构能实现高精度多相时钟。

Description

一种高精度多相时钟校正电路
技术领域
本发明属于模拟集成电路技术领域，特别涉及多相时钟相位误差校正电路。
背景技术
传统的多相时钟发生器由延迟锁相环(Delay-Locked Loop,DLL)实现，通过比较参考时钟和反馈时钟的相位，将环路锁定，从而输出多相等相位的时钟信号，理论上，相位数可以是很大，而且相位差相等并恒定。但实际中，因为延迟单元不匹配、传输路径失配、温度变化以及芯片局部应力差异等非理想效应的影响，导致多相时钟间相差不等，出现时间失配。
为了实现高精度多相时钟，可以增加延迟线中延迟单元的个数，加强延迟单元间的匹配，此方法能有效降低相位误差，减小时间失配，但是却增大了电路规模和系统开销，而且该方法依赖于工艺的制造水平，受应用环境及温度影响较大。因此，改善优化多相时钟电路相位误差(time-skew)实现高精度势在必行。
在Area Efficient Phase Calibration of a 1.6GHz Multiphase DLL文章中，对多相时钟信号相位误差检测。在文章中时钟检测技术能够明显减小多相时钟的差分非线性，对多相时钟有效相位提升。在此结构中，计数器的位数的大小制约着校正的精度与时间，需要综合考虑计数器位数选择与校正精度进行设计。
发明内容
鉴于以上内容，本发明的目的是为了解决目前传统多相时钟发生器由于非理想效应产生时钟延迟误差的问题；传统多相时钟发生电路采用多级延迟链产生多相时钟，延迟单元间的失配产生误差；针对上述技术问题提出一种高精度多相时钟校正电路。
多相时钟电路架构如图1所示，电路架构包括多相时钟发生器101，时钟相位检测模块102，误差提取模块103和数字码控制延迟链模块104。
传统时钟电路发生器结构为DLL电路，主要产生高精度多相时钟信号，再通过校正模块对时钟信号进行校正调节。多相时钟发生器输入端为CLK时钟信号，输出为n相时钟信号：CLKOUT1-CLKOUTn(其中n为自然数)。理想情况下，相邻输出时钟信号相差相等，为360°/n。多相时钟校正模块包括时钟相位检测模块，误差提取模块和数字码控制延迟链模块。Sample signal(采样信号)周期与多相时钟信号周期为互质关系。基于二者周期的互质关系，Sample signal在多个时刻对多相时钟CLKOUT1-CLKOUTn分别进行不重复采样，并通过相邻通道采样结果的逻辑运算来检测并量化相位差，最后将相位差以数字码的方式反馈调节多相时钟CLKOUT1-CLKOUTn的相位关系，从而完成校正。
其中本发明的多相时钟校正模块详细架构如图2所示。时钟相位检测模块由D触发器201-211，异或门212-216构成；误差提取模块由计数器301-305和逻辑处理模块306构成；数字码控制延迟链模块由401-406延迟单元构成。所述时钟相位检测模块输入为CLKOUT1-CLKOUTn时钟信号和采样时钟信号Sample signal。此模块是采样时钟信号对输入时钟信号进行采样，相邻时钟采样结果再通过异或门，当异或门输出为高电平时，说明检测到相邻时钟一个为高电平，另一个为低电平，当异或门输出为低电平时，说明检测到相邻时钟同为高电平或者同为低电平。时钟相位检测模块将异或门的结果输出至误差提取模块。所述误差提取模块是对CLKOUT1-CLKOUTn时钟相位检测结果的操作。当异或门输出为高电平，则计数器则会加1，当输出为低电平时，计数器不变。采样信号对多相时钟进行采样并计数后，对应计数大小与时钟相位差大小呈正比例关系。再将计数结果输入到逻辑处理部分和计数平均值进行比较，其比较的差值及代表多相时钟间的相对相位误差。误差提取模块将相对相位误差转换为数字控制码，并输出至数字码控制延迟链模块。所述数字码控制延迟链模块输入为CLKOUT1-CLKOUTn时钟信号和数字控制码字D1[m:0]-Dn[m:0]。每个延迟单元都是通过数字码字控制对应相时钟信号延迟，即时钟相位大小。数字码为m+1位二进制数字码，对应数字码值越大，时钟信号延迟时间越长，则该时钟相位越滞后。数字码控制延迟链模块根据误差提取模块产生的数字控制码调节相应的时钟，从而完成多相时钟间相对相位误差的校正。
本发明采用低频时钟信号检测多相时钟信号，估计时钟误差大小，并转化为数字码反馈调节延迟单元，改变相应时钟的延迟时间减小相位误差；从而实现高精度多相时钟电路。因而本发明一种高精度多相时钟校正电路，该电路包括：多相时钟发生器(101)，时钟相位检测模块(102)，误差提取模块(103)和数字码控制延迟链模块(104)；所述多相时钟发生器(101)输入端为单个CLK时钟信号，输出为n相时钟信号，相邻输出时钟信号相差相等为360°/n；所述时钟相位检测模块(102)根据采样信号(Sample signal)对多相时钟CLKOUT1-CLKOUTn分别进行不重复采样；再通过误差提取模块(103)对时钟相位检测模块(102)的相邻通道采样结果进行逻辑运算，最终检测并量化相位差；最后通过数字码控制延迟链模块(104)将相位差以数字码的方式对多相时钟发生器(101)的输出时钟信号进行反馈调节，获得调节后的多相时钟CLKOUT1-CLKOUTn信号。
进一步的，所述时钟相位检测模块首先通过n+1个D触发器对n+1个时钟信号进行采样，获得n+1个时钟采样信号，将两两相邻的时钟采样信号输入异或门进行判断，再通过n个D触发器分别对n个异或门的判断结果进行采样后输出给误差提取模块。
进一步的，所述误差提取模块包括计数器和逻辑处理模块，所述计数器用于记录时钟相位检测模块的每一路输出信号为高电平的次数；所述逻辑处理模块为根据每一路计数器的结果判断各路时钟信号的相对相位误差大小，并将误差值转换为数值控制码，输出给数字码控制延迟链模块。
进一步的，所述数字码控制延迟链模块包括多个延迟单元，所述延迟单元根据误差提取模块输出的各路时钟信号的相对相位误差大小对多相时钟发生器输出的各路时钟信号进行对应延迟，获得调节后的多相时钟CLKOUT1-CLKOUTn信号。
本发明的多相时钟与采样信号关系如图3所示。图例中显示两相时钟与采样时钟的相位关系与周期关系。采样信号周期与时钟信号周期存在互质关系，采样信号分别对时钟信号进行采样并进行逻辑处理。采样信号的频率低于时钟信号频率。
本发明的多相时钟校正电路具有如下优点：
时钟相位检测模块运用D触发器，有利于降低功耗，节省芯片面积。时钟相位检测精度高，易于实现。
时钟延迟单元调节精度高，利用数字码码值对应延迟大小。
时钟校正模块时钟精度取决于反馈调节精度和时钟相位误差检测精度，此发明结构能实现高精度多相时钟。
附图说明
图1为本申请实施例提供的多相时钟电路和校正模块结构。
图2为本申请实施例提供的多相时钟校正电路模块结构。
图3为本申请实施例提供的多相时钟校正电路时钟信号关系。
具体实施方案
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
针对现有技术存在的问题，本发明提出了一种时钟相位校正电路，此处以五相时钟发生器为例进行说明。本发明的多相时钟校正模块架构如图2所示，为了便于说明，仅示出了与本发明实施例相关的部分。
详细而言，本发明实施例提供的时钟相位校正电路包括多相时钟发生器101，时钟相位检测模块102，误差提取模块103和数字码控制延迟链模块104。
如图2所示，首先是第一部分时钟相位检测模块，多相时钟电路产生CLKOUT1-CLKOUT5信号分别接到6个D触发器(201-206)输入端，D触发器的时钟输入端为采样时钟信号Sample signal输入，相邻两个D触发器的输出接到后级异或门的输入端，由此此处存在5个异或门(212-216)。异或门的结果分别接到后级D触发器(207-211)输入端，D触发器的时钟输入端依旧是采样时钟信号输入。
然后是第二部分误差提取模块，D触发器(207-211)的结果接到后级计数器输入端。当触发器的输出为高电平时，计数器进行加1操作。若触发器输出为低电平，则计数值不变。5个计数器输出统一接入到逻辑处理模块调节数字控制码，5个计数值与计数平均值进行比较。如果计数值大于平均值，则表示时钟相位误差大于平均相位误差，则需要减小数字控制码，减小时钟相位误差；如果计数值小于平均值，则表示相位误差小于平均相位误差，则需要增大数字控制码。
最后是第三部分数字码控制延迟链模块，输入端为逻辑处理模块的数字码字输出D1[4:0]-D5[4:0]和多相时钟发生器的CLK1-CLK5。D0[4:0]对应调节CLK0时钟信号延迟时间，D1[4:0]对应调节时钟CLK1信号延迟时间，以此类推。数字码为5位二进制码，则考虑调节范围最大情况，初始值为01111。D0[4:0]一直为初始值，不会改变。
本发明实施例中，时钟电路产生的CLKOUT1-CLKOUT5时钟，且相邻参考时钟的相位间隔为72度，即是说，六个参考时钟的相位分别为0度，72度，144度，216度，288度和360度。相位差值为72度。
如图2所示,校正电路工作步骤如下：
首先在第一部分时钟相位检测模块中，输入时钟信号CLKOUT0-CLKOUT5，其初始数字控制码为01111。采样信号通过D触发器对输入时钟信号进行采样，当采样信号上升沿到来时，时钟信号为高电平，则D触发器输出为高电平，时钟信号为低电平时，则D触发器输出为低电平。相邻时钟采样结果即相邻D触发器输出结果再连接到异或门，当异或门输出为高电平时，说明检测到相邻时钟一个为高电平，另一个为低电平，当异或门输出为低电平时，说明检测到相邻时钟同为高电平或者同为低电平。异或门输出结果为高电平时，说明采样信号采样时刻为时钟相位误差区间，当异或门输出结果为低电平时，说明采样信号采样时刻为相邻时钟交叠区间。由于异或门的输出是随着采样时钟信号周期性变化，后级计数器内部存在时钟触发信号，所以异或门输出结果要再次被采样信号采样保持与后级计数器时钟保持一致。第二次采样同样是通过D触发器结构对异或门输出进行采样操作。
如图3所示，多相时钟CLKOUT1-CLKOUT5是具有相同的周期，采样信号周期与时钟信号周期互质。采样信号可以通过时钟信号分频产生，分频大小为质数分频，则采样信号周期与时钟信号周期为互质关系。
此处详细说明检测部分，如图3所示，以3个边沿t1，t2和t3为例来解释说明。在t1时刻时，采样时钟信号检测到CLKOUT1信号为高电平，检测到CLKOUT2信号为低电平，此时异或门输入端分别为1和0，则异或门输出为1，意味着采样信号在t1时刻处于CLKOUT1和CLKOUT2相位差72°之间。类似的，采样信号检测到CLKOUT1信号为低电平，检测到CLKOUT2信号为高电平，和上述分析一致。当异或门输出为1时，后级计数器会进行一次加1操作，直到下一个周期异或门输出。在t2时刻时，采样时钟信号检测到CLKOUT1信号为高电平，检测到CLKOUT2信号为高电平，此时异或门输入端分别为1和1，则异或门输出为0，意味着采样信号在t2时刻在CLKOUT1和CLKOUT2高电平交叠之间。在t3时刻时，采样时钟信号检测到CLKOUT1信号为低电平，检测到CLKOUT2信号为低电平，此时异或门输入端分别为0和0，则异或门输出为0，意味着采样信号在t3时刻在CLKOUT1和CLKOUT2低电平交叠之间。当异或门输出为0时，后级计数器会保持不变，直到下一个周期异或门输出。因此，采样信号在两相时钟相位差之间的时刻都被计数器记录下来，从而将时钟相位差转化为计数器计数值。
然后在第二部分误差提取模块中，当第二级D触发器输出为高电平，D触发器输出接到计数器，则计数器则会加1，当输出为低电平时，计数器不变。最终时钟校正过程中，则计数器计数的结果大小反应了时钟相位差大小。如果计数结果大于平均计数值，则该两相时钟间的相位差偏大，负反馈进行调节，即减小数字码，若计数结果小于平均计数值，则两相时钟间的相位差偏小，负反馈进行调节，即增大数字码，直至校正完成。在图2中，5个计数器对应计数结果为M1，M2，M3，M4和M5，将五个值分别与平均值M进行比较，得到ΔM1，ΔM2，ΔM3，ΔM4和ΔM5其中
M＝(M1+M2+M3+M4+M5)/5 (1)
ΔM1＝M1-M (2)
ΔM2＝M2-M (3)
ΔM3,＝M3-M (4)
ΔM4＝M4-M (5)
ΔM5＝M5-M (6)
对于比较后的结果，ΔM代表时钟相位失配误差。如果ΔMn>0时，则代表时钟相位误差偏大；如果ΔMn<0时，则代表时钟相位误差偏小。接下来则对数字控制码进行操作，若ΔMn>0，则数字控制码加1，若ΔMn<0，则数字控制码减1。数字控制码初始值为01111。
最后在第三部分数字码控制延迟链模块中，数字控制码D0[4:0]-D5[4:0]对应控制对应的时钟信号，数字控制码大小表示时钟延迟时间的大小。数字码初始值都为01111，调节范围最大。多相输入时钟信号不会改变，由数字码控制负载变化控制时钟信号延迟，通过改变数字码大小来调节时钟信号延迟时间，从而产生高精度多相时钟输出信号。数字控制码D0[4:0]-D5[4:0]都由初始值01111开始增大或减小，每一次校正环路结束后，对应ΔM值决定数字控制码变化趋势。
综上所述，整个电路工作过程如下：
整个时钟校正电路是环路反馈电路结构。在时钟相位检测模块中，利用与多相时钟频率成质数的时钟信号Sample signal对各相时钟进行采样，检测多相时钟间的相位差，得到计数结果M1，M2，M3，M4和M5。
在误差提取模块中将计数值与平均值M进行作差得到ΔM1，ΔM2，ΔM3，ΔM4和ΔM5。再由ΔM1，ΔM2，ΔM3，ΔM4和ΔM5正负性质决定数字控制码Dn[4:0]变化。
在数字码控制延迟链模块中由Dn[4:0]控制时钟信号，数字控制码调节多相时钟相位差，从而实现高精度多相时钟电路。
以上实施例仅用以说明本发明的技术方案。本领域的普通技术人员应当理解，可以对本方向的技术方案进行修改或者等同替换，而不脱离本方面技术方案的精神和范围，均应涵盖在本发明的权利保护范围当中。

Claims (4)

1.一种高精度多相时钟校正电路，该电路包括：多相时钟发生器(101)，时钟相位检测模块(102)，误差提取模块(103)和数字码控制延迟链模块(104)；所述多相时钟发生器(101)输入端为单个CLK时钟信号，输出为n相时钟信号，相邻输出时钟信号相差相等为360°/n；所述时钟相位检测模块(102)根据采样信号(Sample signal)对多相时钟CLKOUT1-CLKOUTn分别进行不重复采样；再通过误差提取模块(103)对时钟相位检测模块(102)的相邻通道采样结果进行逻辑运算，最终检测并量化相位差；最后通过数字码控制延迟链模块(104)将相位差以数字码的方式对多相时钟发生器(101)的输出时钟信号进行反馈调节，获得调节后的多相时钟CLKOUT1-CLKOUTn信号。
2.如权利要求1所述的一种高精度多相时钟校正电路，其特征在于所述时钟相位检测模块首先通过n+1个D触发器对n+1个时钟信号进行采样，获得n+1个时钟采样信号，将两两相邻的时钟采样信号输入异或门进行判断，再通过n个D触发器分别对n个异或门的判断结果进行采样后输出给误差提取模块。
3.如权利要求1所述的一种高精度多相时钟校正电路，其特征在于所述误差提取模块包括计数器和逻辑处理模块，所述计数器用于记录时钟相位检测模块的每一路输出信号为高电平的次数；所述逻辑处理模块为根据每一路计数器的结果判断各路时钟信号的相对相位误差大小，并将误差值转换为数值控制码，输出给数字码控制延迟链模块。
4.如权利要求1所述的一种高精度多相时钟校正电路，其特征在于所述数字码控制延迟链模块包括多个延迟单元，所述延迟单元根据误差提取模块输出的各路时钟信号的相对相位误差大小对多相时钟发生器输出的各路时钟信号进行对应延迟，获得调节后的多相时钟CLKOUT1-CLKOUTn信号。
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