CN103427798A - 一种多相位时钟产生电路 - Google Patents

Abstract

一种多相位时钟产生电路，属于电子技术领域。由延时链、鉴相器、计数器和查找表模块组成。本发明采用鉴相器判断延时链延时是否等于参考时钟周期，并根据鉴相器的输出结果调节延时链各个延时单元的延时，以使得延时链延时等于参考时钟周期。同时在调节过程中，在N个延时单元中，k个延时单元延时小于理想值，N-k个延时单元延时大于理想值。N、k均为整数。通过设计查找表，将延时单元分为2×min[k,(N-k)]+1组，相邻组的延时单元控制码相差1，从而得到优化的线性度结果。本发明具有结构简单、可靠性高、具有低的微分非线性和积分非线性等优点。

Description

一种多相位时钟产生电路

技术领域

本发明属于电子技术领域，涉及时钟产生电路，尤其涉及一种在固定频率的参考时钟激励下能够产生相位差分布均匀的多个时钟输出的时钟产生电路。

背景技术

随着超大规模集成电路加工工艺的不断进步，SoC芯片包含的晶体管数量越来越多。在采用同步数字电路设计的SoC中同步时钟通常要驱动大量的晶体管和互连线，才能到达与其相连的处于不同位置的功能模块，使得时钟到达电路中不同位置的功能模块延时不一致，从而可能导致时钟无法确保各功能模块同步工作，产生电路逻辑错误，因此，片内时钟的产生和分配变成了SoC设计的瓶颈。

延迟锁相环(Delay-locked Loop，DLL)，被广泛应用于时序处理领域中。与PLL（Phase LockLoop，锁相环）相比，DLL有几个固有的优点。例如没有抖动累加，更小的锁定时间等。通过DLL可以使得SoC中各个模块得到一致的同步时钟。DLL可进一步地产生多个时钟信号，各个时钟信号的输出同频率，具有相同的相位差。多相位时钟在时间测量、高速存储器、高速接口等诸多领域有着广泛应用。传统的DLL多采用模拟方式实现，随着集成电路工艺的不断缩小，模拟电路面临着诸多挑战。而数字电路则具有良好的工艺适应性和可实现性。

文献Design of Low Power Hybrid Digital Pulse Width Modulator with Piece-WiseCalibration所述的DPWM中提出一种全数字多相位时钟产生电路(下面称作传统方法)，其结构如图1所示，包括一个延时链、一个鉴相器、一个计数器和一个查找表模块；所述延时链如图2所示，由(N+1)个延时单元串联而成，其中第一延时单元的输入端作为整个延时链的输入端接固定频率的参考时钟clk；N个k位控制信号c[k:1]记为c[n×k:1]，n=1,2,…,N，N为自然数，其中第一个k位控制信号c₁[k:1]控制第一延时单元，第二个k位控制信号c₂[k:1]控制第二延时单元，第n个k位控制信号c_n[k:1]控制第n延时单元，直至第N个k位控制信号c_N[k:1]控制第N延时单元；前N个延时单元分别在相应k位控制信号c_n[k:1]的控制下产生相应N个相同频率、不同相位的时钟a[1]～a[N]；第(N+1)个延时单元的控制信号为固定值（即该延时单元不可调），第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+1]以及固定频率的参考时钟clk分别输入到所述鉴相器不同的输入端口，所述鉴相器在第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+1]以及固定频率的参考时钟clk的共同作用下，输出一个表征第N个延时单元的输出a[N]和固定频率的参考时钟clk之间相位关系的2位信号p[1:0]；所述计数器在2位信号p[1:0]和固定频率的参考时钟clk的控制下，输出“加1”、“减1”或“维持不变”的结果cnt[1:0]；所述查找表模块在计数器输出结果cnt[m:1]的控制下，输出N个k位控制信号c_n[k:1]分别用于控制所述延时链前N个延时单元。

如图3所示，其延式链的(N+1)个延时单元具有相同的结构；每个延时单元均延时可调，包括若干个由两个反相器串联的延时子单元和一个多路复选器，若干个延时子单元相互串联，每个延时子单元前后均有一条连接线与多路复选器相应的输入端相连；整个延时单元在固定频率的参考时钟clk和相应的控制信号c_n[k:1]控制下，能够选择输出相应的延迟输出信号a[n]。

如图4所示，其鉴相器由两个D触发器构成，其中第一D触发器DFF1的触发端输入第(N+1)个延时单元的输出信号a[N+1]，第二D触发器DFF2的触发端输入第N个延时单元的输出信号a[N]，固定频率的参考时钟clk分别输入到第一、二D触发器DFF1和DFF2的时钟端；第一、二D触发器DFF1和DFF2的输出端Q输出的信号共同构成鉴相器的输出2位信号p[1:0]。鉴相器通过判断第N个延时单元的输出a[N]、第(N+1)个延时单元的输出a[N+1]和固定频率的参考时钟clk三者之间的先后，输出对应的鉴相结果p[1:0]：当clk上升沿滞后于a[N]和a[N+1]上升沿时，p[1:0]=11；当clk上升沿滞后于a[N]上升沿但超前于a[N+1]上升沿时，p[1:0]=10；当clk上升沿超前于a[N]和a[N+1]上升沿时，p[1:0]=00。

所述计数器在p[1:0]和时钟信号clk的控制下，进行双向计数。当p[1:0]=11时，计数器“加1”；当p[1:0]=00时，计数器“减1”；当p[1:0]=10时，计数器维持不变。

传统方法的查找表模块在计数器输出cnt[m:1]（其中2^m≥N×(2^k-1)>2^m-1）作用下，产生N个k位控制信号c[k:1]记为c_n[k:1]，n=1,2,…,N，N为自然数；当计数器输出cnt[m:1]“加1”时，控制信号c[N×k:1]控制延时链增加1个延时调整步进T_step；当计数器输出cnt[m:1]“减1”时，控制信号c[N×k:1]控制延时链减少1个延时调整步进T_step；当计数器输出cnt[m:1]“维持不变”时，控制信号c[N×k:1]控制延时链的延时输出亦维持不变。

理论上，经过校准，整条链的延时为一个时钟周期T_clk，每一级延时单元的延时（理想值）为T_clk/N。但由于调整步进的限制，各延时单元间最大会有1个T_step的延时差别，传统的方法中，设前r个延时单元各自的延时为T_l（T_l>T_clk/N）后N-r个模块各自的延时为T_s(T_s<T_clk/N),则有：

T_l=T_s+T_step  (1)

rT_l+(N-r)T_s=T_clk   (2)

则最大的微分非线性为

$\underset{i=1}{\overset{n}{\max }}\left(\right|T_i-T_{\mathrm{clk}}/N\left|\right)=\max \left(\right|T_l-T_{\mathrm{clk}}/N|,|T_s-T_{\mathrm{clk}}/N\left|\right)---\left(3\right)$

由(1)(2)式得：

$|T_l-\frac{T_{\mathrm{clk}}}{N}|=\frac{(N-r)T_{\mathrm{step}}}{N}---\left(4\right)$

$|T_s-\frac{T_{\mathrm{clk}}}{N}|=\frac{{\mathrm{rT}}_{\mathrm{step}}}{N}---\left(5\right)$

所以最大微分非线性：

${\mathrm{DNL}}_{\max }=\max (\frac{N-r}{N}{T}_{\mathrm{step}},\frac{r}{N}{T}_{\mathrm{step}})---\left(6\right)$

而第i级的积分非线性为：

${\mathrm{INL}}_i=\underset{j=1}{\overset{i}{\mathrm{\&Sigma;}}}(T_j-T_{\mathrm{clk}}/N)=\left\{\begin{array}{cc}i(T_l-T_{\mathrm{clk}}/N)& 0\&le;i\&le;r\\ r(T_l-T_{\mathrm{clk}}/N)+(i-r)(T_s-T_{\mathrm{clk}}/N)& r<i\&le;N\end{array}---\left(7\right)\right.$

由于积分非线性在i<r时随级数i增加而增加，i>r时随级数i增加而减小，所以最大积分非线性在i=r处得到：

${\mathrm{INL}}_{\max }={\mathrm{INL}}_r=r(T_l-T_{\mathrm{clk}}/N)=\frac{r(N-r)}{N}{T}_{\mathrm{step}}\&le;\frac{N}{4}{T}_{\mathrm{step}}---\left(8\right)$

可以看出，当r=N/2时最大积分非线性为T_step×N/4，而大的积分非线性影响输出时钟相位的均匀性，进而影响后续的电路精度。

本发明提出一种新的查找表针对积分非线性进行优化，在改善积分非线性的同时不增加电路面积和复杂度。

发明内容

本发明提供了一种采用数字手段实现的多相位时钟产生电路，能够在固定频率的参考时钟激励下，产生多个时钟输出，各时钟输出间相位差分布均匀，线性度高。

本发明技术方案如下：

一种多相位时钟产生电路，其结构如图1、2所示，包括一个延时链、一个鉴相器、一个计数器和一个查找表模块；所述延时链由(N+1)个延时单元串联而成，其中第一延时单元的输入端作为整个延时链的输入端接固定频率的参考时钟clk；N个k位控制信号c[k:1]记为c[n×k:1]，n=1,2,…,N，N为自然数，其中第一个k位控制信号c₁[k:1]控制第一延时单元，第二个k位控制信号c₂[k:1]控制第二延时单元，第n个k位控制信号c_n[k:1]控制第n延时单元，直至第N个k位控制信号c_N[k:1]控制第N延时单元；前N个延时单元分别在相应k位控制信号c_n[k:1]的控制下产生相应N个相同频率、不同相位的时钟a[1]～a[N]；第(N+1)个延时单元的控制信号为固定值（即该延时单元不可调），第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+1]以及固定频率的参考时钟clk分别输入到所述鉴相器不同的输入端口。

所述鉴相器在第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+1]以及固定频率的参考时钟clk的共同作用下，输出一个表征第N个延时单元的输出a[N]和固定频率的参考时钟clk之间相位关系的2位信号p[1:0]：当clk上升沿滞后于a[N]和a[N+1]上升沿时，p[1:0]=11；当clk上升沿滞后于a[N]上升沿但超前于a[N+1]上升沿时，p[1:0]=10；当clk上升沿超前于a[N]和a[N+1]上升沿时，p[1:0]=00。

所述计数器在p[1:0]和时钟信号clk的控制下，进行双向计数并输出计数结果cnt[m:1]（2^m≥N×(2^k-1)>2^m-1）；当p[1:0]=11时，计数器输出为上一周期输出值“加1”；当p[1:0]=00时，计数器输出为上一周期输出值“减1”；当p[1:0]=10时，计数器输出值不变。

所述查找表模块在计数器输出cnt[m:1]作用下，产生N个k位控制信号c[k:0]记为c_n[k]，n=1,2,…,N，N为自然数；当计数器输出cnt[m:1]为上一周期输出值“加1”时，控制信号c[N×k:1]控制延时链增加1个延时调整步进；当计数器输出cnt[m:1]为上一周期输出值“减1”时，控制信号c[N×k:1]控制延时链减少1个延时调整步进；当计数器输出cnt[m:1]为上一周期输出值“维持不变”时，控制信号c[N×k:1]控制延时链的延时输出亦维持不变；同时在N个延时单元中，r个延时单元延时小于理想值，N-r个延时单元延时大于理想值，将延时单元分为2×min[r,(N-r)]+1组，相邻组的延时单元的控制信号相差1。

如图3所示，上述技术方案中，所述延时链的(N+1)个延时单元具有相同的结构；每个延时单元均延时可调，包括若干个由两个反相器串联的延时子单元和一个多路复选器，若干个延时子单元相互串联，每个延时子单元前后均有一条连接线与多路复选器相应的输入端相连；整个延时单元在相应的控制信号c_n[k:1]控制下，能够选择输出相应的延迟输出信号a[n]。

如图4所示，上述技术方案中，所述鉴相器由两个D触发器构成，其中第一D触发器DFF1的触发端输入第(N+1)个延时单元的输出信号a[N+1]，第二D触发器DFF2的触发端输入第N个延时单元的输出信号a[N]，固定频率的参考时钟clk分别输入到第一、二D触发器DFF1和DFF2的时钟端；第一、二D触发器DFF1和DFF2的输出端Q输出的信号共同构成鉴相器的输出2位信号p[1:0]；所述鉴相器通过判断第N个延时单元的输出a[N]、第(N+1)个延时单元的输出a[N+1]和固定频率的参考时钟clk三者之间的先后，输出对应的鉴相结果p[1:0]：当clk上升沿滞后于a[N]和a[N+1]上升沿时，p[1:0]=11；当clk上升沿滞后于a[N]上升沿但超前于a[N+1]上升沿时，p[1:0]=10；当clk上升沿超前于a[N]和a[N+1]上升沿时，p[1:0]=00。

本发明提供的多相位时钟产生电路，采用数字手段实现，各个模块均基于标准单元，由硬件描述语言进行设计，能够在固定频率的参考时钟激励下，产生多个时钟输出，各时钟输出间相位差分布均匀。同时本发明具有结构简单、可靠性高、具有低的微分非线性和积分非线性等优点。

附图说明

图1是本发明提供的多相位时钟产生电路框图。

图2是本发明提供的多相位时钟产生电路中延时链的结构图。

图3是本发明提供的多相位时钟产生电路中延时单元的一种实现方法。

图4是本发明提供的多相位时钟产生电路中鉴相器的一种实现方法。

图5是本发明提供的多相位时钟产生电路的多相位输出调节原理示意图。

图6是本发明提供的多相位时钟产生电路与现有多相位时钟产生电路的仿真结果对比。

具体实施方式

一种多相位时钟产生电路，其结构如图1、2所示，包括一个延时链、一个鉴相器、一个计数器和一个查找表模块；所述延时链由(N+1)个延时单元串联而成，其中第一延时单元的输入端作为整个延时链的输入端接固定频率的参考时钟clk；N个k位控制信号c[k:1]记为c[n×k:1]，n=1,2,…,N，N为自然数，其中第一个k位控制信号c₁[k:1]控制第一延时单元，第二个k位控制信号c₂[k:1]控制第二延时单元，第n个k位控制信号c_n[k:1]控制第n延时单元，直至第N个k位控制信号c_N[k:1]控制第N延时单元；前N个延时单元分别在相应k位控制信号c_n[k:1]的控制下产生相应N个相同频率、不同相位的时钟a[1]～a[N]；第(N+1)个延时单元的控制信号为固定值（即该延时单元不可调），第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+1]以及固定频率的参考时钟clk分别输入到所述鉴相器不同的输入端口。

所述鉴相器在第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+1]以及固定频率的参考时钟clk的共同作用下，输出一个表征第N个延时单元的输出a[N]和固定频率的参考时钟clk之间相位关系的2位信号p[1:0]：当clk上升沿滞后于a[N]和a[N+1]上升沿时，p[1:0]=11；当clk上升沿滞后于a[N]上升沿但超前于a[N+1]上升沿时，p[1:0]=10；当clk上升沿超前于a[N]和a[N+1]上升沿时，p[1:0]=00。

所述计数器在p[1:0]和时钟信号clk的控制下，进行双向计数并输出计数结果cnt[m:1]（2^m≥N×(2^k-1)>2^m-1）；当p[1:0]=11时，计数器输出为上一周期输出值“加1”；当p[1:0]=00时，计数器输出为上一周期输出值“减1”；当p[1:0]=10时，计数器输出值不变。

所述查找表模块在计数器输出cnt[m:1]作用下，产生N个k位控制信号c[k:0]记为c_n[k]，n=1,2,…,N，N为自然数；当计数器输出cnt[m:1]为上一周期输出值“加1”时，控制信号c[N×k:1]控制延时链增加1个延时调整步进；当计数器输出cnt[m:1]为上一周期输出值“减1”时，控制信号c[N×k:1]控制延时链减少1个延时调整步进；当计数器输出cnt[m:1]为上一周期输出值“维持不变”时，控制信号c[N×k:1]控制延时链的延时输出亦维持不变；同时在N个延时单元中，r个延时单元延时小于理想值，N-r个延时单元延时大于理想值，将延时单元分为2×min[r,(N-r)]+1组，相邻组的延时单元的控制信号相差1。

本发明提供的多相位时钟产生电路，若各个延时单元延时一致，则外部参考时钟经过相等延时后输出，可得等相位延时的多个时钟输出。为了达到此目的，延时链需要满足两个条件：首先为延时链总延时等于参考时钟周期；其次为各个延时单元延时相差较小。这样参考时钟周期即被分为相等的时间间隔。为了达到第一个条件，本发明采用鉴相器（PD）判断延时链延时是否等于参考时钟周期，并根据PD的输出结果调节延时链各个延时单元的延时；为达到第二个条件，本发明根据PD的输出结果，逐个步进调节各个延时单元的延时，且保证各个延时单元的控制信号最大相差为1。在延时链校准过程结束后，延时链的延时时间为参考时钟周期，且相邻的延时单元控制信号最大相差为1。

如图2所示，本发明提供的多相位时钟产生电路中，所述延时链由(N+1)个延时可调的延时单元D₁、D₂、D₃…D_N、D_N+1构成。如图3所示，(N+1)个延时单元具有相同的结构；每个延时单元均延时可调，包括若干个由两个反相器串联的延时子单元和一个多路复选器，若干个延时子单元相互串联，每个延时子单元前后均有一条连接线与多路复选器相应的输入端相连；整个延时单元在固定频率的参考时钟clk和相应的控制信号c_n[k:1]控制下，能够选择输出相应的延迟输出信号a[n]。各延时单元的延时由查找表的输出信号c[N×k:1]控制。各延时单元的输出信号（a[1]～a[N]）即为等频率、均等相位差的时钟信号。其中D₁的输入为外部时钟信号clk，其输出和D₂的输入相连。D₁～D_N受到信号c_n[k]控制。第（N+1）个延时单元D_N+1位于D_N之后，目的是为D_N提供与其他延迟单元相同的负载电容，增强匹配性。与此同时，第（N+1）个延时单元D_N+1和第N个延时单元D_N的输出信号a[N]和a[N+1]被用作鉴相器的输入。

如图4所示，上述技术方案中，所述鉴相器由两个D触发器构成，其中第一D触发器DFF1的触发端输入第(N+1)个延时单元的输出信号a[N+1]，第二D触发器DFF2的触发端输入第N个延时单元的输出信号a[N]，固定频率的参考时钟clk分别输入到第一、二D触发器DFF1和DFF2的时钟端；第一、二D触发器DFF1和DFF2的输出端Q输出的信号共同构成鉴相器的输出2位信号p[1:0]。鉴相器通过判断第N个延时单元的输出a[N]、第(N+1)个延时单元的输出a[N+1]和固定频率的参考时钟clk三者之间的先后，输出对应的鉴相结果p[1:0]：当clk上升沿滞后于a[N]和a[N+1]上升沿时，p[1:0]=11；当clk上升沿滞后于a[N]上升沿但超前于a[N+1]上升沿时，p[1:0]=10；当clk上升沿超前于a[N]和a[N+1]上升沿时，p[1:0]=00。

图5是本发明提供的多相位时钟产生电路的多相位输出调节原理示意图。下面结合图5通过分析，对本发明进行原理说明。

由(1)(2)可以得出各级延时与理论值的差(这里取r>N/2)：

$T_l-\frac{T_{\mathrm{clk}}}{N}=\frac{(N-r)T_{\mathrm{step}}}{N}---\left(9\right)$

$T_s-\frac{T_{\mathrm{clk}}}{N}=-\frac{{\mathrm{rT}}_{\mathrm{step}}}{N}---\left(10\right)$

使延时为T_s的延时模块排在整个延时链的K₁、K₂、…K_s…K_N-r位，则第i级的积分非线性为：

${\mathrm{INL}}_i=\left\{\begin{array}{cc}i\frac{N-r}{N}{T}_{\mathrm{step}}& i<K_1\\ ......& \\ (i-s)\frac{N-r}{N}{T}_{\mathrm{step}}+s(-\frac{r}{N}{T}_{\mathrm{step}})& K_s\&le;i<K_{s+1}\\ ......& \\ [i-(N-r)]\frac{N-r}{N}{T}_{\mathrm{step}}+(N-r)(-\frac{r}{N}{T}_{\mathrm{step}})& K_{N-r}\&le;i\end{array}\right.---\left(11\right)$

由式(11)可知，延时为T_l的延时单元被延时为T_s的模块分成了N-r+1段。要整条链的最大INL最小，需要所有K_s前后的正负INL绝对值相等。传统方法的最大INL现在被分成了2(N-r)分，只有当各分绝对值相等时整条链的最大INL才最小。即：

$\begin{array}{cc}\left|{\mathrm{INL}}_{K_s-1}\right|=\left|{\mathrm{INL}}_{K_s}\right|=\frac{1}{2(N-r)}\&times;r\&times;\frac{(N-r)T_{\mathrm{step}}}{N}=\frac{r}{2N}{T}_{\mathrm{step}}& 1\&le;s\&le;n-r---\left(12\right)\end{array}$

所以第K_s级的积分非线性应该为：

$(K_s-s)\frac{N-r}{N}{T}_{\mathrm{step}}+s(-\frac{r}{N}{T}_{\mathrm{step}})=-\frac{r}{2N}{T}_{\mathrm{step}}---\left(13\right)$

得到

$\begin{array}{cc}{K}_s=\frac{2\mathrm{Ns}-r}{2(N-r)}=\frac{(2s-1)N+N-r}{2(N-r)}=\frac{(2s-1)N}{2(N-r)}+0.5& 1\&le;s\&le;N-r\end{array}---\left(14\right)$

由于Ks是整数，所以四舍五入得

其中

为上取整符号。

当r≤N/2时，此时是用延时为T_l的模块去分整条链，同理可得

于是得到如表1所示新的校准算法的对应方式，由前面的分析可知理论上，采用新的校准算法最大INL是传统方法的即：

${\mathrm{INL}}_{\max }=\frac{1}{2\&times;\min (r,N-r)}\&CenterDot;\frac{r(N-r)}{N}{T}_{\mathrm{step}}=\frac{\max (r,N-r)}{2N}{T}_{\mathrm{step}}<T_{\mathrm{step}}/2---\left(17\right)$

表1计数器的值与延时单元控制信号的对应

表1中各延时单元的控制信号由k位2进制数对应的十进制数表示。计数器的值用pN+r(0≤r<N)表示。其中

符号为上取整。例如，N=8，k=2，则此时由2^m-1<n(2^k-1)≤2^m得m=5，则计数器值的范围为0～31；当计数器的值为19时，19=2×8+3即p=2，r=3<8/2，所以特殊延时单元为

即

第2、4、7个延时单元的控制信号为p+1=3(对应2位二进制“11”)，其余延时单元的控制信号为p=2（对应2位二进制“10”），则对应的输出信号c[N×k:1]即c[8×2:1]的值为10_11_10_11_10_10_11_10。

图6是本发明提供的多相位时钟产生电路与现有多相位时钟产生电路的仿真结果对比。其中图6（a）是本发明提供的多相位时钟产生电路的仿真结果，图6（b）是现有的多相位时钟产生电路的仿真结果。从图6中可明显看出，本发明提供的多相位时钟产生电路各个延时单元的延时最大相差一个延时单元的延时，保证了低的微分非线性，同时按照这种对应方式也使多相位时钟输出信号a[1]、a[2]……a[N]间具有低的积分非线性。

Claims (3)

1.一种多相位时钟产生电路，包括一个延时链、一个鉴相器、一个计数器和一个查找表模块；

所述延时链由(N+1)个延时单元串联而成，其中第一延时单元的输入端作为整个延时链的输入端接固定频率的参考时钟clk；N个k位控制信号c[k:1]记为c[n×k:1]，n=1,2,…,N，N为自然数，其中第一个k位控制信号c₁[k:1]控制第一延时单元，第二个k位控制信号c₂[k:1]控制第二延时单元，第n个k位控制信号c_n[k:1]控制第n延时单元，直至第N个k位控制信号c_N[k:1]控制第N延时单元；前N个延时单元分别在相应k位控制信号c_n[k:1]的控制下产生相应N个相同频率、不同相位的时钟a[1]～a[N]；第(N+1)个延时单元的控制信号为固定值，第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+1]以及固定频率的参考时钟clk分别输入到所述鉴相器不同的输入端口；

所述鉴相器在第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+1]以及固定频率的参考时钟clk的共同作用下，输出一个表征第N个延时单元的输出a[N]和固定频率的参考时钟clk之间相位关系的2位信号p[1:0]：当clk上升沿滞后于a[N]和a[N+1]上升沿时，p[1:0]=11；当clk上升沿滞后于a[N]上升沿但超前于a[N+1]上升沿时，p[1:0]=10；当clk上升沿超前于a[N]和a[N+1]上升沿时，p[1:0]=00；

所述计数器在p[1:0]和时钟信号clk的控制下，进行双向计数并输出计数结果cnt[m:1]，其中2^m≥N×(2^k-1)>2^m-1；当p[1:0]=11时，计数器输出为上一周期输出值“加1”；当p[1:0]=00时，计数器输出为上一周期输出值“减1”；当p[1:0]=10时，计数器输出值不变；

所述查找表模块在计数器输出cnt[m:1]作用下，产生N个k位控制信号c[k:0]记为c_n[k]，n=1,2,…,N，N为自然数；当计数器输出cnt[m:1]为上一周期输出值“加1”时，控制信号c[N×k:1]控制延时链增加1个延时调整步进；当计数器输出cnt[m:1]为上一周期输出值“减1”时，控制信号c[N×k:1]控制延时链减少1个延时调整步进；当计数器输出cnt[m:1]为上一周期输出值“维持不变”时，控制信号c[N×k:1]控制延时链的延时输出亦维持不变；同时在N个延时单元中，r个延时单元延时小于理想值，N-r个延时单元延时大于理想值，将延时单元分为2×min[r,(N-r)]+1组，相邻组的延时单元的控制信号相差1。

2.根据权利要求1所述的多相位时钟产生电路，其特征在于，所述延时链的(N+1)个延时单元具有相同的结构；每个延时单元均延时可调，包括若干个由两个反相器串联的延时子单元和一个多路复选器，若干个延时子单元相互串联，每个延时子单元前后均有一条连接线与多路复选器相应的输入端相连；整个延时单元在相应的控制信号c_n[k:1]控制下，能够选择输出相应的延迟输出信号a[n]。

3.根据权利要求1所述的多相位时钟产生电路，其特征在于，所述鉴相器由两个D触发器构成，其中第一D触发器DFF1的触发端输入第(N+1)个延时单元的输出信号a[N+1]，第二D触发器DFF2的触发端输入第N个延时单元的输出信号a[N]，固定频率的参考时钟clk分别输入到第一、二D触发器DFF1和DFF2的时钟端；第一、二D触发器DFF1和DFF2的输出端Q输出的信号共同构成鉴相器的输出2位信号p[1:0]；所述鉴相器通过判断第N个延时单元的输出a[N]、第(N+1)个延时单元的输出a[N+1]和固定频率的参考时钟clk三者之间的先后，输出对应的鉴相结果p[1:0]：当clk上升沿滞后于a[N]和a[N+1]上升沿时，p[1:0]=11；当clk上升沿滞后于a[N]上升沿但超前于a[N+1]上升沿时，p[1:0]=10；当clk上升沿超前于a[N]和a[N+1]上升沿时，p[1:0]=00。

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