CN109150178A - 一种无电感实现小数正交分频的装置和方法 - Google Patents
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Abstract
本发明涉及一种无电感实现小数正交分频的装置和方法，包括N+0.5数字分频模块、占空比校正模块和相位微调模块，所述N+0.5数字分频模块的输入端接收VCO输出信号，所述N+0.5数字分频模块的输出端与所述占空比校正模块的输入端相连，所述占空比校正模块的输出端与所述相位微调模块的输入端相连。本发明公开的所述一种无电感实现小数正交分频的装置和方法具有低成本、低功耗优势及较高的可靠性的优点。
Description
技术领域
本发明涉及射频领域，具体涉及一种无电感实现小数正交分频的装置和方法。
背景技术
在射频收发机中，由于广泛地采用了集成电感，尤其是在单芯片集成收发机中，需要合理地考虑LO方案，从而避免串扰。其中PA对VCO的牵引效应尤为明显。为了避免PA发射信号的频率及其高次谐波对VCO的频率牵引，需要让VCO工作在本地时钟(LO)的小数倍频率上，如1.5、2.5倍频。而收发机要求LO提供正交两路时钟，传统的纯数字小数分频方式无法实现50％占空比及90°相位差的时钟输出，而若采用电感，则面积大、功耗高。因而，如何低功耗、低成本实现N+0.5分频并提供两路正交时钟是一个技术难点。
目前行业内含电感的LO方案较多，另外可以查阅到的无电感实现的技术方案有两种：一种是基于可校正的压控延迟线(VCDL)加数字逻辑实现1.5正交分频方案，如图1；另一种是三分频加精确相旋转电路系统再结合二倍频的方案，如图2。方案一利用了一个带校正的VCDL模块，产生八相等相位差时钟，然后再通过一系列的开关及触发器逻辑从而产生两相1.5分频正交时钟。而方案二则是先做了一个三分频模块产生六相时钟，然后再通过三个精确相旋转电路产生八相时钟，再倍频从而产生两相正交时钟。
然而，上述方案有诸多缺点：1、含有电感的方案成本高、芯片面积大；2、无电感基于VCDL的方案结构复杂，需要校正来产生等相位的八相时钟然后再进行处理，功耗无太大优势；3、无电感三分频加移相加二倍频方案，存在三个移相环路，可靠性不是很好，另外三个移相环路的失配叠加也会导致IQ失配及占空比偏差；4、上述无电感方案均只适合1.5分频，不适合其它小数分频。本发明中提出的方案很好地解决了上述问题，功耗、面积及可靠性具有一定的优势。
发明内容
本发明提供了一种无电感实现小数正交分频的装置和方法，可以克服上述现有技术中的不足，具有低成本、低功耗及较高的可靠性的优势。
本发明公开了一种无电感实现小数正交分频的装置，其特征在于，所述装置包括：
N+0.5数字分频模块，包括一组Dlatch链以及一组逻辑门电路；
占空比校正模块，包括RC延迟预校正模块和交叉耦合逻辑电路；
相位微调模块，包括相位检测模块和相移模块；
其中，所述N+0.5数字分频模块的输入端接收VCO输出信号，所述N+0.5数字分频模块的输出端与所述占空比校正模块的输入端相连，所述占空比校正模块的输出端与所述相位微调模块的输入端相连，其中N为大于等于1的整数。
优选的，所述一组Dlatch链包括：
1个或非门，2(N+1)个Dlatch，其中N为大于等于1的整数；
其中所述Dlatch首尾相接。
优选的，当进行1.5分频时，所述一组Dlatch链包括：
第一Dlatch，第二Dlatch，第三Dlatch，第四Dlatch，所述4个Dlatch首尾相接；
第一或非门，所述第一或非门的输出端与第一Dlatch的输入端相连，所述第一或非门的两个输入端分别与第三Dlatch的输入端和第四Dlatch的输出端相连。
优选的，所述装置还包括：
所述一组逻辑门电路包括2个逻辑门电路。
优选的，所述装置还包括：
所述逻辑门电路包括2个Dlatch，以及1个或非门；
其中，所述2个Dlatch的输出端与所述或非门的输入端相连。
优选的，所述装置还包括：
所述RC延迟预校正模块包括第一反相器、第二反相器、第三反相器、第四反向器、或非门、电阻以及一个与地相接的电容；
其中，第一反相器和第二反相器接收输入时钟信号，所述第一反相器的输出端与第三反相器的输入端相接，所述第二反相器的输出端通过所述电阻与第四反相器的输入端相接，所述第三反相器和所述第四反相器的输出端与所述或非门的输入端相接，在所述第四反相器的输入端设置所述与地相接的电容。
优选的，所述装置还包括：
所述交叉耦合逻辑电路包括交叉耦合单元和缓冲输出单元。
优选的，所述装置还包括：
所述交叉耦合单元包括五个反相器；
其中，第一反相器和第二反相器接收输入时钟信号，所述第一反相器的输出端与第三反相器的输入端相接，所述第二反相器的输出端与第四反相器的输入端相接，所述第三反相器的输出端与第五反相器的输入端相接，所述第四反相器与所述第五反相器首尾相接。
优选的，所述装置还包括：
所述占空比校正模块输出四相非正交时钟。
优选的，所述装置还包括：
所述相移模块包括两组游标差分延迟线，所述每两相时钟经过一组差分延迟线；
所述相移模块输出四相正交时钟，分别为0°、90°、180°和270°。
优选的，所述相位检测模块包括：
第一与非门，用于接收所述0°和270°的时钟信号；
第二与非门，用于接收所述90°和180°的时钟信号；
第三与非门，用于接收所述180°和270°的时钟信号；
第四与非门，用于接收所述0°、90°的时钟信号；
第五与非门，用于接收所述第一与非门和所述第二与非门的输出信号；
第六与非门，用于接收所述第三与非门和所述第四与非门的输出信号；
第一电流镜，用于接收所述第五与非门的输出信号；
第一电流漏，用于接收所述第六与非门的输出信号；
其中，从所述第一电流镜的输出端得到输出电压Vtrl。
相应的，本发明还提出了一种无电感实现小数正交分频的方法，采用上述装置实现，其特征在于，所述方法包括下述步骤：
步骤1：接收VCO的输出时钟，并对其进行数字N+0.5分频，输出两相非90度相位差的时钟；
步骤2：对时钟进行占空比校正，并将单端信号转换为差分信号从而得到四相非90度相位差的时钟；
步骤3：对信号进行相位微调，得到精准的正交时钟。
上述描述中的N可以取1、2……。
本发明提出了一种无电感实现小数正交分频的装置和方法，包括N+0.5数字分频模块、占空比校正模块和相位微调模块，所述N+0.5数字分频模块的输入端接收VCO输出信号，所述N+0.5数字分频模块的输出端与所述占空比校正模块的输入端相连，所述占空比校正模块的输出端与所述相位微调模块的输入端相连。本发明公开的所述一种无电感实现小数正交分频的装置和方法具有低成本、低功耗优势及较高的可靠性的优点。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1为现有技术中基于VCDL的1.5正交分频方案的电路结构图；
图2为现有技术中的1.5正交分频方案的电路结构图；
图3为本发明中的正交分频方法的信号走向图；
图4为本发明中的正交分频方法的流程图；
图5为本发明中实施例1.5数字分频模块的电路结构图；
图6为本发明中实施例1.5数字分频模块的工作时序图；
图7为本发明中占空比校正模块的电路结构图；
图8为本发明中用于对占空比进行粗校正的电路结构图；
图9为本发明中相位检测模块的电路结构图；
图10为本发明中相移模块的电路结构图。
具体实施方式
现结合附图，对本发明的较佳实施例作详细说明。
为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
为了更具体地阐述本发明的技术实现方法，下面结合图3及图4进行说明。在本方案中，VCO工作在LO的N+0.5倍频率上，其输出首先经过一个数字N+0.5分频模块，得到两相所需频率的时钟信号，但其相位差及占空比均不满足收发机的要求，以2.5分频为例，其相位差及占空比分别为72度和60％；接着占空比校正模块会对其占空比进行校正，并同时实现单端转差分的功能，输出四相时钟；最后通过一个相位微调模块进行相位微调，得到四相正交时钟，整体工作流程如图4所示。
为便于描述，下面数字N+0.5分频电路以1.5分频为例，如图5所示，其它分频比可作类似扩展。分频模块分为两个部分，第一部分通过一组Dlatch链对输入时钟进行移位计数，输出一串时钟，其频率为输入时钟的1/3，且每个相邻CLK刚好相差半个输入时钟周期；第二部分则为由输入时钟控制的逻辑门电路，其功能是将时钟串D0-D4进行处理从而得到所需的两相1.5分频时钟，其中clkin为输入时钟clk的延迟，利用四个Dlatch对D0、D1、D3及D4进行重定时，以消除Dlatch链不匹配所导致的输出时钟串D0-D4的相位偏差，整个时序图如图6所示，D0、D3经重定时后通过或非门合成Phase1，D1、D4经重定时后通过或非门合成Phase2。
当进行2.5分频时，需要在所述分频电路中增加额外的逻辑处理电路，对D0～D6信号进行预处理，得到四相信号，再输入给所述逻辑门电路，需要说明的是，当分频数值继续增加时，产业应用价值会相应降低。
占空比校正模块电路如图7所示。该模块的作用是将两相非90度相差、非等占空比时钟转化成等占空比的四相非90度相差时钟。所述的分频输出时钟首先会经过一个简单的预校正模块，用于占空比的粗校正，如图8所示。随后由反相器组成的交叉耦合逻辑会进一步调整时钟的上下边沿，得到精确50％占空比的时钟输出，并实现了单端转差分功能。
相位检测微调模块分为相位检测模块和移相模块两个部分，分别如图9和图10所示。其中相位检测模块的输入为移相模块的四相正交输出时钟，其理想相位分别为0°、90°、180°和270°，此时电流镜和电流漏的导通时间刚好相同，输出电压Vtrl的值保持恒定；当四相输入时钟的相位处于非理想状态时，上下两路与非门检测到的导通时间将存在差异，从而电流镜和电流漏会对输出电压Vtrl进行微调，从而实现了相位检测的功能，例如当90°和270°相位超前时，与非门检测输出脉冲Pulse2较Pulse1宽，电容通过电流漏放电，电压Vtrl下降，作用在移相模块上从而使得90°和270°两相时钟相位滞后，反之亦然。
移相模块则由两组游标差分延迟线构成，通过上述的相位检测模块的输出电压Vtrl进行调节其延迟时间，如图8。移相模块的四相输入为占空比校正模块输出的四相非90度相差的时钟，每两相时钟经过一组差分延迟线，保证了可靠性与最小移相精度。当相差大于90度时，Vtrl电压增加，移相模块延迟减小，反之亦然，从而实现了相位实时检测与调整的目的。此外可控移相支路还增加了一个非Vtrl电压控制的NMOS管，用于保证电路启动时的可靠性。
本发明提出了一种无电感实现小数正交分频的装置和方法，首先通过纯数字分频器将振荡器的高频输出时钟直接N+0.5分频，得到两相时钟信号，其相位差为360/(2*N+1)度；然后经过一个占空比校正模块，输出四相50％占空比时钟，最后移相模块进行相位微调从而得到所需的正交信号。本发明公开的所述一种无电感实现小数正交分频的装置和方法具有低成本、低功耗优势及较高的可靠性的优点。
与现有技术相比，本发明的优点有：
(1)、最多只处理四相时钟，也就意味着电路更简洁，功耗低，可靠性更好；
(2)、可满足更多的分频比设计，适用于N+0.5分频的所有LO方案；
(3)、无正交信号合成过程(如数字开关触发逻辑、倍频器等)，并将相位处理模块放置于最后一级，占空比及相位失配的贡献来源少，芯片一致性好。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能模块的形式实现。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明内。不应将权利要求中的任何附关联图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他单元或步骤，单数不排除复数。系统权利要求中陈述的多个模块或装置也可以由一个模块或装置通过软件或者硬件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。
最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。
Claims (10)
1.一种无电感实现小数正交分频的装置，其特征在于，所述装置包括：
N+0.5数字分频模块，包括一组Dlatch链以及一组逻辑门电路；
占空比校正模块，包括RC延迟预校正模块和交叉耦合逻辑电路；
相位微调模块，包括相位检测模块和相移模块；
其中，所述N+0.5数字分频模块的输入端接收VCO输出信号，所述N+0.5数字分频模块的输出端与所述占空比校正模块的输入端相连，所述占空比校正模块的输出端与所述相位微调模块的输入端相连，其中N为大于等于1的整数。
2.如权利要求1中所述的装置，其特征在于，所述一组Dlatch链包括：
2(N+1)个Dlatch，其中N为大于等于1的整数；
其中所述Dlatch首尾相接。
3.如权利要求1-2中所述的装置，其特征在于，当进行1.5分频时，所述一组Dlatch链包括：
第一Dlatch，第二Dlatch，第三Dlatch，第四Dlatch，所述4个Dlatch首尾相接；
第一或非门，所述第一或非门的输出端与第一Dlatch的输入端相连，所述第一或非门的两个输入端分别与第三Dlatch的输入端和第四Dlatch的输出端相连。
4.如权利要求1中所述的装置，其特征在于，还包括：
所述一组逻辑门电路包括2个逻辑门电路；
所述逻辑门电路包括2个Dlatch，以及1个或非门；
其中，所述2个Dlatch的输出端与所述或非门的输入端相连。
5.如权利要求1中所述的装置，其特征在于，还包括：
所述RC延迟预校正模块包括第一反相器、第二反相器、第三反相器、第四反向器、或非门、电阻以及一个与地相接的电容；
其中，第一反相器和第二反相器接收输入时钟信号，所述第一反相器的输出端与第三反相器的输入端相接，所述第二反相器的输出端通过所述电阻与第四反相器的输入端相接，所述第三反相器和所述第四反相器的输出端与所述或非门的输入端相接，在所述第四反相器的输入端设置所述与地相接的电容。
6.如权利要求1或5中所述的装置，其特征在于，还包括：
所述交叉耦合逻辑电路包括交叉耦合单元和缓冲输出单元；
所述交叉耦合单元包括五个反相器；
其中，第一反相器和第二反相器接收输入时钟信号，所述第一反相器的输出端与第三反相器的输入端相接，所述第二反相器的输出端与第四反相器的输入端相接，所述第三反相器的输出端与第五反相器的输入端相接，所述第四反相器与所述第五反相器首尾相接。
7.如权利要求1中所述的装置，其特征在于，还包括：
所述占空比校正模块输出四相非正交时钟。
8.如权利要求1中所述的装置，其特征在于，还包括：
所述相移模块包括两组游标差分延迟线，所述每两相时钟经过一组差分延迟线；
所述相移模块输出四相正交时钟，分别为0°、90°、180°和270°。
9.如权利要求1中所述的装置，其特征在于，所述相位检测模块包括：
第一与非门，用于接收所述0°和270°的时钟信号；
第二与非门，用于接收所述90°和180°的时钟信号；
第三与非门，用于接收所述180°和270°的时钟信号；
第四与非门，用于接收所述0°、90°的时钟信号；
第五与非门，用于接收所述第一与非门和所述第二与非门的输出信号；
第六与非门，用于接收所述第三与非门和所述第四与非门的输出信号；
第一电流镜，用于接收所述第五与非门的输出信号；
第一电流漏，用于接收所述第六与非门的输出信号；
其中，从所述第一电流镜的输出端得到输出电压Vtrl。
10.一种无电感实现小数正交分频的方法，采用上述权利要求1-9任一项中的装置实现，其特征在于，所述方法包括下述步骤：
步骤1：接收VCO的输出时钟，并对其进行数字N+0.5分频，输出两相非90度相位差的时钟；
步骤2：对时钟进行占空比校正，并将单端信号转换为差分信号从而得到四相非90度相位差的时钟；
步骤3：对信号进行相位微调，得到精准的正交时钟。
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|---|---|
| CN (1) | CN109150178B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112367089A (zh) * | 2020-10-27 | 2021-02-12 | 上海磐启微电子有限公司 | 一种射频发射装置 |
| CN115765722A (zh) * | 2022-12-26 | 2023-03-07 | 深圳市华普微电子股份有限公司 | 一种正交六分频电路 |
| CN116405025A (zh) * | 2023-03-30 | 2023-07-07 | 上海物骐微电子有限公司 | 本振信号产生电路、产生方法及无线通信系统 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030042948A1 (en) * | 2000-04-14 | 2003-03-06 | Sanyo Electric Co., Ltd | PLL circuit |
| US6882229B1 (en) * | 2003-07-23 | 2005-04-19 | Pericom Semiconductor Corp. | Divide-by-X.5 circuit with frequency doubler and differential oscillator |
| CN101057404A (zh) * | 2004-11-15 | 2007-10-17 | 皇家飞利浦电子股份有限公司 | 奇数分频 |
| US20090304044A1 (en) * | 2005-01-17 | 2009-12-10 | Koninklijke Philips Electronics, N.V. | Frequency-hopping arrangement |
-
2018
- 2018-07-20 CN CN201810803869.8A patent/CN109150178B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030042948A1 (en) * | 2000-04-14 | 2003-03-06 | Sanyo Electric Co., Ltd | PLL circuit |
| US6882229B1 (en) * | 2003-07-23 | 2005-04-19 | Pericom Semiconductor Corp. | Divide-by-X.5 circuit with frequency doubler and differential oscillator |
| CN101057404A (zh) * | 2004-11-15 | 2007-10-17 | 皇家飞利浦电子股份有限公司 | 奇数分频 |
| US20090304044A1 (en) * | 2005-01-17 | 2009-12-10 | Koninklijke Philips Electronics, N.V. | Frequency-hopping arrangement |
Non-Patent Citations (2)
| Title |
|---|
| YU-LUNG LO: "A GHz full-division-range programmable divider with output duty-cycle improved", 《2013 IEEE 16TH INTERNATIONAL SYMPOSIUM ON DESIGN AND DIAGNOSTICS OF ELECTRONIC CIRCUITS & SYSTEMS (DDECS)》 * |
| 杨金波: "正交脉冲分频系统设计", 《测控技术》 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112367089A (zh) * | 2020-10-27 | 2021-02-12 | 上海磐启微电子有限公司 | 一种射频发射装置 |
| CN115765722A (zh) * | 2022-12-26 | 2023-03-07 | 深圳市华普微电子股份有限公司 | 一种正交六分频电路 |
| CN116405025A (zh) * | 2023-03-30 | 2023-07-07 | 上海物骐微电子有限公司 | 本振信号产生电路、产生方法及无线通信系统 |
| CN116405025B (zh) * | 2023-03-30 | 2024-03-29 | 上海物骐微电子有限公司 | 本振信号产生电路、产生方法及无线通信系统 |
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