CN105099446B - 锁相环系统 - Google Patents

Abstract

本发明提供一种锁相环系统，其中，所述锁相环系统至少包括：延迟单元，用于延迟参考时钟信号和反馈时钟信号；锁相环部件，连接于所述延迟单元，用于基于延迟后的参考时钟信号和反馈时钟信号，输出锁定在所述参考时钟信号的频率和相位上的第一信号。本发明通过将延迟单元叠加到锁相环部件中，通过延迟参考时钟信号和反馈时钟信号，反向数字补偿参考时钟信号和反馈时钟信号之间的相位差，以消除参考时钟信号和反馈时钟信号的偏斜，不会影响锁相环部件本身的性能；通过调节所述参考时钟信号和所述反馈时钟信号的延迟精度，以实现对原锁相环锁定下的相位差的精细调节，使得在保证锁相环部件性能的前提下，可以实现10ps～20ps量级的相位锁定。

Description

锁相环系统

技术领域

本发明涉及一种锁相环，特别是涉及一种带数字补偿功能的能够消除时钟偏斜的锁相环系统。

背景技术

在SoC系统(System on Chip，片上系统)中的时钟，通常需要产生一系列与时钟源无偏斜的时钟用于后面的系统，然而在时钟的传递过程中不可避免的会产生偏斜(skew)，这时SoC系统通常要求这个偏斜限制在一个较小的指标内，以保证后面的系统中的采样模块有足够的设计裕量。随着系统时钟频率的逐渐提高，对这个偏斜的指标的要求越来越高。

传统的抗偏斜锁相环(deskew PLL，deskew Phase Locking Loop)，就像时钟发生器锁相环，可以产生一个输出时钟锁相参考时钟。然而，与时钟发生器锁相环不同，抗偏斜锁相环的反馈时钟来自一路时钟芯片的配电网络(在时钟发生器锁相环中，反馈时钟由内部锁相环中提供)。抗偏斜锁相环通常用于产生支持芯片外的IO接口的时钟。

传统的抗偏斜锁相环的设计理念通常采用经典的CPPLL(Charge Pump PhaseLocking Loop，电荷泵锁相环)架构，利用PFD(Phase Frequency Detector，鉴频鉴相器)+CP(Charge Pump，电荷泵)理论上无穷大的增益效果消除输出的时钟与输入的时钟源之间的偏斜。但是实际的电路实现中，由于PFD+CP在时域上是非连续的，加上电路本身的非线性，会造成实际情况下只能达到有限的增益，甚至会出现死区(dead zone)等严重问题，最终造成的结果使得抗偏斜锁相环的偏斜指标恶化；如果通过减小电荷泵电流减小偏斜，又会造成电荷泵的噪声贡献恶化，使得设计上面临两难的情况。

美国专利(US6466078B1)提出针对电荷泵的优化设计，用来减小静态相位差，如图1所示。根据前面提到的传统设计方法，通过减小电荷泵的电流来少量的降低电荷注入、电流失配等等效应带来的影响，但PLL中的电荷泵电流由于有电荷泵/滤波器自身的噪声传递特性以及整个PLL环路的稳定性和带宽设计所约束，难以用来单方面针对相位差进行优化。该专利所提出的设计理念主要针对电荷泵部分进行一些优化设计，利用一些模拟电路上的技巧降低动态开启/关闭过程中的充电/放电电流的失配，但整个电路对电路和版图的匹配性仍然要求较高，并且优化结果随工艺的偏差会有较大差别。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种锁相环系统，用于解决现有技术中传统的抗偏斜锁相环只能带来有限的增益，而该有限的增益消除的时钟偏斜无法达到指标的要求，从而造成抗偏斜锁相环的偏斜指标恶化的问题，或者传统的抗偏斜锁相环通过减小电荷泵的电流以减小时钟偏斜，又会造成电荷泵的噪声贡献恶化的问题。

为实现上述目的及其他相关目的，本发明提供一种锁相环系统，其中，所述锁相环系统至少包括：

延迟单元，用于延迟参考时钟信号和反馈时钟信号；

锁相环部件，连接于所述延迟单元，用于基于延迟后的参考时钟信号和反馈时钟信号，输出锁定在所述参考时钟信号的频率和相位上的第一信号。

优选地，所述延迟单元包括：

第一可配置逻辑门模块，用于接收并延迟所述参考时钟信号；

第二可配置逻辑门模块，用于接收并延迟所述反馈时钟信号。

优选地，所述第一可配置逻辑门模块和所述第二可配置逻辑门模块均采用可微调延迟的逻辑电路或者带控制信号的逻辑电路。

优选地，所述可微调延迟的逻辑电路至少包括：

延迟电路，用于延迟所述参考时钟信号或者所述反馈时钟信号；

逻辑控制信号端，连接于所述延迟电路，用于控制所述延迟电路的开关；

其中，所述延迟电路包括多组并联连接的延迟电路支路，所述延迟电路支路用于调节所述参考时钟信号或者所述反馈时钟信号的延迟精度，所述逻辑控制信号端根据所述参考时钟信号或者所述反馈时钟信号需要延迟的精度控制各组延迟电路支路的开关。

优选地，所述延迟电路支路至少包括：第一P型晶体管，第二P型晶体管，第一N型晶体管和第二N型晶体管；所述第一P型晶体管的源极接入电源电压，所述第一P型晶体管的漏极连接所述第二P型晶体管的源极，所述第二P型晶体管的漏极连接所述第一N型晶体管的漏极形成信号输出端，所述信号输出端适于输出延迟后的参考时钟信号或者反馈时钟信号，所述第一N型晶体管的源极连接所述第二N型晶体管的漏极，所述第二N型晶体管的源极接地，所述第二P型晶体管的栅极连接所述第一N型晶体管的栅极形成信号输入端，所述信号输入端适于接收所述参考时钟信号或者所述反馈时钟信号，所述第一P型晶体管和所述第二N型晶体管的栅极连接所述逻辑控制信号端。

优选地，所述带控制信号的逻辑电路包括：可变延迟逻辑门电路，用于延迟所述参考时钟信号或者所述反馈时钟信号，并通过对控制信号编程以调整所述参考时钟信号或者所述反馈时钟信号的延迟精度。

优选地，所述延迟单元适于延迟参考时钟信号和反馈时钟信号，并调节所述参考时钟信号和所述反馈时钟信号的延迟精度，以反向数字补偿所述参考时钟信号和所述反馈时钟信号之间的相位差，所述锁相环部件适于根据延迟后的参考时钟信号和反馈时钟信号之间的相位差，以消除所述参考时钟信号和所述反馈时钟信号的偏斜。

优选地，所述锁相环系统还包括：

第一分频器，连接于所述第一可配置逻辑门模块，用于将时钟源的输入时钟信号进行分频，产生输入所述第一可配置逻辑门模块的参考时钟信号；

第二分频器，连接于所述锁相环部件和所述第二可配置逻辑门模块，用于将所述锁相环部件输出的第一信号进行分频，产生输入所述第二可配置逻辑门模块的反馈时钟信号。

优选地，所述锁相环部件至少包括：

鉴频鉴相器，连接于所述延迟单元，用于鉴别延迟后的参考时钟信号和反馈时钟信号之间的频率差和相位差，并产生脉冲控制信号；

低通滤波器，连接于所述鉴频鉴相器，用于滤除所述鉴频鉴相器输出的脉冲控制信号中的高频分量，并输出控制电压；

压控振荡器，连接于所述低通滤波器，用于根据所述低通滤波器输出的控制电压产生振荡电压以改变输出信号的频率和相位，并输出锁定在参考时钟信号的频率和相位上的第一信号。

优选地，所述锁相环部件至少包括：

鉴频鉴相器，连接于所述延迟单元，用于鉴别延迟后的参考时钟信号和反馈时钟信号之间的频率差和相位差，并产生脉冲控制信号；

电荷泵，连接于所述鉴频鉴相器，用于根据所述鉴频鉴相器输出的脉冲控制信号产生充电电流和放电电流；

低通滤波器，连接于所述电荷泵，用于滤除所述鉴频鉴相器输出的脉冲控制信号中的高频分量，并输出控制电压，在所述电荷泵输出充电电流时，所述低通滤波器升高控制电压；在所述电荷泵输出放电电流时，所述低通滤波器降低控制电压；

压控振荡器，连接于所述低通滤波器，用于根据所述低通滤波器输出的控制电压产生振荡电压以改变输出信号的频率和相位，并输出锁定在参考时钟信号的频率和相位上的第一信号。

如上所述，本发明的锁相环系统，具有以下有益效果：

1、本发明通过将延迟单元叠加到锁相环部件中，通过延迟参考时钟信号和反馈时钟信号，反向数字补偿参考时钟信号和反馈时钟信号之间的相位差，以消除参考时钟信号和反馈时钟信号的偏斜，不会影响锁相环部件本身的性能，可以在保证锁相环部件性能的前提下完成所需要的偏斜指标，解决了现有技术中锁相环要在偏斜指标和本身性能之间权衡的困境。

2、本发明的延迟单元采用可产生高分辨率的延迟步长的可配置逻辑门模块，通过调节所述参考时钟信号和所述反馈时钟信号的延迟精度，以实现对原锁相环锁定下的相位差的精细调节，使得在保证锁相环部件性能的前提下，可以实现10ps～20ps量级的相位锁定。

附图说明

图1显示为现有技术中的电路图。

图2显示为本发明实施例的锁相环系统框图。

图3显示为本发明实施例的锁相环系统示意图。

图4显示为本发明另一个实施例的锁相环系统示意图。

图5显示为本发明实施例中可微调延迟的逻辑电路的模块示意图。

图6显示为本发明实施例中可微调延迟的逻辑电路的示例性电路图。

元件标号说明

1 延迟单元

2 锁相环部件

11 第一可配置逻辑门模块

12 第二可配置逻辑门模块

21 鉴频鉴相器

22 电荷泵

23 低通滤波器

24 压控振荡器

31 第一分频器

32 第二分频器

21’ 鉴频鉴相器

23’ 低通滤波器

24’ 压控振荡器

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2，本发明实施例的锁相环系统至少包括：延迟单元1，用于延迟参考时钟信号和反馈时钟信号；锁相环部件2，连接于延迟单元1，用于基于延迟后的参考时钟信号和反馈时钟信号，输出锁定在参考时钟信号的频率和相位上的第一信号。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请继续参阅图3，延迟单元1包括：第一可配置逻辑门模块11，用于接收并延迟参考时钟信号；第二可配置逻辑门模块12，用于接收并延迟反馈时钟信号。而锁相环部件2至少包括：鉴频鉴相器21，连接于延迟单元1，即连接于第一可配置逻辑门模块11和第二可配置逻辑门模块12，用于鉴别延迟后的参考时钟信号和反馈时钟信号之间的频率差和相位差，并产生脉冲控制信号；电荷泵22，连接于鉴频鉴相器21，用于根据鉴频鉴相器21输出的脉冲控制信号产生充电电流和放电电流，给低通滤波器的电容充放电；低通滤波器23，通常采用环路滤波器，连接于电荷泵22，用于滤除鉴频鉴相器21输出的脉冲控制信号中的高频分量(包括噪声和干扰成分)，起到滤波平滑作用，以保证环路稳定以及改善环路跟踪性能和噪声特性，并输出控制电压，在电荷泵22输出充电电流时，低通滤波器23升高控制电压；在电荷泵22输出放电电流时，低通滤波器23降低控制电压；压控振荡器24，连接于低通滤波器23，用于根据低通滤波器23输出的控制电压产生振荡电压以改变输出信号的频率和相位，整个系统形成了一个反馈系统，并输出锁定在参考时钟信号的频率和相位上的第一信号，在振荡电压升高时加快第一信号的振荡频率，在振荡电压降低时减慢第一信号的振荡频率；此外，该锁相环部件中还可以采用一个用于连接压控振荡器的用于其输出的振荡电压的驱动增加的缓冲极。

本实施例中的锁相环部件是数字锁相环，此外，锁相环部件在另一实施例中还可采用模拟锁相环，如图4所示，即锁相环部件至少包括：鉴频鉴相器21’，连接于延迟单元1，即连接于第一可配置逻辑门模块11和第二可配置逻辑门模块12，用于鉴别延迟后的参考时钟信号和反馈时钟信号之间的频率差和相位差，并产生上升或下降的脉冲控制信号；低通滤波器23’，连接于鉴频鉴相器21’，用于滤除鉴频鉴相器21’输出的脉冲控制信号中的高频分量(包括噪声和干扰成分)，并输出控制电压；压控振荡器24’，连接于低通滤波器23’，用于根据低通滤波器23’输出的控制电压产生振荡电压以改变输出信号的频率和相位，并输出锁定在参考时钟信号的频率和相位上的第一信号。

请参阅图3和图4，锁相环系统还包括：第一分频器31，连接于第一可配置逻辑门模块11，用于将时钟源的输入时钟信号进行分频，产生输入第一可配置逻辑门模块11的参考时钟信号，其中，时钟源的输入时钟信号通过XIN信号端输入第一分频器31，第一分频器31分频后产生的参考时钟信号从RCK支路端输入到第一可配置逻辑门模块11，此外，本领域技术人员可以理解，时钟源通常采用时钟发生器或者其他本领域技术人员通常采用的装置产生输入时钟信号；第二分频器32，连接于锁相环部件1(即第二分频器32连接其中的压控振荡器24、24’)和第二可配置逻辑门模块12，用于将锁相环部件1输出的第一信号进行分频，产生输入第二可配置逻辑门模块12的反馈时钟信号，其中，锁相环部件1输出的第一信号通过FDBK反馈端输入第二分频器32，第二分频器32分频后产生的反馈时钟信号从FCK支路端输入到第二可配置逻辑门模块12。

在本实施例中，延迟单元1适于延迟参考时钟信号和反馈时钟信号，以反向数字补偿参考时钟信号和反馈时钟信号之间的相位差，锁相环部件2适于根据延迟后的参考时钟信号和反馈时钟信号之间的相位差，以消除参考时钟信号和反馈时钟信号的偏斜，且不会影响锁相环部件本身的性能，可以在保证锁相环部件性能的前提下完成所需要的偏斜指标。在此基础上，延迟单元1适于通过调节参考时钟信号和反馈时钟信号的延迟精度，以产生高分辨率的延迟步长，可以实现参考时钟信号和反馈时钟信号的最高延迟精度(即最小可调节延迟的步长)锁定在10ps～20ps量级。

具体地说，延迟单元1包括第一可配置逻辑门模块11和第二可配置逻辑门模块12，其中，第一可配置逻辑门模块11和第二可配置逻辑门模块12均采用可微调延迟的逻辑电路。该可微调延迟的逻辑电路采用内插的设计，如图5所示，该可微调延迟的逻辑电路至少包括：延迟电路，用于延迟参考时钟信号或者反馈时钟信号；逻辑控制信号端，连接于延迟电路，用于控制延迟电路的开关；其中，延迟电路包括多组并联连接的延迟电路支路，延迟电路支路用于调节参考时钟信号或者反馈时钟信号的延迟精度，延迟电路支路开启的越多，延迟精度越精细，逻辑控制信号端根据参考时钟信号或者反馈时钟信号需要延迟的精度控制各组延迟电路支路的开关。

请参阅本实施例可微调延迟的逻辑电路的较佳的示例性电路图图6，该图中示例性的显示了三组并联的延迟电路支路的电路图，其中，每组延迟电路支路的组成元件均相同，以第一组延迟电路支路为例，其至少包括：第一P型晶体管MP11，第二P型晶体管MP12，第一N型晶体管MN11和第二N型晶体管MN12；第一P型晶体管MP11的源极接入电源电压VDD，第一P型晶体管MP11的漏极连接第二P型晶体管MP12的源极，第二P型晶体管MP12的漏极连接第一N型晶体管MN11的漏极以形成适于输出延迟后的参考时钟信号或者反馈时钟信号的信号输出端OUTPUT，第一N型晶体管MN11的源极连接第二N型晶体管MN12的漏极，第二N型晶体管MN12的源极接地GND，第二P型晶体管MP12的栅极连接第一N型晶体管MN11的栅极以形成适于接收参考时钟信号或者反馈时钟信号的信号输入端INPUT，第一P型晶体管MP11和第二N型晶体管MN12的栅极分别连接逻辑控制信号端cb0、c0。同样的，第二组延迟电路支路至少包括第一P型晶体管MP21，第二P型晶体管MP22，第一N型晶体管MN21和第二N型晶体管MN22，它们经依次串联连接组成第二组延迟电路支路；第三组延迟电路支路至少包括第一P型晶体管MP31，第二P型晶体管MP32，第一N型晶体管MN31和第二N型晶体管MN32，它们经依次串联连接组成第三组延迟电路支路。而与这三组并联的延迟电路支路相连的逻辑控制信号端分别为cb<2:0>(即cb0、cb1和cb2)和c<2:0>(即c0、c1和c2)。

请继续参阅图6，在第一可配置逻辑门模块11中，采用上述三组并联的延迟电路支路的可微调延迟的逻辑电路，其信号输入端INPUT中输入参考时钟信号，并设置逻辑控制信号端c<2:0>，假设c0＝0，c1＝0，c2＝1，控制第一组延迟电路支路打开，参考时钟信号的延迟τ001等效为R1*C，R1就是第一组延迟电路支路中的第一P型晶体管MP11和第二P型晶体管MP12的等效阻抗；假设c0＝0，c1＝1，c2＝0，控制第一组延迟电路支路和第二组延迟电路支路打开，参考时钟信号的延迟τ010等效为R2*C，R2就是第一组延迟电路支路中的第一P型晶体管MP11、第二P型晶体管MP12和第二组延迟电路支路中的第一P型晶体管MP21、第二P型晶体管MP22并联后的等效阻抗。假设第一组延迟电路支路和第二组延迟电路支路中的所有P型晶体管和所有N型晶体管是一样的，那么R2＝(1/2)R1，所以参考时钟信号进入该可微调延迟的逻辑电路后的延迟△τ＝τ001-τ010＝(1/2)τ001。同理，通过设置逻辑控制信号端，适当的调节第一组延迟电路支路和第二组延迟电路支路的延迟的比例关系，可以将△τ不断的缩小，以实现更高的精度(延迟△τ的值越小，延迟精度越高)。因此，逻辑控制信号端cb<2:0>和c<2:0>根据参考时钟信号或者反馈时钟信号需要延迟的精度控制各组延迟电路支路的开关，从而调节参考时钟信号或者反馈时钟信号的延迟精度。

本实施例是在锁相环部件完成锁定之后，通过对RCK支路端和FCK支路端输入的第一可配置逻辑门模块11和第二可配置逻辑门模块12进行配置，通过逻辑控制信号端可以在延迟前的相位锁定关系上额外插入参考时钟信号延迟△τ(RCK)和反馈时钟信号延迟△τ(FCK)。这种额外插入的延迟由逻辑控制信号端配置，能以10ps的步长作为调节精度，对原先的相位差往相反的方向进行数字补偿，得到延迟后的参考时钟信号和反馈时钟信号之间的相位差△φ，△φ＝△φ0-△τ(FCK)+△τ(RCK)，其中，△φ0是延迟前的参考时钟信号和反馈时钟信号之间的相位差，那么通过此方法改进后的相位差，其最终的精度由逻辑控制信号端控制各组延迟电路支路的开关进行可调延迟的最大步长的调节，而通过适当的配置逻辑控制信号端，可以很容易的将△φ优化至10ps～20ps的偏斜指标范围，同时完全不影响锁相环部件本身的环路设计。

此外，在其他的实施例中，第一可配置逻辑门模块11和第二可配置逻辑门模块12也可以均采用带控制信号的逻辑电路，该带控制信号的逻辑电路包括：可变延迟逻辑门电路，用于延迟参考时钟信号或者反馈时钟信号，并通过对控制信号编程以调整参考时钟信号或者反馈时钟信号的延迟精度。本领域技术人员可以理解，可变延迟逻辑门电路可以采用各种基本逻辑门的组合，如与门、或门、非门和与非门等的组合，或者其他本领域技术人员通常采用的能够产生延迟效果的逻辑门电路。该带控制信号的逻辑电路通过对控制信号进行编程，使进入逻辑电路的时钟信号选择通过不同长短的路径，以到达不同的延迟的效果。采用该带控制信号的逻辑电路来延迟信号，方法简单直接，但其最高精度(即最小可调节延迟的步长)被基本逻辑门本身的延迟限制，只能适应偏斜指标要求不太高的场合。

综上，本发明通过将延迟单元叠加到锁相环部件中，通过延迟参考时钟信号和反馈时钟信号，反向数字补偿参考时钟信号和反馈时钟信号之间的相位差，以消除参考时钟信号和反馈时钟信号的偏斜，不会影响锁相环部件本身的性能，可以在保证锁相环部件性能的前提下完成所需要的偏斜指标，解决了现有技术中锁相环要在偏斜指标和本身性能之间权衡的困境。同时，本发明的延迟单元采用可产生高分辨率的延迟步长的可配置逻辑门模块，通过调节参考时钟信号和反馈时钟信号的延迟精度，以实现对原锁相环锁定下的相位差的精细调节，使得在保证锁相环部件性能的前提下，可以实现10ps～20ps量级的相位锁定。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种锁相环系统，其特征在于，所述锁相环系统至少包括：

延迟单元，用于延迟参考时钟信号和反馈时钟信号，并调节所述参考时钟信号和所述反馈时钟信号的延迟精度，以补偿所述参考时钟信号和所述反馈时钟信号之间的相位差；

锁相环部件，连接于所述延迟单元，用于基于延迟后的参考时钟信号和反馈时钟信号之间的相位差，输出锁定在所述参考时钟信号的频率和相位上的第一信号，以消除所述参考时钟信号和所述反馈时钟信号的偏斜。

2.根据权利要求1所述的锁相环系统，其特征在于，所述延迟单元包括：

第一可配置逻辑门模块，用于接收并延迟所述参考时钟信号；

第二可配置逻辑门模块，用于接收并延迟所述反馈时钟信号。

3.根据权利要求2所述的锁相环系统，其特征在于，所述第一可配置逻辑门模块和所述第二可配置逻辑门模块均采用可微调延迟的逻辑电路或者带控制信号的逻辑电路。

4.根据权利要求3所述的锁相环系统，其特征在于，所述可微调延迟的逻辑电路至少包括：

延迟电路，用于延迟所述参考时钟信号或者所述反馈时钟信号；

逻辑控制信号端，连接于所述延迟电路，用于控制所述延迟电路的开关；

其中，所述延迟电路包括多组并联连接的延迟电路支路，所述延迟电路支路用于调节所述参考时钟信号或者所述反馈时钟信号的延迟精度，所述逻辑控制信号端根据所述参考时钟信号或者所述反馈时钟信号需要延迟的精度控制各组延迟电路支路的开关。

5.根据权利要求4所述的锁相环系统，其特征在于，所述延迟电路支路至少包括：第一P型晶体管，第二P型晶体管，第一N型晶体管和第二N型晶体管；所述第一P型晶体管的源极接入电源电压，所述第一P型晶体管的漏极连接所述第二P型晶体管的源极，所述第二P型晶体管的漏极连接所述第一N型晶体管的漏极形成信号输出端，所述信号输出端适于输出延迟后的参考时钟信号或者反馈时钟信号，所述第一N型晶体管的源极连接所述第二N型晶体管的漏极，所述第二N型晶体管的源极接地，所述第二P型晶体管的栅极连接所述第一N型晶体管的栅极形成信号输入端，所述信号输入端适于接收所述参考时钟信号或者所述反馈时钟信号，所述第一P型晶体管和所述第二N型晶体管的栅极连接所述逻辑控制信号端。

6.根据权利要求3所述的锁相环系统，其特征在于，所述带控制信号的逻辑电路包括：可变延迟逻辑门电路，用于延迟所述参考时钟信号或者所述反馈时钟信号，并通过对控制信号编程以调整所述参考时钟信号或者所述反馈时钟信号的延迟精度。

7.根据权利要求2所述的锁相环系统，其特征在于，所述锁相环系统还包括：

第一分频器，连接于所述第一可配置逻辑门模块，用于将时钟源的输入时钟信号进行分频，产生输入所述第一可配置逻辑门模块的参考时钟信号；

第二分频器，连接于所述锁相环部件和所述第二可配置逻辑门模块，用于将所述锁相环部件输出的第一信号进行分频，产生输入所述第二可配置逻辑门模块的反馈时钟信号。

8.根据权利要求1-7中任一项所述的锁相环系统，其特征在于，所述锁相环部件至少包括：

鉴频鉴相器，连接于所述延迟单元，用于鉴别延迟后的参考时钟信号和反馈时钟信号之间的频率差和相位差，并产生脉冲控制信号；

低通滤波器，连接于所述鉴频鉴相器，用于滤除所述鉴频鉴相器输出的脉冲控制信号中的高频分量，并输出控制电压；

压控振荡器，连接于所述低通滤波器，用于根据所述低通滤波器输出的控制电压产生振荡电压以改变输出信号的频率和相位，并输出锁定在参考时钟信号的频率和相位上的第一信号。

9.根据权利要求1-7中任一项所述的锁相环系统，其特征在于，所述锁相环部件至少包括：

鉴频鉴相器，连接于所述延迟单元，用于鉴别延迟后的参考时钟信号和反馈时钟信号之间的频率差和相位差，并产生脉冲控制信号；

电荷泵，连接于所述鉴频鉴相器，用于根据所述鉴频鉴相器输出的脉冲控制信号产生充电电流和放电电流；

低通滤波器，连接于所述电荷泵，用于滤除所述鉴频鉴相器输出的脉冲控制信号中的高频分量，并输出控制电压，在所述电荷泵输出充电电流时，所述低通滤波器升高控制电压；在所述电荷泵输出放电电流时，所述低通滤波器降低控制电压；

压控振荡器，连接于所述低通滤波器，用于根据所述低通滤波器输出的控制电压产生振荡电压以改变输出信号的频率和相位，并输出锁定在参考时钟信号的频率和相位上的第一信号。