CN116722867B - 时钟调整电路和使用该时钟调整电路的高速光电收发芯片 - Google Patents

Abstract

本公开的实施例提供了一种时钟调整电路和使用该时钟调整电路的高速光电收发芯片，其中时钟调整电路包括振荡器模块，其接收控制信号并且根据控制信号产生时钟振荡信号；相位检测模块，检测时钟振荡信号或者经分频的时钟振荡信号与参考时钟信号之间的相位差，生成时钟误差信号；第一单元，包括大数判决模块、积分电路和delta‑sigma电路，第一单元根据时钟误差信号输出第一调节信号；第二单元，包括自适应算法模块和第一滤波器模块，第二单元根据时钟误差信号输出第二调节信号。本公开的实施例中的时钟调整电路适用于高速业务场景，其中积分环路提高系统的调节精度，保证系统稳定跟踪目标频率，比例环路加快系统响应速度，降低系统调节时间。

Description

时钟调整电路和使用该时钟调整电路的高速光电收发芯片

技术领域

本公开涉及时钟电路，具体而言，涉及一种时钟调整电路和使用该时钟调整电路的高速光电收发芯片。

背景技术

随着超大规模数据中心的迅速发展，对高速SerDes芯片电路的速度要求越来越高。时钟数据恢复电路（Clock and DataRecovery Circuit, CDR ）是高速SerDes芯片的关键电路，其工作速度和恢复数据时钟的能力决定整个SerDes芯片的性能。目前，SerDes芯片的时钟调整电路主要通过本地时钟产生芯片（例如DDS芯片）产生目标时钟，利用控制算法不断调整其输出的时钟频率，使得其能够跟随高速的参考时钟。为了调整DDS芯片的输出，通常是将时钟速率信息转换成数据量信息，通过对数据量信息的处理得到时钟调整信息。这种方法虽然简单，但其至少存在以下问题。首先，该方法不适用高速业务场景，例如112G业务速率；其次，本地的高速参考时钟的频率会随着时间和温度的变化波动较大，导致DDS输出的时钟频率抖动更大；再者，当业务速率变化时，DDS产生的时钟跟随时间非常长，会导致业务中断的问题。

发明内容

本公开提供一种时钟调整电路和使用该时钟调整电路的高速光电收发芯片，以解决上述一个或多个技术问题。

根据本公开的第一方面的实施例提供了一种时钟调整电路，其包括：振荡器模块，其接收控制信号，并且根据控制信号产生时钟振荡信号；相位检测模块，检测时钟振荡信号或者经分频的时钟振荡信号与参考时钟信号之间的相位差，并且生成时钟误差信号；第一单元，包括大数判决模块、积分电路和delta-sigma电路，所述第一单元根据时钟误差信号输出第一调节信号，该第一调节信号包括方向调节值和步长调节值；第二单元，包括自适应算法模块和第一滤波器模块，所述第二单元根据时钟误差信号输出第二调节信号，该第二调节信号包括方向调节值和步长调节值，其中自适应算法模块根据时钟误差信号向第一滤波器模块输出调节系数，第一滤波器模块接收滤波器输入信号，并基于调节系数对滤波器输入信号进行缩放调节，该滤波器输入信号根据时钟误差信号与预设基准值之间的偏差得到；第二滤波器模块，用于基于所述第一调节信号和所述第二调节信号向所述振荡器模块输出所述控制信号。

本公开实施例所提供的时钟调整电路使用上述结构的积分环路和比例环路。由于积分环路能够消除残差，调节稳态时间，提高系统调节精度，而比例环路能够加快系统响应速度，降低系统调节时间、消除调节误差，因此该时钟调整电路既能够实现振荡器电路的快速响应，又能够保证在长期跟踪的情况下输出的高准确性，确保长期跟踪的效果符合预期。将自适应算法用于对滤波器输入的调节能够根据环境变化或输入数据的特征自动调整自身参数或结构，以适应不同的工作条件和要求，使系统在不断迭代中逐步优化，并在实际应用中达到更好的效果。

当将上述电路用于芯片时，通过自适应算法调节滤波器模块的输入信号，能够有效地减少芯片的调试时间，避免对配置参数的大量的验证测试，加快芯片的量产步骤。对于不同的业务速率，电路能够根据自适应算法结果动态调整电路，使得整个芯片的自适应性更强。无论在高低温测试或者震荡测试等极端测试下，都不需要人为干预。

可选的，根据本公开的第一方面的实施例，所述delta-sigma电路包括第一反馈回路，第一反馈回路包括第一减法器、第一量化器、第一截断器、第一移位电路、第二减法器和第一延迟电路，第一减法器用于得到所述积分电路输出的积分信号与第一延迟电路输出的第一反馈回路的反馈值之间的差，作为第一量化器的输入信号；第一量化器将该输入信号进行量化运算，输出第一量化结果信号；第一截断器对第一量化结果信号从高位截取预设位数，输出第一量化最终输出值；第一移位电路将第一量化最终输出值向高位移位，得到与第一量化器的输入信号的位数相同的数值；第二减法器用于得到第一量化器的输入信号与移位之后的第一量化最终输出值之间的差，作为第一误差信号；第一延迟电路用于得到第一反馈回路的反馈值，其为上一时刻计算的第一误差信号。本实施例中的delta-sigma电路可以实现较高的分辨率和精度，可以抑制量化噪声和干扰，以增强数字信号的质量和准确性。

可选的，根据本公开的第一方面的实施例，所述delta-sigma电路还包括第二反馈回路，第二反馈回路包括第三减法器、第二量化器、第二截断器、第二移位电路、第四减法器、第二延迟电路，其中第三减法器用于得到所述第一误差信号与第二延迟电路输出的第二反馈回路的反馈值之间的差，作为第二量化器的输入信号；第二量化器将该输入信号进行量化运算，输出第二量化结果信号；第二截断器对第二量化结果信号从高位截取预设位数，输出第二量化最终输出值；第二移位电路将第二量化最终输出值向高位移位，得到与第二量化器的输入信号的位数相同的数值；第四减法器用于得到第二量化器的输入信号与移位之后的第二量化最终输出值之间的差，作为第二误差信号；第二延迟电路用于得到第二反馈回路的反馈值，其为上一时刻计算的第二误差信号。

可选的，根据本公开的第一方面的实施例，所述delta-sigma电路还包括差异量调整电路和第二加法器，差异量调整电路计算第二量化最终输出值与上一时刻的第二量化最终输出值之差，并将其输出到第二加法器，第二加法器将第二量化最终输出值与上一时刻的第二量化最终输出值之差和第一量化最终输出值相加，并将结果输出到第二滤波器模块。

可选的，根据本公开的第一方面的实施例，自适应算法模块包括至少两个调节模块、延时电路、第三加法器、第五减法器和步长调整模块，其中至少两个调节模块中的一个接收当前的时钟误差信号，其他调节模块接收经过延时电路的时钟误差信号，第三加法器接收所述至少两个调节模块的输出信号，并且将输出信号之和输入到第五减法器；第五减法器用于将预设的标称值与输出信号之和求差；步长调整模块根据第五减法器的输出结果确定调节步长，并且将调节步长输入到至少两个调节模块中的每一个。

可选的，根据本公开的第一方面的实施例，所述至少两个调节模块根据调节系数的正负符号确定是否增加或减少步长，并且根据确定的结果计算各自的调节值。

可选的，根据本公开的第一方面的实施例，所述第一滤波器模块包括第一自适应调整电路、第二自适应调整电路、第三移位电路、第四加法器、第六减法器和第三截断器，其中第一自适应调整电路根据所述调节系数对所述滤波器输入信号进行缩放调节，输出调节后的滤波器输入信号；第二自适应调整电路对所述第一滤波器模块的输出值进行移位，使得其与所述滤波器输入信号的位数相同，并且将移位之后的输出值根据所述调节系数进行缩放调节；第三移位电路对所述第一滤波器模块的输出值进行移位，使得其与所述滤波器输入信号的位数相同；第四加法器用于将第一自适应调整电路的输出和第三移位电路的输出相加；第六减法器用于将第四加法器的输出与第二自适应调整电路的输出求差；第三截断器从第六减法器的输出从高位截取预设位数。本实施例的滤波器结构使得自适应算法获得系数能够对滤波器的输入信号进行多级调节，以获得合适的跟踪速度，实现对参考时钟频率的快速且有效的跟踪。

可选的，根据本公开的第一方面的实施例，所述第一自适应调整电路和/或第二自适应调整电路包括乘法器或者移位器。

可选的，根据本公开的第一方面的实施例，所述第二单元还包括电平调整模块，其将第一滤波器模块的输出值调整到预设范围。

可选的，根据本公开的第一方面的实施例，所述大数判决电路根据时钟误差信号中“1”和“0”的数量确定向积分器输出递增还是递减的指示信息。

可选的，根据本公开的第一方面的实施例，所述积分器递增和递减的幅度随着参考时钟信号的增加而增加。

根据本公开的第二方面的实施例提供了一种高速光电收发芯片，其包括根据第一方面所述的时钟调整电路。

可选的，根据本公开的第二方面的实施例，高速光电收发芯片包括公共时钟电路，其根据参考时钟源生成高速时钟；全局分频器，其将该高速时钟分发到各个独立的收发器的数据通路；多个业务时钟电路，其包含在各个收发器的数据通路中，根据公共时钟电路生成各自的时钟信号，其中所述公共时钟电路和多个业务时钟中的至少一个包括根据第一方面所述的时钟调整电路。可选地，所述公共时钟电路生成的高速时钟用于112G以上业务速率的场景。

实施本公开的任一装置并不一定需要同时达到以上所述的所有优点。本公开的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本公开而了解。本公开实施例的目的和优点可通过在说明书、权利要求书以及附图中所指出的结构来实现和获得。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简要地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1是根据本公开实施例的时钟调整电路的示意图；

图2是根据本公开实施例的第一单元的delta-sigma电路的示意图；

图3是根据本公开实施例的第二单元的自适应算法模块的示意图；

图4是图3所示的自适应算法模块的示例性计算方法的流程图；

图5是根据本公开实施例的第二单元的滤波器电路的示意图；

图6示出了根据本公开实施例的时钟调整电路中时钟振荡器输出的频率变化示意图；

图7示出了根据本公开实施例的用于高速光电收发芯片中整体时钟结构示意框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。各个不同实施例之间可以进行相互组合，以构成未在以下描述中示出的其他实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不必然表示数量限制。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，除非明确限定，其可以指直接的或是间接的连接。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

图1示出了一种时钟调整电路10的示意图，其基于锁相环的原理搭建。时钟调整电路10可以包括时钟振荡器12、相位检测器14、大数判决模块16、积分器18、delta-sigma电路20、自适应算法模块22、第一滤波器模块24、电平调整模块26、第一加法器28、第二滤波器模块30。时钟调整电路10还可以包括分频器32。此外，时钟调整电路10可以包括其他合适的部件。时钟调整电路10的部分或者全部电路可以根据设计的需要采用数字化器件，例如数字鉴相器、数字滤波器和/或数字控制振荡器等。各个器件的工作原理和结构将在下面详细说明。

时钟调整电路10接收第一时钟信号clk_ref和第二时钟信号clk_fbk。第一时钟信号clk_ref是参考时钟信号。参考时钟信号来自于参考时钟源，包括但不限于外部的高精度时钟芯片、高精度时钟振荡器等。例如，在112G业务速率下，该参考时钟速率可以达到约3.5GHz。第二时钟信号clk_fbk是从时钟振荡器返回的时钟信号。第二时钟信号clk_fbk可以是从时钟振荡器直接返回的时钟信号，也可以是时钟振荡器的输出经过分频器之后得到的信号。分频器可以将时钟振荡信号进行分频，将分频之后的时钟振荡信号作为第二时钟信号clk_fbk。例如，如果分频器为四分频器，参考时钟为3.5GHz，时钟振荡器输出的时钟将为14GHz的高速时钟。

时钟振荡器12可以是压控振荡器VCO，也可以根据需要选择其他类型的振荡器。下面的实施例以压控振荡器VCO为例来进行说明。时钟振荡器12的控制信号输入端与第二滤波器模块30的输出端连接，从其接收控制信号，并向外发送时钟振荡信号，例如可以将时钟振荡信号提供给高速光电收发芯片的发射器和接收器的信号传输电路。时钟振荡器12的时钟振荡信号的输出端可以经由分频器32连接到相位检测器14的一个输入端。

相位检测器14的输入端分别接收作为参考信号的第一时钟信号clk_ref和来自时钟振荡器12的第二时钟信号clk_fbk，通过将两者相比较，得到两个时钟信号之间的时钟误差信号err。

时钟误差信号err分别输出到两个单元。第一单元依次包括大数判决模块16、积分器18和delta-sigma电路20，第二单元包括自适应算法模块22、第一滤波器模块24和电平调整模块26。两个单元的输出分别连接到第一加法器28。

第一加法器28与第二滤波器模块30连接，向其输出调节信号。第二滤波器模块30可以为低通滤波器，其将滤波之后的信号作为控制信号输出到时钟振荡器12的控制信号的输入端，从而产生期望的时钟振荡信号。

以下参考图1和图2对第一单元进行详细说明。时钟误差信号err输入到大数判决模块16。可选的，时钟误差信号err可以用多个比特的字节来表示，例如可以采用4比特编码或者8比特编码。编码的位数可以根据需要来调整。大数判决模块16通过判断err的数值来判断是否过调，输出递增的指示信息inc或者递减的指示信息dec，确定积分器的值应当增加还是减少。例如，如果大数判决模块确定err增加，则产生递增的指示信息inc，如果确定err减少，则产生递减的指示信息dec。

在本实施例中，为了便于计算，可以采用大于0的值作为基准值，代替以0值作为基准值的方式，由此避免了因使用负数值导致芯片资源占用过大的问题。举例来说，当err的信息为8位时，可以以01010101为基准值。基于这种编码方式，大数判决模块可以基于当前err编码（或者当前err编码与之前时刻的err编码）中0和1的数量来判断积分器的运算方向。

积分器18根据大数判决模块16的输出确定应当进行递增还是递减的处理，将所得到的误差即时进行累计。例如，当inc=1时，积分器增加1；当dec=1时，积分器减少1。积分器每次增加和减少的数值可以根据需要来变化。例如，当用于高速时钟时，可以采用更大增减幅度，以加快调节的速度，其可以表达为：当inc=1时，integral=integral+N；当dec=1时，integral=integral-N，其中integral表示积分值，N表示每次增加或者减少的值。积分器在每个时钟节拍都会动作，即进行加减处理，其将结果sum_in传输到delta-sigma电路20。

图2示出了根据本公开实施例的第一单元的delta-sigma电路20的示意图。该delta-sigma电路20包括两个计算反馈值的反馈回路，第一反馈回路包括第一减法器210、第一量化器212、第一截断器214、第一移位电路216、第二减法器218和第一延迟电路220。第二反馈回路包括第三减法器222、第二量化器224、第二截断器226、第二移位电路228、第四减法器230、第二延迟电路232。第一反馈回路的输出连接到第二加法器236，第二反馈回路通过差异量调整电路234连接到第二加法器236。

在第一反馈回路中，积分器的输出信号sum_in输入第一减法器210的第一输入端；第一减法器210的输出端分别连接到第一量化器212的输入端和第二减法器218的第一输入端；第一量化器212的输出端连接到第一截断器214的输入端；第一截断器214的输出端分别连接到第二加法器236的第一输入端和第一移位电路216的输入端；第一移位电路216的输出端连接到第二减法器218的第二输入端；第二减法器218的输出端分别连接到第一延迟电路的输入端和第二反馈回路的输入端，即第三减法器222的输入端；第一延迟电路的输出端连接到第一减法器210的第二输入端。

在第二反馈回路中，第一差值err1输入到第三减法器222的第一输入端；第三减法器222的输出端分别连接到第二量化器224的输入端和第四减法器230的第一输入端；第二量化器224的输出端连接到第二截断器226的输入端；第二截断器226的输出端分别连接到差异量调整电路234的输入端和第二移位电路228的输入端；第二移位电路228的输出端连接到第四减法器230的第二输入端；第四减法器230的输出端连接到第二延迟电路232的输入端；第二延迟电路232的输出端连接到第三减法器222的第二输入端。

通过上述电路结构，积分器18输出的积分信号sum_in输入到减法器210。积分信号sum_in与第一反馈回路的反馈信号err1_d之差作为第一量化器的输入值分别输入到第一量化器212和第二减法器218。第一量化器212可以是多比特量化器。多比特量化器可以使得调节范围更宽，收敛速度更快，适用的场景更多。在芯片的同等资源条件下，电路性能更好，对高频噪声的压制更为理想。

在该实施例中以n比特的量化器为例进行说明。输入的sum_in1为m位的数据，经过第一量化器212的量化运算输出n位的第一量化值quant1，该量化值接着输出到第一截断器214，得到q位的第一量化最终输出值quant1_final（q<n）。该值被分别发送到第二加法器236和第一移位电路216。

第一移位电路216将第一量化最终输出值quant1_final移动到高位，得到m位的数据，即通过在q位的quant1_final后补 0得到m位的数据。第一移位电路216的输出与第一量化器212的输入值sum_in1通过第二减法器218求差，得到m位的第一差值err1。第一延迟电路220输出的第一反馈信号err1_d为上一时刻计算所获得的第一差值err1，其作为反馈值输入到第一减法器210的第二输入端，参与当前的计算。

由第二减法器218获得的第一差值err1同时输入到第二反馈回路中。具体来说，第一差值err1输入到第三减法器222。第一差值err1与第二反馈回路的第二反馈信号err2_d之差分别输入到第二量化器224和第四减法器230。第二量化器224与第一量化器212类似，可以是多比特量化器。例如，第二量化器的输出可以与第一量化器具有相同的位数。第二量化器224输出n位的第二量化值quant2，该量化值输出到第二截断器226，得到q位的第二量化最终输出值quant2_final。该量化输出值quant2_final分别被发送到第二移位电路228和差异量调整电路234。

第二移位电路228将第二量化最终输出值移动到高位，得到m比特的数据，即通过在q位的quant2_final后补 0得到m位的数据。第二移位电路228的输出与第二量化器224的输入sum_in2通过第四减法器230求差，得到m比特的第二差值err2。第二延迟电路232输出的第二反馈信号err2_d为上一时刻计算获得的第二差值err2，其作为反馈值输入到第三减法器的第二输入端，参与当前的运算。

差异量调整电路234用于将当前的第二量化最终输出值quant2_final与上一时刻获得的第二量化最终输出值求差值。该差值与第一量化最终输出值quant1_final输入到第二加法器236。

第二加法器236将第一反馈回路和第二反馈回路输出的值相加，得到第一输出值out1，该第一输出值被输出到第二滤波器模块30。该第一输出值out1包含时钟调整的方向值和时钟调整的步长值。时钟调整的方向值用于确定时钟调整是向高频调整或者向低频调整。调整的步长用于确定时钟频率变化量。

Delta-sigma电路通过应用过采样来降低量化噪声，并将动态范围有效地压缩到较窄的范围内。本实施例中的delta-sigma电路可以实现较高的分辨率和精度，可以抑制量化噪声和干扰，以增强数字信号的质量和准确性。经过delta-sigma电路的处理，可以将量化噪声实现频带转移，保留信号当中的低频有效信号。Delta-sigma电路可以被设计为一阶电路或者一阶以上的电路。在本实施例中，delta-sigma电路被设计为二阶电路，使得量化噪声经过电路调制之后可以输出更好的信噪比。

如上述实施例所述的第一单元电路在每个时钟节拍都会运算，输出调整信息。这种设计能够保证振荡器的输出时钟在长期跟踪的情况下输出的准确性，不会与参考时钟信号产生偏差，确保长期跟踪的效果符合预期。上述第一单元为积分环路，其起到了消除残差，调节稳态时间，并且提高系统调节精度的作用。

第一单元还可以包括其他部分。例如，在积分器、delta-sigma电路中的减法器、加法器、量化器等输出之后可以加入防溢出电路。防溢出电路设置了数据的最高和最低值，防止计算结果溢出，避免异常量向下游电路传递造成对电路的冲击，保证电路的稳定，进而电路能够快速稳定和收敛。

以下参考图3-图5对根据本公开一个实施例的第二单元进行详细描述。图3示出了根据本公开的实施例的第二单元的自适应算法模块的示意图。图4示出了如图3所示的自适应算法模块的一种示例性计算方法的流程图。

时钟误差信号err输入到自适应算法模块22。自适应算法模块22在第二单元中用于输出自适应系数coeff。根据上文中的示例，时钟误差信号err信息可以是多比特信息。自适应算法模块22在时钟误差信号err较大时，可以输出较大的coeff值，表示当前需要快速跟踪；在时钟误差信号err较小时，可以输出较小的coeff值，表明当前比较接近参考值，因此进行缓慢跟踪。

如图3所示，自适应算法模块22可以包括3级调节模块，即第一调节模块302、第二调节模块304和第三调节模块306。时钟误差信号err输入到第一调节模块302的第一输入端。时钟误差信号err经过第一延时电路312输入到第二调节模块304的第一输入端。时钟误差信号err经过第一和第二延时电路312和314输入到第三调节模块的第一输入端。第一、第二、第三调节模块的输出端连接到第三加法器316的三个输入端。第三加法器316的输出端连接到第五减法器310的第一输入端。第五减法器310的第二输入端输入标称值d(k)（k=1,2,3……），第五减法器310的第一输出端连接到第一滤波器模块，其第二输出端将输出值反馈到步长调整模块308。步长调整模块308的输出端分别连接到第一、第二、第三调节模块的第二输入端。上述两个延时电路312和314可以分别进行一次时延的处理。第三调节模块也可以通过单独的延时电路连接到时钟误差信号的输入端，而不与第一延时电路进行连接。

自适应算法模块22可以根据需要包括更多或者更少级调节模块。调节模块的输出值经过累加之后得到合值y(k)，其与标称值d(k)进行比较，通过第五减法器获得两者之间的差值，作为自适应系数coeff输出到第一滤波器模块。标称值d(k)可以预先设定。该差值返回到步长调整模块308。步长调整模块308根据差值的大小来控制步长大小，向各调节模块反馈步长。

在图3中，第一调节模块302接收当前的时钟误差信号err(k)和步长调整模块308反馈的步长，输出第一调节量result_adj1。第二调节模块304接收上一时刻的时钟误差信号err(k-1)和步长调整模块308反馈的步长，输出第二调节量result_adj2。第三调节模块306接收再上一时刻的时钟误差信号err(k-2)和步长调整模块308反馈的步长，输出第三调节量result_adj3。各调节模块根据差值的方向和大小以及从步长调整模块308得到的步长进行计算得到各自的调节结果。自适应算法模块考虑了当前时刻、前一时刻和再前一时刻的时钟误差信号，这样可以减少调整过程中的波动。当某些场景下，例如电路上电或者业务切换时，可能导致异常值进入电路。通过在计算中引入电路的之前时刻的数据，使得输入的异常值不会导致算法电路产生上溢出或者下溢出的问题，避免电路需要非常长的时间吸收该异常值，从而保证电路的稳定性和收敛性。在该电路中，可以根据需要使用更多或者更少的调节模块。

以下参照图4对自适应算法的调节过程进行说明。图4中的方法流程适用于每个调节模块。由于在调节过程的开始，差值比较大，而在调节一段时间之后差值会逐渐减小，因此可以将调节过程分成两个阶段，即第一阶段和第二阶段。在第一阶段，y(k)通常在一个方向上逐渐接近d(k)，当y(k)第一次大于等于d(k)时可以认为进入第二个阶段。步长调整模块308具有分别对应于第一和第二阶段的步长调整子模块，其分别用于第一阶段和第二阶段的步长调节。每个调节模块（302、304、306）也可以具有对应于第一和第二阶段的相应的调节子模块。

在步骤401，开始进行电路测量，计算result_adj1、result_adj2、result_adj3之和，即将result_adj1、result_adj2、result_adj3 进行逻辑运算，得到y(k)。

在步骤402，电路测量结束，采用差逻辑计算d(k)-y(k)，计算的结果包括差值的数值信息|d(k)-y(k)|与表示d(k)和y(k)大小关系的符号信息。

在步骤403，将结果反馈到步长调整模块308。

在步骤404，步长调整模块308根据差值的数值信息与第一阶段的设定值进行算法分析，确定步长值step1，主要根据差值大小确定应当增加还是减少步长。例如在差值大于某设定值时，将步长值的初始值向左移位处理，以获得较大的步长值step1。该步长值被输入到各个调节模块中（302、304、306）。

在步骤405，每一级调节模块根据步长值获取新值。首先根据符号信息判断应当增加还是减少步长值，可以通过逻辑正运算和逻辑负运算来实现。根据获取的步长值step1对累计值进行计算，如果为逻辑正运算，则计算累加值，如果为逻辑负运算，则计算递减值，作为新的累计值为下一次计算做准备。以第一调节模块为例，如果现有累计值为sum_value，当进行逻辑正运算时，经过调整之后的值则为sum_value+step1，当进行逻辑负运算时，经过调整之后的值为sum_value-step1。第一阶段的设定值可以是一组值，其与步长值之间的对应关系预先设定。总的来说，差值的数值信息越小则步长越小，以使得跟踪越慢，差值的数值信息越大则步长越大，使得跟踪越快。

在步骤405得到的值将作为新的sum_value参与下一次计算。sum_value可以直接或者经过数值处理（例如，截取需要的位数）之后输出为第一调节值result_adj1。第二调节模块和第三调节模块的输出值的计算方式与第一调节模块相同，不再赘述。通过这样的循环，使得y(k)与d(k)的差值逐渐减少。累计值sum_value在电路上电时具有初始值。

在步骤406，判断d(k)-y(k)是否改变方向或者sum_value是否达到了最低或者最高设定值。如果为否，则返回步骤401继续第一阶段的循环。如果为是，则执行步骤407，进入第二阶段。此时，步长调整模块308可以从用于第一阶段的步长调节子模块切换到用于第二阶段的步长调整子模块，来计算步长值。步骤407-409与步骤401-403相同，可以参见上文的相关描述。

类似于步骤404，在步骤410，步长调整模块308根据差值信息与第二阶段的设定值进行算法分析，确定步长值step2。该步长值输入到各个调节模块中（302、304、306）。符号信息用于确定调节模块应当增加还是减少步长值。第二阶段的设定值可以是一组值，其与步长值step2之间的对应关系预先设定。一般来说，差值的数值信息越小则步长越小，以使得跟踪越慢，差值的数值信息越大则步长越大，使得跟踪越快，不过由于在第二阶段差值的数值已经比较小，所以第二阶段的设定步长相对比较小。

步骤411类似于步骤405，如果确定应当增加step2，各调节模块（302、304、306）计算累加值。如果确定应当减少step2，各调节模块（302、304、306）计算递减值。调节之后的值会返回参与下一次运算，同时可以直接或者经过数值处理（例如，截取需要的位数）之后输出，作为各调节模块的调节值（result_adj1、result_adj2、result_adj3）。具体计算方式可以参考步骤405对第一调节模块的说明。通过这样循环计算，使得y(k)与d(k)的差值逐渐减少。

除了上述情况外，为了保证电路正常运行，也可以在运行超时后使得电路从第一阶段跳变到第二阶段，此时符号位没有跳变，但是数值位很小。本方案采用自适应算法模块，在不同场景下，能够有效地减少芯片的调试时间，避免对配置参数的大量的验证测试，加快芯片的量产步骤。对于不同的业务速率，即便是极端场景，电路也能够根据自适应算法结果动态调整电路，使得整个芯片的自适应性更强。无论在高低温测试或者震荡测试等极端测试下，都不需要人为干预。相比于固定参数或者结构的传统算法，自适应算法有如下优势：1. 能够根据环境变化或输入数据的特征自动调整自身参数或结构，以适应不同的工作条件和要求，使得自适应算法在面对动态、不确定或非线性的问题时具有更好的适应性和鲁棒性；2. 能够根据实时的反馈信息进行调整，进而提高系统的性能，通过自动调整参数或结构，自适应算法可以使系统在不断迭代中逐步优化，并在实际应用中达到更好的效果；3. 自适应算法能够自动地进行参数调整或结构优化，减少了人工设计和干预的需求。这不仅节省了人力资源，还能够有效提高算法的自动化程度和智能化水平。

参考图5，自适应算法模块22输出的自适应系数coeff输入到第一滤波器模块24。另外，根据时钟误差信号err生成的滤波器输入值f1，输入到第一滤波器模块24。该值与时钟误差信号err之间有确定的对应关系，一般来说，时钟误差信号偏离基准值（例如，01010101）越远，第一滤波器模块的输入值f1越大。为了避免波动较大，当时钟误差信号偏离基准值超过一固定值时，滤波器的输入值f1可以维持不变，即可以为滤波器设定输入值的最高限，避免调节过程不稳定。

第一滤波器模块24可以采用数字环路滤波电路，其可以设计为低通滤波器。如图5所示，第一自适应调整电路502的输入端接收系数coeff和第一滤波器模块的输入值f1，其输出端连接到第四加法器504的第一输入端。第四加法器504的第二输入端连接到第三移位电路512的输出端，其输出端连接到第六减法器506的第一输入端。第六减法器506的第二输入端连接到第二自适应调整电路510的输出端，其输出端连接到第三截断器508的输入端。第三截断器508的输出端向外输出第一滤波器模块的输出值f1_OUT，并且将输出值分别反馈到第二自适应调整电路510和第三移位电路512的输入端。

第一自适应调整电路502可以采用移位电路或者乘法电路来实现，根据系数coeff对输入的值f1进行处理。根据自适应算法模块的上述算法，一般来说f1越大的情况下，coeff的值越大，从而第一自适应调整电路调整之后的输出值f1_in越大。调整后的值f1_in送入第一滤波器模块的环路中。

第三截断器508将输入的值从高位截取输出值所需要的位数，并且将截取的值作为调整信息的输出值f1_OUT输出。输出值f1_OUT通过第三移位电路512移动回原来的高位（即在截取之后的数值最低位后补0）。在第二自适应调整电路510中，输出值f1_OUT在移动回原来的高位之后通过系数coeff进行调整。

第二自适应调整电路510通过系数coeff调整的方式与第一自适应调整电路502的工作方式类似，可以采用移位电路或者乘法电路来实现，即根据coeff将待处理的数据进行移位或者缩放调节。

输入第三截断器508的值可以用以下等式来表示:

其中，r为输出值f1_OUT在第三移位电路和第二自适应调整电路中需要左移的位数。

第一滤波器模块24的输出可以作为第二单元的输出值out2连接到第一加法器28，或可以经由电平调整模块26连接到第一加法器28。电平调整模块26用于将第一滤波器模块的输出调整到适合后续电路使用的数值范围。

第一滤波器模块在工作过程中，当配置的系数较大时，滤波器跟踪的步长变大，滤波器的幅频响应的增益增加，抖动增大，跟踪速度变快；当配置的系数较小时，滤波器跟踪的步长变小，滤波器的幅频响应增益减小，抖动变小，跟踪的速度变慢，稳定性增加。因此，滤波系数不能太大，也不能太小，因为太大影响跟踪的性能，太小会出现跟踪不上的问题。本实施例通过自适应算法确定滤波器输入信号的调节系数，以获得合适的跟踪速度，可以实现对参考时钟频率的快速且有效的跟踪。

第二单元输出的第二输出值out2包括调整的方向值和调整的步长信息。时钟调整的方向值用于确定时钟调整是向高频调整或者向低频调整，调整的步长用于确定时钟频率变化量。第二单元在每个时钟节拍都会运算，输出调整信息值。第二单元为比例环路，可以起到加快系统响应速度，降低系统调节时间、消除调节误差的作用。

图6示出了根据本公开实施例的时钟调整电路中时钟振荡器输出的频率示意图。时钟振荡器输出的时钟频率会随着时间逐渐逼近目标频率。在 t1时段，时钟频率与目标频率相差比较大，这个阶段，根据本公开实施例设计的比例环路可以加快系统响应速度，因此输出的时钟频率可以快速接近目标频率，降低了系统的调节时间。在t2时段，时钟频率已经与目标频率比较接近，此时，根据本公开实施例设计的积分环路帮助系统提高调节精度，保证系统稳定跟踪目标频率。

图7示出了根据本公开实施例的用于高速光电收发芯片中整体时钟结构的示意框图。如图7所示，参考时钟源产生参考时钟refclk_p与refclk_n。该参考时钟源可以来源于包括但不限于外部的高精度时钟芯片、高精度的时钟振荡器等。公共时钟电路701生成标准的高速时钟，该时钟速率在112G的场景下，可以达到3.5GHz左右。该公共时钟电路701供给各个独立的收发电路的数据通路（lane）使用。在本实施例中，公共时钟电路701可以通过全局分频器（Global Dividers）702进行处理分发，根据各个通路需要，将标准时钟信号发送到各个收发电路的数据通路（lane）。

每个数据通路的内部的时钟电路（如时钟电路711-718）可以基于标准的高速时钟，进而生成跟业务相关的时钟。例如，在112G的业务场景下，如果标准时钟为3.5GHz，利用四分频器，业务时钟可以达到14GHz左右的高速时钟。

以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (14)

1.一种时钟调整电路，其特征在于包括：

振荡器模块，其接收控制信号，并且根据控制信号产生时钟振荡信号；

相位检测模块，检测时钟振荡信号或者经分频的时钟振荡信号与参考时钟信号之间的相位差，并且生成时钟误差信号；

第一单元，包括依次连接的大数判决模块、积分电路和delta-sigma电路，所述第一单元的大数判决模块接收时钟误差信号，所述第一单元根据时钟误差信号通过delta-sigma电路输出第一调节信号，该第一调节信号包括方向调节值和步长调节值；

第二单元，包括自适应算法模块和连接自适应算法模块的第一滤波器模块，所述第二单元根据时钟误差信号输出第二调节信号，该第二调节信号包括方向调节值和步长调节值，其中

自适应算法模块接收时钟误差信号并且根据时钟误差信号向第一滤波器模块输出调节系数，

第一滤波器模块接收滤波器输入信号，并基于调节系数对滤波器输入信号进行缩放调节，该滤波器输入信号根据时钟误差信号与预设基准值之间的偏差得到，第一滤波器模块的输出作为第二单元的输出或者第一滤波器模块的输出经过电平调整之后作为第二单元的输出；

第二滤波器模块，用于基于所述第一调节信号和所述第二调节信号向所述振荡器模块输出所述控制信号。

2.根据权利要求1所述的时钟调整电路，其特征在于所述delta-sigma电路包括第一反馈回路，第一反馈回路包括第一减法器、第一量化器、第一截断器、第一移位电路、第二减法器和第一延迟电路，

第一减法器用于得到所述积分电路输出的积分信号与第一延迟电路输出的第一反馈回路的反馈值之间的差，作为第一量化器的输入信号；

第一量化器将该输入信号进行量化运算，输出第一量化结果信号；

第一截断器对第一量化结果信号从高位截取预设位数，输出第一量化最终输出值；

第一移位电路将第一量化最终输出值向高位移位，得到与第一量化器的输入信号的位数相同的数值；

第二减法器用于得到第一量化器的输入信号与移位之后的第一量化最终输出值之间的差，作为第一误差信号；

第一延迟电路用于得到第一反馈回路的反馈值，其为上一时刻计算的第一误差信号。

3.根据权利要求2所述的时钟调整电路，其特征在于所述delta-sigma电路还包括第二反馈回路，第二反馈回路包括第三减法器、第二量化器、第二截断器、第二移位电路、第四减法器、第二延迟电路，其中

第三减法器用于得到所述第一误差信号与第二延迟电路输出的第二反馈回路的反馈值之间的差，作为第二量化器的输入信号；

第二量化器将该输入信号进行量化运算，输出第二量化结果信号；

第二截断器对第二量化结果信号从高位截取预设位数，输出第二量化最终输出值；

第二移位电路将第二量化最终输出值向高位移位，得到与第二量化器的输入信号的位数相同的数值；

第四减法器用于得到第二量化器的输入信号与移位之后的第二量化最终输出值之间的差，作为第二误差信号；

第二延迟电路用于得到第二反馈回路的反馈值，其为上一时刻计算的第二误差信号。

4.根据权利要求3所述的时钟调整电路，其特征在于所述delta-sigma电路还包括差异量调整电路和第二加法器，差异量调整电路计算第二量化最终输出值与上一时刻的第二量化最终输出值之差，并将其输出到第二加法器，第二加法器将第二量化最终输出值与上一时刻的第二量化最终输出值之差和第一量化最终输出值相加，并将结果输出到第二滤波器模块。

5.根据权利要求1所述的时钟调整电路，其特征在于所述自适应算法模块包括至少两个调节模块、第三加法器、第五减法器和步长调整模块，其中

至少两个调节模块中的一个接收当前的时钟误差信号，其他调节模块接收经过延时的时钟误差信号，

第三加法器接收所述至少两个调节模块的输出信号，并且将输出信号之和输入到第五减法器；

第五减法器用于将预设的标称值与输出信号之和求差；

步长调整模块根据第五减法器的输出结果确定调节步长，并且将调节步长输入到至少两个调节模块中的每一个。

6.根据权利要求5所述的时钟调整电路，其特征在于所述至少两个调节模块根据调节系数的正负符号确定是否增加或减少步长，并且根据确定的结果计算各自的调节值。

7.根据权利要求5所述的时钟调整电路，其特征在于所述步长调整模块包括用于第一阶段的第一步长调整子模块和用于第二阶段的第二步长调整子模块，当所述标称值与所述输出信号之和的差第一次改变正负符号时，从第一步长调整子模块切换到第二步长调整子模块，来计算步长值。

8.根据权利要求1所述的时钟调整电路，其特征在于所述第一滤波器模块包括第一自适应调整电路、第二自适应调整电路、第三移位电路、第四加法器、第六减法器和第三截断器，其中

第一自适应调整电路根据所述调节系数对所述滤波器输入信号进行缩放调节，输出调节后的滤波器输入信号；

第二自适应调整电路对所述第一滤波器模块的输出值进行移位，使得其与所述滤波器输入信号的位数相同，并且将移位之后的输出值根据所述调节系数进行缩放调节；

第三移位电路对所述第一滤波器模块的输出值进行移位，使得其与所述滤波器输入信号的位数相同；

第四加法器用于将第一自适应调整电路的输出和第三移位电路的输出相加；

第六减法器用于将第四加法器的输出与第二自适应调整电路的输出求差；

第三截断器将第六减法器的输出从高位截取预设位数。

9.根据权利要求8所述的时钟调整电路，其特征在于所述第一自适应调整电路和/或第二自适应调整电路包括乘法器或者移位器。

10.根据权利要求1所述的时钟调整电路，其特征在于所述大数判决电路根据时钟误差信号中“1”和“0”的数量确定向积分器输出递增还是递减的指示信息。

11.根据权利要求1所述的时钟调整电路，其特征在于所述积分器递增和递减的幅度随着参考时钟信号频率的增加而增加。

12. 一种高速光电收发芯片，其特征在于，包括如权利要求1-11中任一项所述的时钟调整电路。

13.如权利要求12所述的高速光电收发芯片，其特征在于，包括

公共时钟电路，其根据参考时钟源生成高速时钟；

全局分频器，其将该高速时钟分发到各个独立的收发器的数据通路；

多个业务时钟电路，其包含在各个收发器的数据通路中，根据公共时钟电路生成各自的时钟信号，

其中所述公共时钟电路和多个业务时钟电路中的至少一个包括如权利要求1-11中任一项所述的时钟调整电路。

14.如权利要求13所述的高速光电收发芯片，其特征在于，所述公共时钟电路生成的高速时钟用于112G以上业务速率的场景。