CN110061737B - 相位锁定检测输出电路及全数字锁相环系统 - Google Patents

相位锁定检测输出电路及全数字锁相环系统 Download PDF

Info

Publication number
CN110061737B
CN110061737B CN201910345558.6A CN201910345558A CN110061737B CN 110061737 B CN110061737 B CN 110061737B CN 201910345558 A CN201910345558 A CN 201910345558A CN 110061737 B CN110061737 B CN 110061737B
Authority
CN
China
Prior art keywords
phase
output
signal
circuit
lock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910345558.6A
Other languages
English (en)
Other versions
CN110061737A (zh
Inventor
高玲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Haiguang Information Technology Co Ltd
Original Assignee
Haiguang Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Haiguang Information Technology Co Ltd filed Critical Haiguang Information Technology Co Ltd
Priority to CN201910345558.6A priority Critical patent/CN110061737B/zh
Publication of CN110061737A publication Critical patent/CN110061737A/zh
Application granted granted Critical
Publication of CN110061737B publication Critical patent/CN110061737B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division

Abstract

本发明实施例公开了一种相位锁定检测输出电路及全数字锁相环系统，所述相位锁定检测输出电路包括：相位比较输出电路，所述相位比较输出电路适于对锁相环电路的参考信号以及反馈信号的相位进行比较，并输出所述反馈信号以及参考信号的相位差；以及相位锁定输出电路，所述相位锁定输出电路与所述相位比较输出电路耦接，所述相位锁定输出电路适于根据所述相位差是否位于预设的第一相位区间，输出用于指示全数字锁相环相位锁定的相位锁定输出信号。本发明实施例提供的所述相位锁定检测输出电路可以更准确的确定相位锁定完成的时间。

Description

相位锁定检测输出电路及全数字锁相环系统
技术领域
本发明涉及电路领域，尤其是涉及一种相位锁定检测输出电路及全数字锁相环系统。
背景技术
随着集成电路深亚微米工艺的发展，人们对嵌入式芯片性能和成本的要求越来越高。高集成度、可移植性、可靠性以及低成本等一系列问题的挑战。因此，目前出现一种趋势，将模拟锁相环中的压控振荡器换成数字控制振荡器(Digitally ControlledOscillator，DCO)，将模拟滤波器换成数字滤波器，形成全数字锁相环。
在全数字锁相环中，需要检测锁定时刻，并提供全数字锁相环的锁定完成信号给其他模块，以使其他模块进行各种运算。
如何准确检测相位锁定完成的锁定时间，输出相位锁定完成信号成为亟待解决的问题。
发明内容
本发明实施例解决的技术问题是提供一种相位锁定检测输出电路，以准确确定相位锁定的时间。
为解决上述技术问题，本发明实施例提供了一种相位锁定检测输出电路，所述相位锁定检测输出电路应用于全数字锁相环电路，包括：相位比较输出电路，所述相位比较输出电路适于对所述全数字锁相环电路的参考信号以及反馈信号的相位进行比较，并输出所述反馈信号以及参考信号的相位差；以及相位锁定输出电路，所述相位锁定输出电路与所述相位比较输出电路耦接，所述相位锁定输出电路适于在所述相位差位于预设的第一相位区间时，输出用于指示所述全数字锁相环电路相位锁定的相位锁定输出信号。
可选的，所述相位锁定输出电路包括：第一相位选择电路，所述第一相位选择电路适于判定在所述参考信号的参考周期内，所述全数字锁相环电路的数字控制振荡器输出的振荡信号的数量是否满足预设值，以及判定所述相位差是否位于所述第一相位区间，并根据判定结果输出第一锁定输出信号，所述第一锁定输出信号作为所述相位锁定输出信号。
可选的，若在所述参考信号的参考周期内，所述数字控制振荡器输出的振荡信号的数量满足预设数值，且所述相位差位于所述第一相位区间，则所述第一相位选择电路输出高电平的所述第一锁定输出信号，否则，输出低电平的所述第一锁定输出信号。
可选的，所述相位锁定输出电路包括：第二相位选择电路，所述第二相位选择电路适于判定所述相位差是否位于所述第一相位区间，基于判断结果输出第二锁定输出信号；频率计数电路，所述频率计数电路适于在所述参考信号的参考周期内，对所述全数字锁相环电路的数字控制振荡器输出的振荡信号的数量进行计数，并基于计数结果输出第三锁定输出信号；相位锁定信号输出电路，所述相位选择电路分别与所述第二相位选择电路以及所述频率计数电路耦接，所述相位锁定信号输出电路适于根据所述第二锁定输出信号以及第三锁定输出信号，输出所述相位锁定输出信号。
可选的，在所述参考信号的振荡周期内，所述数字控制振荡器输出的所述振荡信号的数量满足预设数值，则所述频率计数电路输出高电平的所述第三锁定输出信号，否则，输出低电平的所述第三锁定输出信号。
可选的，所述相位锁定信号输出电路包括与门电路，所述与门电路的一个输入端与所述第二相位选择电路的输出端耦接，所述与门电路的另一个输入端与所述频率计数电路的输出端耦接，所述与门电路适于根据所述第二锁定输出信号以及所述第三锁定输出信号的电平状态输出对应的所述相位锁定输出信号。
可选的，所述相位锁定输出电路还包括：相位检测电路，所述相位检测电路耦接至所述相位锁定信号输出电路以及所述相位比较输出电路，所述相位检测电路适于输出选择控制信号；所述相位锁定信号输出电路适于在所述选择控制信号的控制下，选择所述第二锁定输出信号或所述第三锁定输出信号作为所述相位锁定输出信号并输出。
可选的，所述相位检测电路适于根据所述相位差、用于控制所述相位检测电路的检测控制信号、第二相位区间、以及在所述参考信号的振荡周期内所述数字控制振荡器输出的振荡信号的数量，确定输出对应的所述选择控制信号。
可选的，若所述相位检测电路输入的所述检测控制信号为高电位检测控制信号，所述相位差位于所述第二相位区间，所述振荡信号的数量满足预设数值，则所述相位检测电路输出高电平的所述选择控制信号，否则，输出低电平的所述选择控制信号。
可选的，所述第一相位区间由所述第二相位选择电路接收的第一相位选择信号确定，所述第二相位区间由所述相位检测电路接收的第二相位选择信号确定，所述第一相位选择信号确定的所述第一相位区间的区间范围小于所述第二相位选择信号确定的所述第二相位区间的区间范围。
可选的，所述相位比较输出电路包括时间数字转换器，所述时间数字转换器的一个输入端接收所述参考信号，所述时间数字转换器的另一个输入端接收所述反馈信号，所述时间数字转换器适于对所述参考信号以及反馈信号进行转换，以分别得到所述参考信号和反馈信号对应的相位信息，并对所述相位信息进行比较，以输出对应所述参考信号与所述反馈信号的相位差。
本发明实施例还提供一种全数字锁相环系统，包括：如上所述的相位锁定检测输出电路，以及全数字锁相环电路，其中所述全数字锁相环电路包括：数字控制振荡器，所述数字控制振荡器适于输出振荡信号。
可选的，所述全数字锁相环电路还包括：环路分频电路，所述环路分频电路与所述数字控制振荡器耦接，所述环路分频电路适于按照预设的分频比，对所述数字控制振荡器输出的所述振荡信号进行分频，并输出对应所述振荡信号的反馈信号。
可选的，所述全数字锁相环电路还包括：反馈调节电路，所述反馈调节电路与所述数字控制振荡器以及所述相位锁定检测输出电路耦接，所述反馈调节电路适于根据所述相位锁定检测输出电路输出的相位差，输出反馈调节信号，所述反馈调节信号用于调节所述数字控制振荡器生成所述振荡信号的输出频率。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，相位锁定检测输出电路包括相位比较输出电路以及与所述相位比较输出电路耦接的相位锁定输出电路，所述相位比较输出电路适于对参考信号以及反馈信号的相位进行比较，并输出所述反馈信号以及参考信号的相位差，所述相位锁定输出电路与所述相位比较输出电路耦接，所述相位锁定输出电路适于在所述相位差位于预设的第一相位区间时，输出用于指示全数字锁相环电路的相位锁定的相位锁定输出信号。从而，可以在相位差位于预设的第一相位区间时输出相位锁定输出信号，可以通过相位差更准确的确定全数字锁相环的相位锁定完成的时间，提升相位锁定检测的检测精度。
进一步，通过第一相位选择电路对相位差是否位于第一相位区间进行判定，以及对参考信号的参考周期内数字控制振荡器输出的振荡信号的数量进行计数，并输出相位锁定输出信号，相位锁定输出信号的输出根据相位差以及频率锁定状态确定，从而可以准确的确定数字控制振荡器的相位锁定完成的时间，提升相位锁定检测的检测精度；并且，通过第一相位选择电路即可实现多种检测功能，可以简化电路结构，使电路结构较为简单。
进一步，通过相位检测电路输出选择控制信号，并控制相位锁定信号输出电路选择第二锁定输出信号或第三锁定输出信号作为所述相位锁定输出信号输出，从而，可以根据不同的相位锁定精度要求确定以不同的输出信号作为相位锁定输出信号，进而可以使相位锁定检测输出电路的应用满足不同的应用场合。
附图说明
图1是本发明实施例中一种相位锁定检测输出电路的结构示意图；
图2是本发明一具体实施例中相位锁定检测输出电路的结构示意图；
图3是本发明另一具体实施例中相位锁定检测输出电路的结构示意图；
图4是本发明又一具体实施例中相位锁定检测输出电路的结构示意图；
图5是本发明实施例中一种全数字锁相环系统的结构示意图；
图6是本发明一具体实施例中全数字锁相环系统的结构示意图。
具体实施方式
如背景技术所述，如何准确检测相位锁定完成的锁定时间成为亟待解决的问题。
全数字锁相环电路的锁定分为两个步骤，即粗调和细调，其中，粗调结束可以确定频率锁定完成，细调结束可以确定相位锁定完成。
在全数字锁相环电路中，输出的反馈信号的输出频率接近参考信号的目标频率时，全数字锁相环电路的粗调结束，此时通过细调调节所述全数字锁相环电路反馈信号的相位，使得所述反馈信号与所述参考信号之间的相位差满足全数字锁相环电路的锁定要求，完成相位锁定。
在一种全数字锁相环电路中，在全数字锁相环电路开始工作后，通过计数器对数字控制振荡器输出的振荡信号的数量进行计数，在计数若干周期后，输出用于指示全数字锁相环电路相位锁定完成的相位锁定输出信号。
在另一种全数字锁相环电路中，在全数字锁相环电路开始工作后，提高锁相环电路中电压控制振荡器(VCO，voltage controlled oscillator)的输入电流，使得输出的反馈信号的输出频率快速增加，通过计数器对电压控制振荡器输出的振荡信号进行计数，在确定振荡信号的输出频率接近参考信号的目标频率时，输出用于指示全数字锁相环电路相位锁定完成的相位锁定输出信号。
在以上两种电路中，全数字锁相环电路输出用于指示相位锁定完成的相位锁定输出信号的锁定时间均通过粗略估算的方式确定，从而使得到的锁定时间与实际锁定时间有较大的误差，输出相位锁定输出信号的时间不准确。
在本发明实施例中，通过相位比较输出电路对参考信号以及反馈信号的相位进行比较，并输出反馈信号以及参考信号的相位差，相位锁定输出电路根据所述相位差位于预设的第一相位区间，输出用于指示全数字锁相环电路的相位锁定的相位锁定输出信号。从而，相比通过粗略估算的方式确定相位锁定的时间，输出相位锁定输出信号，本发明可以在相位差位于预设的第一相位区间时输出相位锁定输出信号，可以通过相位差更准确的确定全数字锁相环电路的相位锁定完成的时间，进而可以提升相位锁定检测的检测精度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图1所示的相位锁定检测输出电路的结构示意图，在本发明实施例中，相位锁定检测输出电路应用于锁相环电路，所述相位锁定检测输出电路具体可以包括：相位比较输出电路11，以及与所述相位比较输出电路11耦接的相位锁定输出电路12。
相位比较输出电路11适于对所述全数字锁相环电路的参考信号以及反馈信号的相位进行比较，并输出所述反馈信号以及参考信号的相位差。
相位锁定输出电路12适于在所述相位差位于预设的第一相位区间时，输出用于指示所述全数字锁相环电路相位锁定的相位锁定输出信号。
其中，本发明实施例中所述“耦接”可以理解为直接连接或间接连接，后文对“耦接”的解释一致，不进行一一说明。
在具体实施中，相位差为用于表示参考信号与反馈信号的相位时间的差值，例如，可以是所述参考信号与所述反馈信号的上升沿到来时，参考信号的上升沿与反馈信号的上升沿之间的相位时间的差值。
在具体实施中，若相位差的值为0，则可以表示所述反馈信号与所述参考信号的相位一致，所述反馈信号与所述参考信号的相位一致，全数字锁相环电路的相位锁定完成；若所述相位差的值为+2，则表示所述反馈信号的相位超前所述参考信号的相位2个精度步长；若所述相位差的值为-2，则表示所述反馈信号的相位滞后所述参考信号的相位2个精度步长。其中，精度步长用于描述所述相位比较输出电路11能够分辨的最小相位差。
相位区间为用于确定所述相位差精确度。在具体实施中，相位区间可以根据相位选择信号确定，例如，若相位选择信号为00，则确定所述相位区间的范围为0，若相位选择信号为01，则可以确定所述相位区间的范围为-1～+1，若相位选择信号为10，则确定所述相位区间的范围为-2～+2，以此类推。本领域技术人员可以理解的是，此处仅为举例说明，并非对相位区间以及相位选择信号的方式以及关联关系的限制。
在具体实施中，所述相位比较输出电路11可以包括时间数字转换器，所述时间数字转换器的一个输入端接收所述参考信号，所述时间数字转换器的另一个输入端接收所述反馈信号，所述时间数字转换器适于对所述参考信号以及反馈信号进行转换，以分别得到所述参考信号和反馈信号对应的相位信息，并对所述相位信息进行比较，以输出对应所述参考信号与所述反馈信号的相位差。
继续参考图1，在本发明一具体实施中，所述相位锁定输出电路12可以包括：第一相位选择电路121，所述第一相位选择电路121适于判定在所述参考信号的参考周期内，所述全数字锁相环电路的数字控制振荡器输出的振荡信号的数量是否满足预设值，以及判定所述相位差是否位于所述第一相位区间，并根据判定结果输出第一锁定输出信号，所述第一锁定输出信号作为所述相位锁定输出信号。
在具体实施中，在所述参考信号的参考周期内，数字控制振荡器输出的振荡信号的数量可以用于确定所述全数字锁相环电路的频率锁定是否完成，若所述数字控制振荡器输出的振荡信号的数量满足预设值，则确定所述全数字锁相环电路的频率锁定完成，反之，则确定所述全数字锁相环电路的频率锁定未完成。
在具体实施中，可以通过计数器或者具有计数功能的电路对所述数字控制振荡器输出的振荡信号进行计数，以确定所述全数字锁相环电路输出振荡信号的数量。
通过第一相位选择电路对相位差是否位于第一相位区间进行判定，以及对参考信号的参考周期内数字控制振荡器输出的振荡信号的数量进行计数，并输出相位锁定输出信号，相位锁定输出信号的输出根据相位差以及频率锁定状态确定，从而可以准确的确定全数字锁相环电路的相位锁定完成的时间，提升相位锁定检测的检测精度；并且，通过第一相位选择电路实现多种检测功能，可以简化电路结构，使电路结构较为简单。
在具体实施中，所述相位锁定输出信号为高电平时，指示所述全数字锁相环电路的相位锁定完成，所述相位锁定输出信号为低电平时，指示所述全数字锁相环电路的相位锁定未完成。
如前所述，以所述第一锁定输出信号作为所述相位锁定输出信号，所述第一锁定输出信号的电平状态通过第一相位选择电路121对所述相位差与所述第一相位区间的判定结果，以及所述振荡信号的数量与预设值的比较结果确定。
在具体实施中，若在所述参考信号的参考周期内，所述数字控制振荡器输出的振荡信号的数量满足预设数值，且所述相位差位于所述第一相位区间，则所述第一相位选择电路121输出高电平的所述第一锁定输出信号，否则，输出低电平的所述第一锁定输出信号。
图2为本发明一具体实施例中相位锁定检测输出电路的结构示意图，结合参考图1和图2，所述相位比较输出电路11可以包括时间数字转换器21，所述第一相位选择电路121可以包括第一相位选择器22。
在具体实施中，所述时间数字转换器21可以以所述反馈信信号FB_CLK以及所述参考信号REF_CLK为输入，输出相位差TDC_CODE，所述第一相位选择器22以所述相位差TDC_CODE以及第一相位选择信号PM_DETECT1为输入，输出相位锁定输出信号LOCK_DONE。若所述相位差TDC_CODE位于所述第一相位选择信号PM_DETECT1确定的第一相位区间，并且在所述参考信号REF_CLK的参考周期内所述数字控制振荡器输出的振荡信号的数量满足预设值，则所述第一相位选择器22输出高电平的相位锁定输出信号LOCK_DONE，否则，所述第一相位选择器22输出低电平的相位锁定输出信号LOCK_DONE。其中，高电平的相位锁定输出信号LOCK_DONE指示所述全数字锁相环电路的相位锁定完成，低电平的相位锁定输出信号LOCK_DONE指示所述全数字锁相环电路的相位锁定未完成。
继续参考图1，在本发明另一具体实现中，所述相位锁定输出电路12可以包括：第二相位选择电路122，频率计数电路123以及分别与所述第二相位选择电路122和所述频率计数电路123耦接的相位锁定信号输出电路124。
在具体实施中，所述第二相位选择电路122适于判定所述相位差是否位于所述第一相位区间，基于判断结果输出第二锁定输出信号；所述频率计数电路123适于在所述参考信号的参考周期内，对所述数字控制振荡器输出的振荡信号的数量进行计数，并基于计数结果输出第三锁定输出信号；所述相位锁定信号输出电路124适于根据所述第二锁定输出信号以及第三锁定输出信号，输出所述相位锁定输出信号。
本领域技术人员可以理解的是，本发明实施例中的“第一”、“第二”“第三”仅为区分不同的对象，并不代表对其实现方式的具体限制。
通过第二相位选择电路输出第二锁定输出信号，频率计数电路对所述数字控制振荡器输出的振荡信号的数量进行计数并输出第三锁定输出信号，相位锁定信号输出电路根据第二锁定输出信号以及第三锁定输出信号输出相位锁定输出信号，可以使多个电路独立执行检测以及计算工作，可以提升电路的工作效率。
在具体实施中，在所述参考信号的振荡周期内，若所述数字控制振荡器输出的所述振荡信号的数量满足预设数值，则所述频率计数电路123输出高电平的所述第三锁定输出信号，否则，输出低电平的所述第三锁定输出信号。其中，高电平的所述第三锁定输出信号指示所述全数字锁相环电路的频率锁定完成。
在具体实施中，所述相位锁定信号输出电路124可以包括与门电路，所述与门电路的一个输入端与所述第二相位选择电路122的输出端耦接，所述与门电路的另一个输入端与所述频率计数电路123的输出端耦接，所述与门电路适于根据所述第二锁定输出信号以及所述第三锁定输出信号的电平状态输出对应的所述相位锁定输出信号。
在具体实施中，若所述第二锁定输出信号以及所述第三锁定输出信号均为高电平信号时，所述与门电路输出高电平的相位锁定输出信号，否则，输出低电平的相位锁定输出信号。
图3是本发明另一具体实施例中相位锁定检测输出电路的结构示意图，结合参考图1和图3，在具体实施中，所述相位比较输出电路11可以包括时间数字转换器21，所述第二相位选择电路122可以包括第二相位选择器31，所述频率计数电路123可以包括频率计数器32，所述相位锁定信号输出电路124可以包括与门电路33。
在具体实施中，所述时间数字转换器21以所述反馈信号FB_CLK以及所述参考信号REF_CLK为输入，输出相位差TDC_CODE。
第二相位选择器31以所述相位差TDC_CODE以及第一相位选择信号PM_DETECT1为输入，输出第二锁定输出信号PHASE_NEAR。若所述相位差TDC_CODE位于所述第一相位区间，所述第二相位选择器31输出高电平的第二锁定输出信号PHASE_NEAR，否则，输出低电平的第二锁定输出信号PHASE_NEAR。
频率计数器32通过对数字控制振荡器输出的所述振荡信号的数量进行计数，并确定所述计数的数量是否满足预设数值，输出所述第三锁定输出信号FREQ_NEAR。在具体实施中，若所述计数的数量满足预设数值，则所述频率计数器32输出高电平的第三锁定输出信号FREQ_NEAR，否则，输出低电平的第三锁定输出信号FREQ_NEAR。
所述与门电路33以所述第二锁定输出信号PHASE_NEAR以及第三锁定输出信号PHASE_NEAR为输入，并输出对应的相位锁定输出信号LOCK_DONE。在具体实施中，若所述第二锁定输出信号PHASE_NEAR以及所述第三锁定输出信号PHASE_NEAR均为高电平信号时，则所述与门电路33输出高电平的相位锁定输出信号LOCK_DONE，否则，输出低电平的相位锁定输出信号LOCK_DONE。
继续参考图1，在本发明又一具体实现中，所述相位锁定输出电路12还可以包括：相位检测电路125，所述相位检测电路125耦接至所述相位锁定信号输出电路124以及所述相位比较输出电路11，所述相位检测电路125适于输出选择控制信号，所述相位锁定信号输出电路124适于在所述选择控制信号的控制下，选择所述第二锁定输出信号或所述第三锁定输出信号作为所述相位锁定输出信号并输出。
通过相位检测电路输出选择控制信号，并控制相位锁定信号输出电路选择第二锁定输出信号或第三锁定输出信号作为所述相位锁定输出信号输出，从而，可以根据不同的相位锁定精度要求确定以不同的输入信号作为相位锁定输出信号，进而可以使相位锁定检测输出电路的应用于不同精度要求的场合。
在具体实施中，所述相位检测电路125适于根据所述相位差、用于控制所述相位检测电路125的检测控制信号、第二相位区间、以及在所述参考信号的振荡周期内所述数字控制振荡器输出的振荡信号的数量，确定输出对应的所述选择控制信号。具体的，若所述相位检测电路125输入的所述检测控制信号为高电位检测控制信号，所述相位差位于所述第二相位区间，以及所述振荡信号的数量满足预设数值，则所述相位检测电路125输出高电平的所述选择控制信号，否则，输出低电平的所述选择控制信号。
在具体实施中，所述第二相位区间基于所述相位检测电路125接收的第二相位选择信号确定。所述第一相位选择信号确定的所述第一相位区间的区间范围小于所述第二相位选择信号确定的所述第二相位区间的区间范围。
其中，相位区间的区间范围越大，表示相位锁定检测的检测精度越低，相位区间的区间范围越小，表示相位锁定检测的检测精度越高。
通过使第一相位区间的区间范围小于第二相位区间的区间范围，可以使相位比较输出电路输出的相位差预先满足相位检测电路的要求，从而可以通过相位检测电路输出检测控制信号控制相位锁定信号输出电路选择第二相位选择电路的输出信号作为相位锁定输出信号输出，进而可以实现相位锁定检测输出电路对不同精度要求的选择。
图4是本发明又一具体实施例中相位锁定检测输出电路的结构示意图，结合参考图1和图4，在具体实施中，所述相位比较输出电路11可以包括时间数字转换器21，所述第二相位选择电路122可以包括第二相位选择器31，所述频率计数电路123可以包括频率计数器32，所述相位检测电路125可以包括相位检测器41，所述相位锁定信号输出电路124可以包括数据选择器42。
在具体实施中，时间数字转换器21、第二相位选择器31以及频率计数器32的功能及其作用可以参照上一实施例所述，在此不做赘述。
在具体实施中，相位检测器41以所述相位差TDC_CODE、检测控制信号ENABLE_PHASE_SEL以及第二相位选择信号PM_DETECT2为输入，输出选择控制信号PHASE_SEL。若所述检测控制信号ENABLE_PHASE_SEL为高电平，所述相位差TDC_CODE位于所述第二相位选择信号PM_DETECT2确定的第二相位区间，振荡信号的数量满足预设数值，所述相位检测器41输出高电平的选择控制信号PHASE_SEL，否则，输出低电平的选择控制信号PHASE_SEL。
数据选择器42以所述第二锁定输出信号PHASE_NEAR以及第三锁定输出信号PHASE_NEAR为输入，在相位检测器41输出的选择控制信号PHASE_SEL的控制下，选择所述第二锁定输出信号PHASE_NEAR或所述第三锁定输出信号PHASE_NEAR作为所述相位锁定输出信号LOCK_DONE输出。在具体实施中，若所述选择控制信号PHASE_SEL为高电平，所述数据选择器42选择所述第二锁定输出信号PHASE_NEAR输出，若所述选择控制信号PHASE_SEL为低电平，所述数据选择器42选择所述第三锁定输出信号PHASE_NEAR输出。
本发明实施例还提供了一种全数字锁相环系统，参考图5，所述全数字锁相环系统可以包括：如上所述的相位锁定检测输出电路51，以及全数字锁相环电路52，所述全数字锁相环电路52可以包括：数字控制振荡器521，所述数字控制振荡器521适于输出所述振荡信号。
在具体实施中，所述全数字锁相环电路52还可以包括：环路分频电路522，所述环路分频电路522与所述数字控制振荡器521耦接，所述环路分频电路522适于按照预设的分频比，对所述数字控制振荡器521输出的所述振荡信号进行分频，并输出对应所述振荡信号的反馈信号。
在具体实施中，所述全数字锁相环电路52还可以包括：反馈调节电路523，所述反馈调节电路523与所述数字控制振荡器521以及所述相位锁定检测输出电路51耦接，所述反馈调节电路523适于根据所述相位锁定检测输出电路51输出的相位差，输出反馈调节信号，所述反馈调节信号用于调节所述数字控制振荡器521生成所述振荡信号的输出频率。
在具体实施中，全数字锁相环系统的结构可以不同，以下将通过一具体实施例对全数字锁相环系统的原理进行详细说明。
图6示出了本发明一具体实施例中全数字锁相环系统的结构示意图，在具体实施中，全数字锁相环系统可以包括电源输入电路61，数字控制振荡器62，环路分频电路63，时间数字转换器64，同步串行及调制电路65，加法器66，数字环路滤波器67，反馈调节输出电路68以及相位锁定输出电路69。
其中，所述电源输入模块61包括调节器，以及与所述调节器耦接的数模转换器。在具体实施中，所述调节器适于控制所述数模转换器输出的电压的稳定性。
在具体实施中，所述数字控制振荡器62与所述电源输入模块61耦接，所述数字控制振荡器62适于基于所述电源输入模块61提供的电压，生成振荡信号并输出。
在具体实施中，所述环路分频电路63与所述数字控制振荡器62耦接，所述环路分频电路63适于以预设的分频比对来自所述数字控制振荡器62的所述振荡信号进行分频，并输出对应所述振荡信号的反馈信号FB_CLK。
在具体实施中，所述时间数字转换器64与所述环路分频电路63耦接，所述时间数字转换器64以所述参考信号REF_CLK和所述反馈信号FB_CLK为输入，对所述参考信号REF_CLK以及反馈信号FB_CLK进行转换，以分别得到所述参考信号REF_CLK和反馈信号FB_CLK对应的相位信息，并对所述相位信息进行比较，以输出对应所述参考信号REF_CLK与所述反馈信号FB_CLK的相位差TDC_CODE。
在具体实施中，同步串行及调制电路65可以以频率命令字信号FCW为输入，输出用于抵消噪声误差的噪声误差信号。其中，所述频率命令字信号FCW可以包括整数分频值以及小数分频值，所述噪声误差信号可以包括噪声误差抵消量。
在具体实施中，所述同步串行及调制电路65可以包括同步串行控制器以及第一∑Δ调制器，所述同步串行控制器适于根据所述频率命令字信号FCW控制所述全数字锁相环系统按照所述整数分频值以及小数分频值确定的频率进行调制；所述第一∑Δ调制器适于以所述小数分频值为输入，生成对应所述小数分频值的噪声误差抵消量。
需要说明的是，在具体实施中，所述频率命令字信号FCW还可以用于全数字锁相环系统中的环路分频电路63，加法器66，数字环路滤波器67，反馈调节输出电路68以及相位锁定输出电路69，从而控制所述全数字锁相环系统，使得全数字锁相环系统配置在期望的工作频率内。
在具体实施中，加法器66分别与所述时间数字转换器64以及所述同步串行及调制电路65耦接，所述加法器66适于以所述相位差TDC_CODE以及所述同步串行及调制电路65输出的噪声误差信号为输入，对所述相位差TDC_CODE以及所述噪声误差信号确定的噪声误差抵消量进行相加或相减，以生成相位误差PHASE_ERROR，生成的所述相位误差PHASE_ERROR输入所述数字环路滤波器67。
在具体实施中，数字环路滤波器67与所述加法器66耦接，所述数字环路滤波器67可以包括比例路径以及积分路径，所述比例路径用于追踪所述相位误差PHASE_ERROR的相位变化，所述积分路径用来追踪所述相位误差PHASE_ERROR的长期频率漂移。所述数字环路滤波器67适于根据预设的参数，对所述相位误差PHASE_ERROR进行过滤，并输出对应的整数信号与分数信号。
在具体实施中，反馈调节输出电路68与所述数字环路滤波器67耦接，所述反馈调节输出68可以包括数控振荡解码器681以及第二∑Δ调制器682，所述数控振荡解码器681适于以所述整数信号为输入，输出第一控制信号，所述第二∑Δ调制器682适于以所述分数信号为输入，输出第二控制信号，所述第一控制信号以及所述第二控制信号分别用于调节所述电源输入模块61输出电流大小。
在具体实施中，所述相位锁定输出电路69与所述时间数字转换器64耦接，所述相位锁定输出电路69适于以所述时间数字转换器64输出的相位差TDC_CODE为输入，判定所述相位差TDC_CODE是否位于预设的第一相位区间，输出用于指示所述全数字锁相环电路相位锁定的相位锁定输出信号。其中，所述相位锁定输出电路69的电路结构以及功能可以参见前文所述，在此不做赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种相位锁定检测输出电路，所述相位锁定检测输出电路应用于全数字锁相环电路，其特征在于，包括：
相位比较输出电路，所述相位比较输出电路适于对所述全数字锁相环电路的参考信号以及反馈信号的相位进行比较，并输出所述反馈信号以及参考信号的相位差，其中，所述相位差用于表示所述参考信号与所述反馈信号的相位时间的差值；以及
相位锁定输出电路，所述相位锁定输出电路与所述相位比较输出电路耦接，所述相位锁定输出电路适于在所述相位差位于预设的第一相位区间时，输出用于指示所述全数字锁相环电路相位锁定的相位锁定输出信号。
2.根据权利要求1所述的相位锁定检测输出电路，其特征在于，所述相位锁定输出电路包括：第一相位选择电路，所述第一相位选择电路适于判定在所述参考信号的参考周期内，所述全数字锁相环电路的数字控制振荡器输出的振荡信号的数量是否满足预设值，以及判定所述相位差是否位于所述第一相位区间，并根据判定结果输出第一锁定输出信号，所述第一锁定输出信号作为所述相位锁定输出信号。
3.根据权利要求2所述的相位锁定检测输出电路，其特征在于，若在所述参考信号的参考周期内，所述数字控制振荡器输出的振荡信号的数量满足预设数值，且所述相位差位于所述第一相位区间，则所述第一相位选择电路输出高电平的所述第一锁定输出信号，否则，输出低电平的所述第一锁定输出信号。
4.根据权利要求1所述的相位锁定检测输出电路，其特征在于，所述相位锁定输出电路包括：
第二相位选择电路，所述第二相位选择电路适于判定所述相位差是否位于所述第一相位区间，基于判断结果输出第二锁定输出信号；
频率计数电路，所述频率计数电路适于在所述参考信号的参考周期内，对所述全数字锁相环电路的数字控制振荡器输出的振荡信号的数量进行计数，并基于计数结果输出第三锁定输出信号；
相位锁定信号输出电路，所述相位选择电路分别与所述第二相位选择电路以及所述频率计数电路耦接，所述相位锁定信号输出电路适于根据所述第二锁定输出信号以及第三锁定输出信号，输出所述相位锁定输出信号。
5.根据权利要求4所述的相位锁定检测输出电路，其特征在于，在所述参考信号的振荡周期内，所述数字控制振荡器输出的所述振荡信号的数量满足预设数值，则所述频率计数电路输出高电平的所述第三锁定输出信号，否则，输出低电平的所述第三锁定输出信号。
6.根据权利要求4所述的相位锁定检测输出电路，其特征在于，所述相位锁定信号输出电路包括与门电路，所述与门电路的一个输入端与所述第二相位选择电路的输出端耦接，所述与门电路的另一个输入端与所述频率计数电路的输出端耦接，所述与门电路适于根据所述第二锁定输出信号以及所述第三锁定输出信号的电平状态输出对应的所述相位锁定输出信号。
7.根据权利要求4所述的相位锁定检测输出电路，其特征在于，所述相位锁定输出电路还包括：相位检测电路，所述相位检测电路耦接至所述相位锁定信号输出电路以及所述相位比较输出电路，所述相位检测电路适于输出选择控制信号；
所述相位锁定信号输出电路适于在所述选择控制信号的控制下，选择所述第二锁定输出信号或所述第三锁定输出信号作为所述相位锁定输出信号并输出。
8.根据权利要求7所述的相位锁定检测输出电路，其特征在于，所述相位检测电路适于根据所述相位差、用于控制所述相位检测电路的检测控制信号、第二相位区间、以及在所述参考信号的振荡周期内所述数字控制振荡器输出的振荡信号的数量，确定输出对应的所述选择控制信号。
9.根据权利要求8所述的相位锁定检测输出电路，其特征在于，若所述相位检测电路输入的所述检测控制信号为高电位检测控制信号，所述相位差位于所述第二相位区间，所述振荡信号的数量满足预设数值，则所述相位检测电路输出高电平的所述选择控制信号，否则，输出低电平的所述选择控制信号。
10.根据权利要求8所述的相位锁定检测输出电路，其特征在于，所述第一相位区间由所述第二相位选择电路接收的第一相位选择信号确定，所述第二相位区间由所述相位检测电路接收的第二相位选择信号确定，所述第一相位选择信号确定的所述第一相位区间的区间范围小于所述第二相位选择信号确定的所述第二相位区间的区间范围。
11.根据权利要求1所述的相位锁定检测输出电路，其特征在于，所述相位比较输出电路包括时间数字转换器，所述时间数字转换器的一个输入端接收所述参考信号，所述时间数字转换器的另一个输入端接收所述反馈信号，所述时间数字转换器适于对所述参考信号以及反馈信号进行转换，以分别得到所述参考信号和反馈信号对应的相位信息，并对所述相位信息进行比较，以输出对应所述参考信号与所述反馈信号的相位差。
12.一种全数字锁相环系统，其特征在于，包括：如权利要求1至11任一项所述的相位锁定检测输出电路，以及全数字锁相环电路，其中所述全数字锁相环电路包括：数字控制振荡器，所述数字控制振荡器适于输出振荡信号。
13.根据权利要求12所述的全数字锁相环系统，其特征在于，所述全数字锁相环电路还包括：环路分频电路，所述环路分频电路与所述数字控制振荡器耦接，所述环路分频电路适于按照预设的分频比，对所述数字控制振荡器输出的所述振荡信号进行分频，并输出对应所述振荡信号的反馈信号。
14.根据权利要求12所述的全数字锁相环系统，其特征在于，所述全数字锁相环电路还包括：反馈调节电路，所述反馈调节电路与所述数字控制振荡器以及所述相位锁定检测输出电路耦接，所述反馈调节电路适于根据所述相位锁定检测输出电路输出的相位差，输出反馈调节信号，所述反馈调节信号用于调节所述数字控制振荡器生成所述振荡信号的输出频率。
CN201910345558.6A 2019-04-26 2019-04-26 相位锁定检测输出电路及全数字锁相环系统 Active CN110061737B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910345558.6A CN110061737B (zh) 2019-04-26 2019-04-26 相位锁定检测输出电路及全数字锁相环系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910345558.6A CN110061737B (zh) 2019-04-26 2019-04-26 相位锁定检测输出电路及全数字锁相环系统

Publications (2)

Publication Number Publication Date
CN110061737A CN110061737A (zh) 2019-07-26
CN110061737B true CN110061737B (zh) 2023-05-16

Family

ID=67321190

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910345558.6A Active CN110061737B (zh) 2019-04-26 2019-04-26 相位锁定检测输出电路及全数字锁相环系统

Country Status (1)

Country Link
CN (1) CN110061737B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112039527A (zh) * 2020-09-07 2020-12-04 成都海光微电子技术有限公司 数模转换电路及全数字锁相环

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1380749A (zh) * 2001-04-10 2002-11-20 日本电气株式会社 锁相检测电路
US6985551B1 (en) * 2000-05-30 2006-01-10 Telefonaktiebolaget L M Ericsson (Publ) Linear dead-band-free digital phase detection
KR20080001435A (ko) * 2006-06-29 2008-01-03 주식회사 하이닉스반도체 지연고정루프
CN101951259A (zh) * 2010-08-26 2011-01-19 上海南麟电子有限公司 锁相环及其自动频率校准电路、锁相环自调谐锁定方法
CN106301357A (zh) * 2016-07-25 2017-01-04 南方科技大学 一种全数字锁相环
CN106537784A (zh) * 2014-04-30 2017-03-22 高通股份有限公司 低噪声锁相环

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6985551B1 (en) * 2000-05-30 2006-01-10 Telefonaktiebolaget L M Ericsson (Publ) Linear dead-band-free digital phase detection
CN1380749A (zh) * 2001-04-10 2002-11-20 日本电气株式会社 锁相检测电路
KR20080001435A (ko) * 2006-06-29 2008-01-03 주식회사 하이닉스반도체 지연고정루프
CN101951259A (zh) * 2010-08-26 2011-01-19 上海南麟电子有限公司 锁相环及其自动频率校准电路、锁相环自调谐锁定方法
CN106537784A (zh) * 2014-04-30 2017-03-22 高通股份有限公司 低噪声锁相环
CN106301357A (zh) * 2016-07-25 2017-01-04 南方科技大学 一种全数字锁相环

Also Published As

Publication number Publication date
CN110061737A (zh) 2019-07-26

Similar Documents

Publication Publication Date Title
JP4455757B2 (ja) 位相同期ループの帯域幅を調整する方法および装置
US8456242B2 (en) Frequency locked loop
US6809598B1 (en) Hybrid of predictive and closed-loop phase-domain digital PLL architecture
US7558311B2 (en) Spread spectrum clock generator and method for generating a spread spectrum clock signal
US7907022B2 (en) Phase-locked loop and method for operating the same
US7482880B2 (en) Frequency modulated output clock from a digital frequency/phase locked loop
US6351164B1 (en) PLL circuit
EP3758234A1 (en) All digital phase locked loop (adpll) with frequency locked loop
US8258834B2 (en) Lock detector, method applicable thereto, and phase lock loop applying the same
US20140009192A1 (en) Clock generation circuit and method for controlling clock generation circuit
EP2291914B1 (en) Fast-locking bang-bang pll with low output jitter
US8237511B2 (en) Local oscillator and phase adjusting method for the same
US20020131541A1 (en) Spread spectrum modulation technique for frequency synthesizers
US11757456B2 (en) Phase-locked loop circuit and digital operation system
US20100085089A1 (en) Phase-locked loop circuit
CN110061737B (zh) 相位锁定检测输出电路及全数字锁相环系统
US8664989B1 (en) Method to increase frequency resolution of a fractional phase-locked loop
KR101866241B1 (ko) 직접 디지털 주파수 합성기를 이용한 위상 고정루프
US20170324418A1 (en) Frequency Synthesizing Device and Automatic Calibration Method Thereof
CN109712591B (zh) 时序控制方法、时序控制芯片和显示装置
CN110061738B (zh) 一种全数字锁相环电路
US9742414B2 (en) Reducing errors due to non-linearities caused by a phase frequency detector of a phase locked loop
KR20140090455A (ko) 위상 고정 루프 회로
CN107547084B (zh) 频率控制电路、频率控制方法以及锁相回路电路
EP3624344B1 (en) Pll circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 300384 Tianjin Binhai New Area Tianjin Huayuan Industrial Zone No. 18 Haitai West Road North 2-204 Industrial Incubation-3-8

Applicant after: Haiguang Information Technology Co.,Ltd.

Address before: 300384 Tianjin Binhai New Area Tianjin Huayuan Industrial Zone No. 18 Haitai West Road North 2-204 Industrial Incubation-3-8

Applicant before: HAIGUANG INFORMATION TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant