CN110061738B - 一种全数字锁相环电路 - Google Patents

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Abstract

本发明实施例公开了一种全数字锁相环电路，所述全数字锁相环电路包括：数字控制振荡电路，以及与所述数字控制振荡电路耦接的锁定电路；所述数字控制振荡电路适于生成振荡信号；所述锁定电路适于基于所述振荡信号的生成频率确定所述数字控制振荡电路的频率锁定完成后，响应于参考信号的边沿的到来，输出锁定反馈信号。本发明实施例中的技术方案可以减少全数字锁相环电路的相位锁定时间。

Description

一种全数字锁相环电路
技术领域
本发明涉及电路领域，尤其是涉及一种全数字锁相环电路。
背景技术
随着集成电路深亚微米工艺的发展，人们对嵌入式芯片性能和成本的要求越来越高。高集成度、可移植性、可靠性以及低成本等一系列问题的挑战，使得传统的模拟锁相环已经充分暴露了其明显的劣势。因此，目前出现一种趋势，将模拟锁相环中的压控振荡器换成数控振荡器(Digitally Controlled Oscillator，DCO)，将模拟滤波器换成数字滤波器，形成全数字锁相环。
在全数字锁相环中，从环路启动到环路稳定所需的时间较长，如何减少环路稳定的时间，减少全数字锁相环的相位锁定时间成为亟待解决的问题。
发明内容
本发明实施例解决的技术问题是减少锁相环的相位锁定时间。
为解决上述技术问题，本发明实施例提供了一种全数字锁相环电路，包括：数字控制振荡电路，以及与所述数字控制振荡电路耦接的锁定电路；所述数字控制振荡电路适于生成振荡信号；所述锁定电路适于基于所述振荡信号的生成频率确定所述全数字锁相环电路的频率锁定完成后，响应于参考信号的边沿的到来，输出锁定反馈信号。
可选的，所述锁定电路包括：锁定控制信号生成电路，以及与所述锁定控制信号生成电路偶接的锁定反馈电路；所述锁定控制信号生成电路适于响应于所述参考信号的边沿的到来，输出对应的锁定控制信号；所述锁定反馈电路适于在所述锁定控制信号的控制下，选择对应的并行数据为输入，并输出对应的锁定反馈信号。
可选的，所述锁定反馈电路包括：数据选择电路，以及与所述数据选择电路耦接的串行电路；所述数据选择电路与所述锁定控制信号生成电路耦接，适于基于所述锁定控制信号，选择并输出对应的并行数据；所述串行电路适于读取所述并行数据，并输出对应所述并行数据的所述锁定反馈信号。
可选的，所述并行数据包括多位高电平并行数据以及多位低电平并行数据，所述锁定控制信号包括高电平的锁定控制信号以及低电平的锁定控制信号；若所述锁定控制信号生成电路输出低电平的锁定控制信号，则控制所述锁定反馈电路选择低电平的并行数据输入；若所述锁定控制信号生成电路输出高电平的锁定控制信号，则控制所述锁定反馈电路选择高电平的并行数据输入。
可选的，所述并行数据的位数与所述全数字锁相环电路的整数分频值相等。
可选的，所述锁定电路适于响应于所述参考信号的上升沿的到来，输出高电平的锁定反馈信号。
可选的，所述锁定电路包括：计数电路，以及与所述计数电路耦接的比较电路；所述计数电路适于在所述参考信号的每一信号周期内，对所述数字控制振荡电路生成的振荡信号的数量进行计数，以根据计数数量确定所述数字控制振荡电路生成所述振荡信号的生成频率；所述比较电路适于比较所述振荡信号的计数数量与所述全数字锁相环电路的整数分频值确定所述全数字锁相环电路的频率锁定是否完成。
可选的，若所述计数数量小于所述全数字锁相环电路的整数分频值，则确定所述全数字锁相环电路的频率锁定未完成，否则，确定所述全数字锁相环电路的频率锁定完成。
可选的，所述全数字锁相环电路还包括：时间数字转换电路，所述时间数字转换电路与所述锁定电路以及所述数字控制振荡电路耦接，所述时间数字转换电路适于以所述锁定反馈信号与所述参考信号为输入，并输出相位差，所述相位差用于调节所述数字控制振荡电路输出所述振荡信号。
可选的，所述全数字锁相环电路还包括：相位锁定检测电路，所述相位锁定检测电路与所述时间数字转换电路耦接，所述相位锁定检测电路适于根据所述时间数字转换电路输出的相位差输出相位锁定输出信号，所述相位锁定输出信号用于指示所述全数字锁相环电路的相位锁定完成。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，全数字锁相环电路包括数字控制振荡电路以及锁定电路，所述数字控制振荡电路适于生成振荡信号，所述锁定电路适于基于所述振荡信号的生成频率确定所述数字控制振荡电路的频率锁定完成后，响应于参考信号的边沿的到来，输出锁定反馈信号。从而，通过参考信号的边沿控制锁定反馈信号的输出，可以使输出的锁定反馈信号的相位与参考信号的相位较为接近，减小了锁定反馈信号的相位与参考信号的相位的相位差，可以缩短锁定反馈信号与参考信号的相位达到一致的时间，进而可以减少全数字锁相环电路的相位锁定时间。
进一步，通过锁定反馈电路选择对应锁定控制信号的并行数据为输入，并输出对应的锁定反馈信号，输出的锁定反馈信号基于并行数据生成，从而可以使输出的锁定反馈信号更准确。
附图说明
图1是一种全数字锁相环电路的锁定调节的波形示意图；
图2是本发明实施例中一种全数字锁相环电路的结构示意图；
图3是本发明实施例中一种锁定电路的结构示意图；
图4是本发明一具体实施例中锁定电路的结构示意图；
图5是图4所述锁定电路中电路信号的时序图；
图6是本发明一具体实施例中全数字锁相环电路的结构示意图。
具体实施方式
如背景技术所述，如何减少全数字锁相环的相位锁定时间成为亟待解决的问题。
全数字锁相环电路的锁定分为两个步骤，即粗调和细调，其中，粗调结束可以确定频率锁定完成，细调结束可以确定相位锁定完成。
在一种全数字锁相环电路中，经过粗调，确定全数字锁相环电路的频率锁定后，进入细调，即进行所述全数字锁相环电路的相位的调节。由于在频率锁定后，参考信号与反馈信号之间的相位有可能依然存储较大的相位差，例如180°，从开始进行所述全数字锁相环电路的细调到所述全数字锁相环电路的相位锁定完成，需要较长的时间，如图1所示“细调”部分时间段，大约为几微秒。
在本发明实施例中，全数字锁相环电路包括数字控制振荡电路以及锁定电路，所述数字控制振荡电路适于生成振荡信号，所述锁定电路适于基于所述振荡信号的生成频率确定所述数字控制振荡电路的频率锁定完成后，响应于参考信号的边沿的到来，输出锁定反馈信号。从而，通过参考信号的边沿控制锁定反馈信号的输出，可以使输出的锁定反馈信号的相位与参考信号的相位较为接近，减小了锁定反馈信号的相位与参考信号的相位的相位差，可以缩短锁定反馈信号与参考信号的相位达到一致的时间，进而可以减少全数字锁相环电路的相位锁定时间。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图2所示的全数字锁相环电路的结构示意图，在本发明实施例中，全数字锁相环电路20可以包括：数字控制振荡电路21，以及与所述数字控制振荡电路21耦接的锁定电路22。
其中，所述数字控制振荡电路21适于生成振荡信号；所述锁定电路22适于基于所述振荡信号的生成频率确定所述全数字锁相环电路20的频率锁定完成后，响应于参考信号的边沿的到来，输出锁定反馈信号。
数字控制振荡电路21生成振荡信号的生成频率基于输入的电流或电压确定。在具体实施中，若输入数字控制振荡电路21的电流或电压越大，在单位时间内，数字控制振荡电路21生成振荡信号的生成频率越快。
其中，本发明实施例中所述“耦接”可以理解为直接连接或间接连接，后文对“耦接”的解释一致，不进行一一说明。
在具体实施中，在所述全数字锁相环电路20的频率锁定完成后，输出锁定反馈信号，进行所述全数字锁相环电路20的相位的调节。通过响应于参考信号的边沿的到来，输出锁定反馈信号，锁定反馈信号的边沿与参考信号的边沿较为接近，相位差较小，可以缩短锁定反馈信号与参考信号的相位达到一致的时间，进而可以减少全数字锁相环电路的相位锁定时间。
在具体实施中，参考信号以及锁定反馈信号均为高点平有效信号，锁定电路22适于响应于所述参考信号的上升沿的到来，输出高电平的锁定反馈信号。本领域的技术人员可理解的时，在其他实施例中，锁定反馈信号也可以是低电平有效信号，锁定反馈信号也可以以在参考信号的下降沿到来时输出，对此不做限制。
参考图3，在本发明一具体实现中，所述锁定电路22可以包括：锁定控制信号生成电路31，以及与所述锁定控制信号生成电路31偶接的锁定反馈电路32。
在具体实施中，所述锁定控制信号生成电路31适于响应于所述参考信号的边沿的到来，输出对应的锁定控制信号，所述锁定反馈电路32适于在所述锁定控制信号的控制下，选择对应的并行数据为输入，并输出对应的锁定反馈信号。
如前所述，所述参考信号的边沿可以是参考信号的上升沿或者下降沿。所述锁定控制信号的生成可以响应于参考信号的上升沿或者下降沿的到来输出。
所述锁定控制信号可以包括高电平的锁定控制信号以及低电平的锁定控制信号。在本发明一具体实现中，所述高电平的锁定控制信号可以响应于所述参考信号的上升沿的到来输出。
并行数据可以包括多位高电平并行数据以及多位低电平并行数据。在具体实施中，若所述锁定控制信号生成电路31输出低电平的锁定控制信号，则控制所述锁定反馈电路32选择低电平的并行数据输入；若所述锁定控制信号生成电路31输出高电平的锁定控制信号，则控制所述锁定反馈电路32选择高电平的并行数据输入。
在具体实施中，若所述锁定反馈电路32选择低电平的并行数据输入，则输出低电平的锁定反馈信号，若所述锁定反馈电路32选择高电平的并行数据输入，则输出高电平的锁定反馈信号。
在具体实施中，所述并行数据的位数可以与所述全数字锁相环电路20的整数分频值相等。
其中，整数分频值用于确定所述全数字锁相环电路20输出的振荡信号与参考信号之间的关系，当振荡信号的生成频率与参考信号的频率的比值等于整数分频值时，所述全数字锁相环电路20的频率锁定完成。
在具体实施中，根据全数字锁相环电路20的不同，全数字锁相环电路20的整数分频值不同，例如，全数字锁相环电路20的整数分频值可以是8、9、16等，对此不做限制。
如前所述，并行数据的位数与全数字锁相环电路20的整数分频值相等，因此，所述并行数据可以是8位的并行数据，也可以是9位的并行数据，或者是16位的并行数据。需要说明的是，此处仅为举例说明，并非对并行数据的位数以及整数分频值的限制。
继续参考图3，在具体实施中，所述锁定反馈电路32可以包括：数据选择电路321，以及与所述数据选择电路321耦接的串行电路322。
其中，所述数据选择电路321与所述锁定控制信号生成电路31耦接，适于基于所述锁定控制信号，选择并输出对应的并行数据，所述串行电路322适于读取所述并行数据，并输出对应所述并行数据的所述锁定反馈信号。
如前所述，并行数据可以包括多位高电平并行数据以及多位低电平并行数据，锁定控制信号可以包括高电平的锁定控制信号以及低电平的锁定控制信号。以8位并行数据为例，在具体实施中，所述数据选择电路321可以基于低电平的锁定控制信号选择低电平的并行数据输入，所述串行电路322可以读取所述8位低电平数据，并转换为低电平串行数据，从而，输出的锁定反馈信号对应所述低电平数据，所述锁定反馈信号的电平状态为0；数据选择电路321也可以基于高电平的锁定控制信号选择高电平的并行数据输入，串行电路322可以读取所述8位高电平数据，并转换为高电平串行数据输出，此时，输出的锁定反馈信号的电平状态为1。
通过锁定反馈电路选择对应锁定控制信号的并行数据为输入，并输出对应的锁定反馈信号，输出的锁定反馈信号基于并行数据生成，从而可以使输出的锁定反馈信号更准确。
继续参照图3，在本发明又一具体实现中，所述锁定电路22可以包括：计数电路33，以及与所述计数电路33耦接的比较电路34。
在具体实施中，所述计数电路33适于在所述参考信号的每一信号周期内，对所述数字控制振荡电路21（图2所示）生成的振荡信号的数量进行计数，以根据计数数量确定所述数字控制振荡电路21生成所述振荡信号的生成频率，所述比较电路34适于比较所述振荡信号的计数数量与所述全数字锁相环电路10（图1所示）的整数分频值确定所述全数字锁相环电路10的频率锁定是否完成。
在具体实施中，所述计数电路33以及比较电路34可以集成于同一电路结构，或者也可以是单独的电路结构，对此不做限制。
在具体实施中，在所述参考信号的信号周期内，若计数电路33的计数数量小于所述全数字锁相环电路10的整数分频值，则确定所述全数字锁相环电路10的频率锁定未完成，否则，确定所述全数字锁相环电路10的频率锁定完成。
如前所述，全数字锁相环电路10的整数分频值可以是8、9、16等。在具体实施中，可以在参考信号的频率周期内，通过计数电路33对振荡信号的数量进行计数，在对振荡信号的计数数量等于所述全数字锁相环电路10的整数分频值时，确定全数字锁相环电路10的频率锁定完成。
图4示出了本发明一具体实施例中锁定电路的结构示意图，结合参考图3和图4，在具体实施中，所述锁定控制信号生成电路31可以包括频率锁定控制器41，数据选择电路321可以包括数据选择器42，所述串行电路322可以包括串行器43。
在具体实施中，频率锁定控制器41适于响应于参考信号的上升沿的到来，输出高电平的锁定控制信号CTRL。
数据选择器42的输入端0输入8位低电平并行数据8b’0000_0000，输入端1输入8位高电平并行数据8b’1111_1111，数据选择器42的控制端口与所述频率锁定控制器41耦接，根据频率锁定控制器41输出的锁定控制信号CTRL选择8位低电平并行数据8b’0000_0000或8位高电平并行数据8b’1111_1111输入。在具体实施中，锁定控制信号CTRL为高电平时，所述数据选择器42选择8位高电平并行数据8b’1111_1111输入，锁定控制信号CTRL为低电平时，所述数据选择器42选择并行数据8位低电平8b’0000_0000输入。
串行器43适于读取所述数据选择器42选择的并行数据，并转换为串行数据输出，例如，若数据选择器42选择8位低电平并行数据8b’0000_0000输入，则所述串行器43将所述8位低电平并行数据8b’0000_0000转换为低电平串行数据，此时，输出的锁定反馈信号FB_CLK为0；若数据选择器42选择8位高电平并行数据8b’1111_1111输入，则所述串行器43将所述8位高电平并行数据8b’1111_1111转换为高电平串行数据，此时输出的锁定反馈信号FB_CLK为1。
图5示出了图4所述锁定电路中电路信号的时序图。以下结合图4和图5，对电路时序进行详细说明。
在具体实施中，参考信号REF_CLK以固定频率输出，串行器43输出的锁定反馈信号FB_CLK以及频率锁定控制器41输出的锁定控制信号CTRL初始状态均为低电平。
在具体实施中，频率锁定控制器41在确定全数字锁相环电路相位锁定完成后，响应于参考信号REF_CLK上升沿的到来，使得输出的锁定控制信号CTRL的状态变为高电平，锁定反馈信号FB_CLK在锁定控制信号CTRL的控制下变为高电平，此时锁定反馈信号FB_CLK与参考信号REF_CLK的上升沿仍然存在一定的相位差，在经过较短时间的细调后，锁定反馈信号FB_CLK的上升沿与参考信号REF_CLK的上升沿一致，相位锁定完成。
通过参考信号的上升沿的到来控制锁定反馈信号的输出，可以使输出的锁定反馈信号的相位与参考信号的相位较为接近，减小了锁定反馈信号的相位与参考信号的相位差，可以缩短锁定反馈信号与参考信号的相位达到一致的时间，进而可以减少全数字锁相环电路的相位锁定时间。
继续参考图2，在具体实施中，所述全数字锁相环电路20还可以包括：时间数字转换电路23，所述时间数字转换电路23与所述锁定电路22以及所述数字控制振荡电路21耦接，所述时间数字转换电路23适于以所述锁定反馈信号与所述参考信号为输入，并输出相位差，所述相位差用于调节所述数字控制振荡电路输出所述振荡信号。
进一步的，所述全数字锁相环电路20还可以包括：相位锁定检测电路24，所述相位锁定检测电路24与所述时间数字转换电路23耦接，所述相位锁定检测电路24适于根据所述时间数字转换电路23输出的相位差输出相位锁定输出信号，所述相位锁定输出信号用于指示所述全数字锁相环电路10的相位锁定完成。
其中，相位差为0，则表示所述锁定反馈信号与所述参考信号的相位一致，若所述相位差为+2，则表示所述锁定反馈信号超前所述参考信号2个精度步长，若所述相位差为-2，则表示所述锁定反馈信号滞后所述参考信号2个精度步长。其中，精度步长用于描述所述时间数字转换电路23能够分辨的最小相位差。
在具体实施中，所述相位锁定检测电路24可以通过判定所述相位差是否位于预设的相位区间确定所述相位锁定输出信号。若所述相位差位于预设的相位区间，则可以输出高电平的相位锁定输出信号，否则，输出低电平的相位锁定输出信号。
图6示出了本发明一具体实施例中全数字锁相环电路的结构示意图，在具体实施中，全数字锁相环电路可以包括电源输入电路61，数字控制振荡器62，环路分频电路63，时间数字转换器64，同步串行及调制电路65，加法器66，数字环路滤波器67，反馈调节输出电路68以及相位锁定输出电路69。
其中，所述电源输入电路61可以包括调节器，以及与所述调节器耦接的数模转换器。在具体实施中，所述调节器适于控制所述数模转换器输出的电压的稳定性。
数字控制振荡器62与所述电源输入电路61耦接，所述数字控制振荡器62适于基于所述电源输入电路61提供的电压，生成振荡信号并输出。
在具体实施中，环路分频电路63可以包括前文所述锁定电路，所述环路分频电路63适于根据在参考信号REF_CLK的频率周期内，所述数字控制振荡器62输出的振荡信号的数量，以及参考信号REF_CLK的上升沿是否到来，输出对应的锁定反馈信号FB_CLK。
在具体实施中，所述时间数字转换器64与所述环路分频电路63耦接，所述时间数字转换器64以所述参考信号REF_CLK和所述锁定反馈信号FB_CLK为输入，对所述参考信号REF_CLK以及锁定反馈信号FB_CLK进行转换，分别得到所述参考信号REF_CLK和锁定反馈信号FB_CLK对应的相位信息，并对所述相位信息进行比较，输出对应所述参考信号REF_CLK与所述锁定反馈信号FB_CLK的相位差TDC_CODE。
在具体实施中，同步串行及调制电路65可以以频率命令字信号FCW为输入，输出用于抵消噪声误差的噪声误差信号。其中，所述频率命令字信号FCW可以包括整数分频值以及小数分频值，所述噪声误差信号可以包括噪声误差抵消量。
在具体实施中，所述同步串行及调制电路65可以包括同步串行控制器以及第一∑Δ调制器，所述同步串行控制器适于根据所述频率命令字信号FCW控制所述全数字锁相环电路按照所述整数分频值以及小数分频值确定的频率进行调制；所述第一∑Δ调制器适于以所述小数分频值为输入，生成对应所述小数分频值的噪声误差抵消量。
需要说明的是，在具体实施中，所述频率命令字信号FCW还可以用于全数字锁相环电路中的环路分频电路63，加法器66，数字环路滤波器67，反馈调节输出电路68以及相位锁定输出电路69，从而控制所述全数字锁相环电路，使得所述全数字锁相环电路配置在期望的工作频率内。
在具体实施中，加法器66分别与所述时间数字转换器64以及所述同步串行及调制电路65耦接，所述加法器66适于以所述相位差TDC_CODE以及所述同步串行及调制电路65输出的噪声误差信号为输入，对所述相位差TDC_CODE以及所述噪声误差信号确定的噪声误差抵消量进行相加或相减，以生成相位误差PHASE_ERROR，生成的所述相位误差PHASE_ERROR输入所述数字环路滤波器67。
在具体实施中，数字环路滤波器67与所述加法器66耦接，所述数字环路滤波器67可以包括比例路径以及积分路径，所述比例路径用于追踪所述相位误差PHASE ERROR的相位变化，所述积分路径用来追踪所述相位误差PHASE ERROR的长期频率漂移。所述数字环路滤波器67适于根据预设的参数，对所述相位误差PHASE ERROR进行过滤，并输出对应的整数信号与分数信号。
在具体实施中，反馈调节输出电路68与所述数字环路滤波器67耦接，所述反馈调节输出电路68可以包括数控振荡解码器681以及第二∑Δ调制器682，所述数控振荡解码器681适于以所述整数信号为输入，输出第一控制信号，所述第二∑Δ调制器682适于以所述分数信号为输入，输出第二控制信号，所述第一控制信号以及所述第二控制信号分别用于调节所述电源输入电路61输出电流大小。
在具体实施中，所述相位锁定输出电路69与所述时间数字转换器64耦接，所述相位锁定输出电路69适于根据所述时间数字转换器64输出的相位差TDC_CODE输出相位锁定输出信号，所述相位锁定输出信号用于指示所述全数字锁相环电路的相位锁定完成。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种全数字锁相环电路，其特征在于，包括：数字控制振荡电路，以及与所述数字控制振荡电路耦接的锁定电路；所述数字控制振荡电路适于生成振荡信号；所述锁定电路适于基于所述振荡信号的生成频率确定所述全数字锁相环电路的频率锁定完成后，响应于参考信号的边沿的到来，输出锁定反馈信号，以减小锁定反馈信号的相位与参考信号的相位的相位差。
2.根据权利要求1所述的全数字锁相环电路，其特征在于，所述锁定电路包括：锁定控制信号生成电路，以及与所述锁定控制信号生成电路偶接的锁定反馈电路；所述锁定控制信号生成电路适于响应于所述参考信号的边沿的到来，输出对应的锁定控制信号；所述锁定反馈电路适于在所述锁定控制信号的控制下，选择对应的并行数据为输入，并输出对应的锁定反馈信号。
3.根据权利要求2所述的全数字锁相环电路，其特征在于，所述锁定反馈电路包括：数据选择电路，以及与所述数据选择电路耦接的串行电路；所述数据选择电路与所述锁定控制信号生成电路耦接，适于基于所述锁定控制信号，选择并输出对应的并行数据；所述串行电路适于读取所述并行数据，并输出对应所述并行数据的所述锁定反馈信号。
4.根据权利要求2所述的全数字锁相环电路，其特征在于，所述并行数据包括多位高电平并行数据以及多位低电平并行数据，所述锁定控制信号包括高电平的锁定控制信号以及低电平的锁定控制信号；若所述锁定控制信号生成电路输出低电平的锁定控制信号，则控制所述锁定反馈电路选择低电平的并行数据输入；若所述锁定控制信号生成电路输出高电平的锁定控制信号，则控制所述锁定反馈电路选择高电平的并行数据输入。
5.根据权利要求4所述的全数字锁相环电路，其特征在于，所述并行数据的位数与所述全数字锁相环电路的整数分频值相等。
6.根据权利要求1所述的全数字锁相环电路，其特征在于，所述锁定电路适于响应于所述参考信号的上升沿的到来，输出高电平的锁定反馈信号。
7.根据权利要求1所述的全数字锁相环电路，其特征在于，所述锁定电路包括：计数电路，以及与所述计数电路耦接的比较电路；所述计数电路适于在所述参考信号的每一信号周期内，对所述数字控制振荡电路生成的振荡信号的数量进行计数，以根据计数数量确定所述数字控制振荡电路生成所述振荡信号的生成频率；所述比较电路适于比较所述振荡信号的计数数量与所述全数字锁相环电路的整数分频值确定所述全数字锁相环电路的频率锁定是否完成。
8.根据权利要求7所述的全数字锁相环电路，其特征在于，若所述计数数量小于所述全数字锁相环电路的整数分频值，则确定所述全数字锁相环电路的频率锁定未完成，否则，确定所述全数字锁相环电路的频率锁定完成。
9.根据权利要求1所述的全数字锁相环电路，其特征在于，所述全数字锁相环电路还包括：时间数字转换电路，所述时间数字转换电路与所述锁定电路以及所述数字控制振荡电路耦接，所述时间数字转换电路适于以所述锁定反馈信号与所述参考信号为输入，并输出相位差，所述相位差用于调节所述数字控制振荡电路输出所述振荡信号。
10.根据权利要求9所述的全数字锁相环电路，其特征在于，所述全数字锁相环电路还包括：相位锁定检测电路，所述相位锁定检测电路与所述时间数字转换电路耦接，所述相位锁定检测电路适于根据所述时间数字转换电路输出的相位差输出相位锁定输出信号，所述相位锁定输出信号用于指示所述全数字锁相环电路的相位锁定完成。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396890B1 (en) * 1998-07-17 2002-05-28 Motorola, Inc. Phase corrected frequency synthesizers
KR20090066389A (ko) * 2007-12-20 2009-06-24 한국과학기술원 스퍼를 감소시킨 올-디지털 피엘엘 및 이를 이용한 발진신호 발생 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI105427B (fi) * 1998-09-17 2000-08-15 Nokia Networks Oy Menetelmä vaihelukitun silmukan vertaussignaalin vaihtamisesta aiheutuvan vaihehypyn pienentämiseksi ja vaihelukittu silmukka
CN2520068Y (zh) * 2001-11-12 2002-11-06 深圳市中兴集成电路设计有限责任公司 基于数控振荡器的数字锁相环电路
EP2192689B1 (en) * 2008-12-01 2012-01-18 Samsung Electronics Co., Ltd. Time-to-digital converter and all-digital phase-locked loop
TWI364169B (en) * 2008-12-09 2012-05-11 Sunplus Technology Co Ltd All digital phase locked loop circuit
TWI356593B (en) * 2009-06-29 2012-01-11 Ind Tech Res Inst Digital phase-locked loop and digital phase-freque
US8125253B2 (en) * 2009-11-02 2012-02-28 Texas Instruments Incorporated System and method for dynamically switching between low and high frequency reference clock to PLL and minimizing PLL output frequency changes
US8378724B2 (en) * 2010-12-22 2013-02-19 Silicon Laboratories Inc. Controlling a frequency locked loop
US8373460B2 (en) * 2011-03-28 2013-02-12 Freescale Semiconductor, Inc. Dual loop phase locked loop with low voltage-controlled oscillator gain
US8830110B1 (en) * 2013-03-11 2014-09-09 Nvidia Corporation Window-enabled time-to-digital converter and method of detecting phase of a reference signal
CN103236841B (zh) * 2013-04-15 2016-06-15 北京大学 基于周期比较的开关式鉴频鉴相器及数字锁相环
US20140354262A1 (en) * 2013-06-03 2014-12-04 Qualcomm Incorporated Lock detector for digital phase-locked loop
DE112013007280T5 (de) * 2013-09-26 2016-04-14 Intel Corporation Vorrichtung und Verfahren zur schnellen Phasenverriegelung
CN207720116U (zh) * 2018-02-09 2018-08-10 南华大学 一种快速锁定的全数字延迟锁相环
CN108736897B (zh) * 2018-04-26 2022-08-09 深圳市国微电子有限公司 应用于高速接口物理层芯片的并串转换电路及装置
CN108923782B (zh) * 2018-07-19 2021-09-07 深圳大学 一种全数字锁相环及其快速锁相方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396890B1 (en) * 1998-07-17 2002-05-28 Motorola, Inc. Phase corrected frequency synthesizers
KR20090066389A (ko) * 2007-12-20 2009-06-24 한국과학기술원 스퍼를 감소시킨 올-디지털 피엘엘 및 이를 이용한 발진신호 발생 방법

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