CN116647234A - 一种锁相环电路、芯片以及模组设备 - Google Patents

一种锁相环电路、芯片以及模组设备 Download PDF

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CN116647234A CN202310612284.9A CN202310612284A CN116647234A CN 116647234 A CN116647234 A CN 116647234A CN 202310612284 A CN202310612284 A CN 202310612284A CN 116647234 A CN116647234 A CN 116647234A
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张正涛
卫秦啸
王成伟
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Xi'an Ziguang Guoxin Semiconductor Co ltd
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Abstract

本申请提供一种锁相环电路、芯片以及模组设备。锁相环电路包括锁相环回路和自校准电路，锁相环回路基于输入的参考时钟信号和反馈的反馈时钟信号，产生输出时钟信号，其中，反馈时钟信号基于输出时钟信号生成；自校准电路连接锁相环回路，以基于参考时钟信号和反馈时钟信号的相位差产生相应的补偿电流，实现锁相功能。本申请通过自校准电路产生补偿电流以补偿漏电，进而减小参考时钟信号与反馈时钟信号的相位差导致的确定性抖动，提高锁相环性能。

Description

一种锁相环电路、芯片以及模组设备
技术领域
本申请涉及半导体技术领域，特别是涉及一种锁相环电路、芯片以及模组设备。
背景技术
锁相环(Phase Locked Loop，PLL)广泛应用于各种数字，接口等类别的芯片中，作为系统时钟模块。其中传统的二阶电荷泵锁相环使用最为普遍。随着工艺尺寸的缩减，锁相环电路也可以按比例缩减尺寸，但是在缩小尺寸的同时显著增加的漏电会导致的参考时钟信号与反馈时钟信号的系统性相位差增大，反映在输出上的周期性抖动和频谱上的参考杂散，锁相环性能变差。
发明内容
本申请提供一种锁相环电路，该电路能够补偿漏电，减小参考时钟信号与反馈时钟信号的相位差导致的确定性抖动，提高锁相环性能。
为解决上述技术问题，本申请提供的第一个技术方案为：提供一种锁相环电路，包括：锁相环回路，基于输入的参考时钟信号和反馈的反馈时钟信号，产生输出时钟信号，其中，所述反馈时钟信号基于所述输出时钟信号生成；自校准电路，连接所述锁相环回路，以基于所述参考时钟信号和所述反馈时钟信号的相位差产生相应的补偿电流，实现锁相功能。
其中，所述锁相环回路包括低通滤波器，所述低通滤波器包括零点补偿电容，所述零点补偿电容包括低压晶体管电容以减少所述锁相环电路的版图面积；其中，所述自校准电路产生的补偿电流用于补偿所述低压晶体管电容的漏电流造成所述参考时钟信号和所述反馈时钟信号的相位差导致的确定性抖动。
其中，所述锁相环回路还包括：鉴频鉴相器、电荷泵和压控振荡电路；其中，所述鉴频鉴相器、所述电荷泵、所述低通滤波器和所述压控振荡电路依次连接在一起；所述鉴频鉴相器接收所述参考时钟信号和所述反馈时钟信号，并输出表征鉴频鉴相结果的第一输出信号和第二输出信号；所述电荷泵连接所述鉴频鉴相器，基于表征鉴频鉴相结果的第一输出信号和第二输出信号，产生第一电压控制信号；所述低通滤波器连接所述电荷泵，对所述电荷泵输出的所述第一电压控制信号进行低通滤波，并产生第二电压控制信号；所述压控振荡电路连接所述低通滤波器，基于所述第二电压控制信号产生所述输出时钟信号。
其中，所述锁相环回路还包括：分频器，连接在所述压控振荡电路和所述鉴频鉴相器之间，以基于所述压控振荡电路输出的所述输出时钟信号产生反馈的所述反馈时钟信号。
其中，所述自校准电路包括：信号转换单元，连接所述鉴频鉴相器，基于所述鉴频鉴相器输出的表征鉴频鉴相结果的第一输出信号和第二输出信号产生相应的侦测电压信号；比较单元，连接所述信号转换单元，比较所述侦测电压信号和预设电压信号，产生表征比较结果的使能控制信号；控制单元，连接所述比较单元，基于所述使能控制信号和所述参考时钟信号在所述低通滤波器和所述压控振荡电路之间的第一节点产生补偿电流，以补偿所述低通滤波器中所述低压晶体管电容的漏电。
其中，响应于所述比较结果为侦测电压信号大于所述预设电压信号，所述控制单元基于所述使能控制信号逐步增大在所述第一节点产生的补偿电流；响应于所述比较结果为侦测电压信号等于所述预设电压信号，所述控制单元基于所述使能控制信号在所述第一节点产生稳定的补偿电流。
其中，所述信号转换单元包括：异或门，连接所述鉴频鉴相器，用于接收所述鉴频鉴相器输出的表征鉴频鉴相结果的第一输出信号和第二输出信号；滤波器，连接所述异或门，用于输出所述侦测电压信号。
其中，所述控制单元包括：控制逻辑单元，接收所述使能控制信号和所述参考时钟信号，并输出驱动信号；数模转换单元，连接所述控制逻辑单元，接收所述驱动信号，在所述驱动信号的控制下在所述低通滤波器和所述压控振荡电路之间的第一节点产生补偿电流，以补偿所述低通滤波器中所述低压晶体管电容的漏电。
为解决上述技术问题，本申请提供的第二个技术方案为：提供一种芯片，包括上述任一项所述的锁相环电路。
为解决上述技术问题，本申请提供的第三个技术方案为：提供一种模组设备，所述模组设备包括通信模组、电源模组和存储模组，其中：所述电源模组用于为所述模组设备提供电能；所述存储模组用于存储数据和指令；所述通信模组用于进行所述模组设备内部通信，或者用于所述模组设备与外部设备进行通信；所述存储模组包括上述所述的芯片。
本申请的有益效果，区别于现有技术的情况，本申请的锁相环电路、芯片以及模组设备。锁相环电路包括锁相环回路和自校准电路，锁相环回路基于输入的参考时钟信号和反馈的反馈时钟信号，产生输出时钟信号，其中，反馈时钟信号基于输出时钟信号生成；自校准电路连接锁相环回路，以基于参考时钟信号和反馈时钟信号的相位差产生相应的补偿电流，实现锁相功能。本申请通过自校准电路产生补偿电流以补偿漏电，进而减小参考时钟与反馈时钟的相位差导致的确定性抖动，提高锁相环性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本申请锁相环电路的第一实施例的结构示意图；
图2为本申请锁相环电路的第二实施例的结构示意图；
图3为本申请低通滤波器的一实施例的结构示意图；
图4a为现有的锁相环电路中未设置自校准电路时某一关键节点的参考时钟信号、反馈时钟信号、第一输出信号和第二输出信号的波形图；
图4b为本申请锁相环电路某一关键节点的参考时钟信号、反馈时钟信号、第一输出信号和第二输出信号的波形图；
图5是本申请自校准电路的一实施例的结构示意图；
图6为本申请芯片的一实施例的结构示意图；
图7为本申请模组设备的一实施例的结构示意图。
具体实施方法
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参见图1，图1为本申请锁相环电路的第一实施例的结构示意图，本申请的锁相环电路包括锁相环回路11和自校准电路12。锁相环回路11基于输入的参考时钟信号CLKref和反馈的反馈时钟信号CLKdiv产生输出时钟信号CLKout。其中，反馈时钟信号CLKdiv基于输出时钟信号CLKout生成。自校准电路12连接锁相环回路11，以基于参考时钟信号CLKref和反馈时钟信号CLKdiv的相位差产生相应的补偿电流I，利用补偿电流I补偿锁相环回路11的漏电，减小参考时钟信号CLKref与反馈时钟信号CLKdiv的相位差导致的确定性抖动，提高锁相环性能。
现有技术中，传统的二阶电荷泵锁相环使用最为普遍，其主要由鉴频鉴相器(Phase Frequency Detector；PFD)，电荷泵(Charge Pump；CP)，低通滤波器(Low PassFilter；LPF)，压控振荡电路(Voltage Controlled Oscillator；VCO)及分频器(Divider)组成。对于二阶电荷泵锁相环，其低通滤波器由电阻R0，电容C0/C1组成，通常C0远大于C1，其和R0构成环路的补偿零点ωZ＝1/R0C0。随着工艺尺寸的缩减，锁相环回路也可以按比例缩减尺寸，但LPF(低通滤波器)模块中零点补偿电容容值一般较大，随着工艺特征尺寸的缩减其所占整体锁相环的面积比重越来越大。而且由于工艺到深亚微米以下器件漏电显著增大，电容一般只能用单位面积容值更低但漏电很小的高压器件(例如高压晶体管，其中，以tsmc12nm工艺为例，高压一般是1.2v-1.8v，且高压晶体管单位面积容值约4fF/um^2)去做，因而制程缩减带来的面积缩减主要受限于低通滤波器中的零点补偿电容的面积，其往往占据整个锁相环版图面积的一半以上。而如果使用单位面积容值更高的低压晶体管(通常是高压晶体管单位容值的2倍以上，其中，以tsmc12nm工艺为例，低压一般是0.8v-0.9v，且低压晶体管单位面积容值约10fF/um^2)做补偿电容，虽然可以显著减小面积，但其显著的漏电增加会导致的参考时钟信号与反馈时钟信号的系统性相位差，反映在输出上的周期性抖动和频谱上的参考杂散，锁相环性能变差。
本申请将低通滤波器中的零点补偿电容设置为低压晶体管电容以减少锁相环电路的版图面积。但是由于低压晶体管电容的漏电较大，会导致参考时钟信号CLKdiv与反馈时钟信号CLKdiv的系统性相位差导致的确定性抖动，进而使得锁相环性能变差。为了解决这一问题，本申请设置自校准电路12，自校准电路12产生的补偿电流用于补偿低压晶体管电容的漏电流造成参考时钟信号CLKref和反馈时钟信号CLKdiv的相位差导致的确定性抖动。具体的，自校准电路12连接锁相环回路11，以基于参考时钟信号CLKref和反馈时钟信号CLKdiv的相位差产生相应的补偿电流I，利用补偿电流I补偿锁相环回路11的漏电，减小参考时钟信号CLKref与反馈时钟信号CLKdiv的相位差，提高锁相环性能。以此，本申请一方面能够减小版图面积，另一方面又能够保证锁相环性能。
请参见图2，图2为本申请锁相环电路的第二实施例的结构示意图，具体的，本实施例中，锁相环回路11包括：鉴频鉴相器111、电荷泵112、低通滤波器113以及压控振荡电路114。其中，鉴频鉴相器111、电荷泵112、低通滤波器113和压控振荡电路114依次连接在一起。
具体的，鉴频鉴相器111接收参考时钟信号CLKref和反馈时钟信号CLKdiv，并输出表征鉴频鉴相结果的第一输出信号Up和第二输出信号Dn。电荷泵112连接鉴频鉴相器111，基于表征鉴频鉴相结果的第一输出信号Up和第二输出信号Dn，产生第一电压控制信号Vctl_1。低通滤波器113连接电荷泵112，对电荷泵112输出的第一电压控制信号Vctl_1进行低通滤波，并产生第二电压控制信号Vctl_2。压控振荡电路114连接低通滤波器113，基于第二电压控制信号Vctl_2产生输出时钟信号CLKout。
在一实施例钟，锁相环回路11还包括：分频器115，分频器115连接在压控振荡电路114和鉴频鉴相器111之间，以基于压控振荡电路114输出的输出时钟信号CLKout产生反馈的反馈时钟信号CLKdiv。
在一实施例中，请结合图3，图3为本申请低通滤波器的一实施例的结构示意图。低通滤波器113包括电阻R0，电容C0/C1，通常C0远大于C1，其和R0构成环路的补偿零ωZ＝1/R0C0。本申请中，电容C0是零点补偿电容，其是低压晶体管电容，可以减少锁相环电路的版图面积。
但是，在深亚微米工艺下的实际电路中，C0为低压晶体管电容，R为电容C0漏电等效电阻。由于R的存在，参见图4a，图4a为现有的锁相环电路中未设置自校准电路时某一关键节点的参考时钟信号、反馈时钟信号、第一输出信号和第二输出信号的波形图，在锁相环稳定工作时，反馈时钟信号CLKdiv相位滞后于参考时钟信号CLKref的相位，两者会有固定的相位差，这个固定的相位差便表现为第一输出信号Up和第二输出信号Dn的正脉冲宽度差。经过电荷泵CP后便产生了第一电压控制信号Vctl_1上的和参考时钟信号CLKref同频的纹波，最终反映为压控振荡电路114输出的输出时钟信号CLKout上的确定性抖动。
参见图4b，图4b为本申请锁相环电路某一关键节点的参考时钟信号、反馈时钟信号、第一输出信号和第二输出信号的波形图，本申请引入自校准电路12，通过自校准电路12产生的补偿电流I补偿低压晶体管电容的漏电流造成参考时钟信号CLKref和反馈时钟信号CLKdiv的相位差导致的确定性抖动。具体请参见自校准电路12，通过自校准电路12，使得参考时钟信号CLKref和反馈时钟信号CLKdiv的相位一致，如图4b所示。
本申请通过引入相位误差自校准电路12，便可以使用单位面积容值更高的低压晶体管电容作为环路补偿电容，大幅缩减版图面积。在深亚微米工艺下，电荷泵112也可能存在节点漏电导致输出频率的确定性抖动，本申请的自校准电路12也可以同时降低其导致的输出时钟抖动。本申请的自校准电路12可实时自动检测校准，不需要系统单独控制，具有广泛适用性。由于其主要是数字逻辑实现，所占用面积远小于补偿电容缩减的面积，整体上还是大幅减少了锁相环版图面积。
在一实施例中，请参见图5，图5是本申请自校准电路的一实施例的结构示意图，自校准电路12包括：信号转换单元121、比较单元123以及控制单元122。信号转换单元121连接鉴频鉴相器111，基于鉴频鉴相器111输出的表征鉴频鉴相结果的第一输出信号Up和第二输出信号Dn产生相应的侦测电压信号Vpe。比较单元123连接信号转换单元121，比较侦测电压信号Vpe和预设电压信号Vref，产生表征比较结果的使能控制信号en；控制单元122连接比较单元123，基于使能控制信号en和参考时钟信号CLKref在低通滤波器113和压控振荡电路114之间的第一节点n1产生补偿电流I，以补偿低通滤波器113中低压晶体管电容的漏电。
在一实施例中，响应于比较单元123的比较结果为侦测电压信号Vpe大于预设电压信号Vref，控制单元122基于使能控制en信号逐步增大在第一节点n1产生的补偿电流I。响应于比较单元123的比较结果为侦测电压信号Vpe等于预设电压信号Vref，控制单元122基于使能控制信号en在第一节点n1产生稳定的补偿电流I。
具体的，信号转换单元121包括：异或门X1和滤波器Filter，异或门X1连接鉴频鉴相器111，用于接收鉴频鉴相器111输出的表征鉴频鉴相结果的第一输出信号Up和第二输出信号Dn。滤波器Filter连接异或门X1，用于输出侦测电压信号Vpe。
控制单元122包括：控制逻辑单元和数模转换单元DAC，控制逻辑单元接收使能控制信号en和参考时钟信号CLKref，并输出驱动信号p。数模转换单元DAC连接控制逻辑单元，接收驱动信号p，在驱动信号p的控制下在低通滤波器113和压控振荡电路114之间的第一节点n1产生补偿电流I，以补偿低通滤波器113中低压晶体管电容的漏电。
本申请的相位误差自校准方法原理是：通过异或门X1和滤波器Filter把参考时钟信号CLKref与反馈时钟信号CLKdiv的相位差转换为侦测电压信号Vpe，相位差越大，侦测电压信号Vpe的电压越高；然后通过与预设电压信号Vref比较，如果相位差超过一定值，则侦测电压信号Vpe大于预设电压信号Vref，比较单元123输出的使能控制信号en信号变高，使能由参考时钟信号CLKref作为时钟的控制逻辑单元，其输出作为数模转换单元DAC的输入，控制逐步增加数模转换单元DAC输出到第一节点n1的电流大小来补偿漏电，相应的参考时钟信号CLKref与反馈时钟信号CLKdiv的相位差便会减小，侦测电压信号Vpe电压降低，当侦测电压信号Vpe电压低于预设电压信号Vref后，使能控制信号en变低，控制逻辑单元输出维持当前值，数模转换单元DAC输出的补偿电流I固定，这样一次校准过程完成。
使能控制信号en也可以作为校准完成或再启动的标志信号。当芯片工作环境变化，导致使能控制信号en再次变高，便再进行一次如上的自校准过程。也可以周期性启动自校准电路进行校准。保证锁相环电路工作在最佳状态。
本申请通过引入相位误差自校准电路12，便可以使用单位面积容值更高的低压晶体管电容作为环路补偿电容，大幅缩减版图面积。在深亚微米工艺下，电荷泵112也可能存在节点漏电导致输出频率的确定性抖动，本申请的自校准电路12也可以同时降低其导致的输出时钟的确定性抖动。本申请的自校准电路12可实时自动检测校准，不需要系统单独控制，具有广泛适用性。由于其主要是数字逻辑实现，所占用面积远小于补偿电容缩减的面积，整体上还是大幅减少了锁相环版图面积。
请参见图6，图6为本申请芯片的一实施例的结构示意图，本申请的芯片100包括锁相环电路10，锁相环电路10包括上述任一实施例的锁相环电路10。
在一实施例中，芯片100为存储芯片，例如可以为DRAM、SRAM、RRAM、Flash等存储芯片。
具体的，使用上述锁相环电路10的芯片100，可以大幅缩减版图面积。
请参见图7，图7为本申请模组设备的一实施例的结构示意图，模组设备1100包括通信模组1101、电源模组1102和存储模组1103，其中：电源模组1102用于为模组设备1100提供电能；存储模组1103用于存储数据和指令；通信模组1101用于进行模组设备1100的内部通信，或者用于模组设备1100与外部设备进行通信；存储模组1103包括上述实施例提供的芯片100。
区别于现有技术，本申请提供的锁相环电路通过引入相位误差自校准电路12，便可以使用单位面积容值更高的低压晶体管电容作为环路补偿电容，大幅缩减版图面积。在深亚微米工艺下，电荷泵112也可能存在节点漏电导致输出频率的确定性抖动，本申请的自校准电路12也可以同时降低其导致的输出时钟抖动。本申请的自校准电路12可实时自动检测校准，不需要系统单独控制，具有广泛适用性。由于其主要是数字逻辑实现，所占用面积远小于补偿电容缩减的面积，整体上还是大幅减少了锁相环版图面积。
以上仅为本申请的实施方法，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种锁相环电路，其特征在于，包括：
锁相环回路，基于输入的参考时钟信号和反馈的反馈时钟信号，产生输出时钟信号，其中，所述反馈时钟信号基于所述输出时钟信号生成；
自校准电路，连接所述锁相环回路，以基于所述参考时钟信号和所述反馈时钟信号的相位差产生相应的补偿电流，实现锁相功能。
2.根据权利要求1所述的锁相环电路，其特征在于，
所述锁相环回路包括低通滤波器，所述低通滤波器包括零点补偿电容，所述零点补偿电容包括低压晶体管电容以减少所述锁相环电路的版图面积；
其中，所述自校准电路产生的补偿电流用于补偿所述低压晶体管电容的漏电流造成所述参考时钟信号和所述反馈时钟信号的相位差导致的确定性抖动。
3.根据权利要求2所述的锁相环电路，其特征在于，所述锁相环回路还包括：鉴频鉴相器、电荷泵和压控振荡电路；其中，所述鉴频鉴相器、所述电荷泵、所述低通滤波器和所述压控振荡电路依次连接在一起；
所述鉴频鉴相器接收所述参考时钟信号和所述反馈时钟信号，并输出表征鉴频鉴相结果的第一输出信号和第二输出信号；
所述电荷泵连接所述鉴频鉴相器，基于表征鉴频鉴相结果的第一输出信号和第二输出信号，产生第一电压控制信号；
所述低通滤波器连接所述电荷泵，对所述电荷泵输出的所述第一电压控制信号进行低通滤波，并产生第二电压控制信号；
所述压控振荡电路连接所述低通滤波器，基于所述第二电压控制信号产生所述输出时钟信号。
4.根据权利要求3所述的锁相环电路，其特征在于，所述锁相环回路还包括：
分频器，连接在所述压控振荡电路和所述鉴频鉴相器之间，以基于所述压控振荡电路输出的所述输出时钟信号产生反馈的所述反馈时钟信号。
5.根据权利要求3所述的锁相环电路，其特征在于，所述自校准电路包括：
信号转换单元，连接所述鉴频鉴相器，基于所述鉴频鉴相器输出的表征鉴频鉴相结果的第一输出信号和第二输出信号产生相应的侦测电压信号；
比较单元，连接所述信号转换单元，比较所述侦测电压信号和预设电压信号，产生表征比较结果的使能控制信号；
控制单元，连接所述比较单元，基于所述使能控制信号和所述参考时钟信号在所述低通滤波器和所述压控振荡电路之间的第一节点产生补偿电流，以补偿所述低通滤波器中所述低压晶体管电容的漏电。
6.根据权利要求5所述的锁相环电路，其特征在于，
响应于所述比较结果为侦测电压信号大于所述预设电压信号，所述控制单元基于所述使能控制信号逐步增大在所述第一节点产生的补偿电流；
响应于所述比较结果为侦测电压信号等于所述预设电压信号，所述控制单元基于所述使能控制信号在所述第一节点产生稳定的补偿电流。
7.根据权利要求5所述的锁相环电路，其特征在于，所述信号转换单元包括：
异或门，连接所述鉴频鉴相器，用于接收所述鉴频鉴相器输出的表征鉴频鉴相结果的第一输出信号和第二输出信号；
滤波器，连接所述异或门，用于输出所述侦测电压信号。
8.根据权利要求5所述的锁相环电路，其特征在于，所述控制单元包括：
控制逻辑单元，接收所述使能控制信号和所述参考时钟信号，并输出驱动信号；
数模转换单元，连接所述控制逻辑单元，接收所述驱动信号，在所述驱动信号的控制下在所述低通滤波器和所述压控振荡电路之间的第一节点产生补偿电流，以补偿所述低通滤波器中所述低压晶体管电容的漏电。
9.一种芯片，其特征在于，包括权利要求1～8任一项所述的锁相环电路。
10.一种模组设备，其特征在于，所述模组设备包括通信模组、电源模组和存储模组，其中：所述电源模组用于为所述模组设备提供电能；所述存储模组用于存储数据和指令；所述通信模组用于进行所述模组设备内部通信，或者用于所述模组设备与外部设备进行通信；所述存储模组包括权利要求9所述的芯片。
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