CN101572543A - 一种稳定时钟的方法和装置 - Google Patents

一种稳定时钟的方法和装置 Download PDF

Info

Publication number
CN101572543A
CN101572543A CNA200810093890XA CN200810093890A CN101572543A CN 101572543 A CN101572543 A CN 101572543A CN A200810093890X A CNA200810093890X A CN A200810093890XA CN 200810093890 A CN200810093890 A CN 200810093890A CN 101572543 A CN101572543 A CN 101572543A
Authority
CN
China
Prior art keywords
clock
phase
pll
output
output feedback
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA200810093890XA
Other languages
English (en)
Inventor
李波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CNA200810093890XA priority Critical patent/CN101572543A/zh
Priority to PCT/CN2009/071295 priority patent/WO2009135406A1/zh
Priority to US12/424,963 priority patent/US20090274255A1/en
Publication of CN101572543A publication Critical patent/CN101572543A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明实施例公开了一种稳定时钟的方法和装置，该方法包括：根据输入时钟和输出反馈时钟得到反映输入时钟和输出反馈时钟的相位差的信号，对反映输入时钟和输出反馈时钟的相位差的信号进行低通滤波；根据滤波后信号对锁相环PLL的分频数进行调整，以影响PLL产生的输出时钟；将所述输出反馈时钟更新为所述输出时钟。本发明通过对输入时钟和输出反馈时钟的相位差进行低通滤波，根据滤波后的输入时钟和输出反馈时钟的相位差对PLL的分频数进行调整，从而降低了对PLL中LPF的带宽的要求，满足对输入时钟的低带宽滤波要求，并生成稳定的输出时钟。

Description

一种稳定时钟的方法和装置
技术领域
本发明涉及电子信息技术领域，特别是涉及一种稳定时钟的方法和装置。
背景技术
在各种电子产品中，都需要用到时钟产生电路。如在一个芯片系统中，由一个独立的振荡电路给整个芯片系统提供一连串稳定的脉冲信号，从而满足芯片系统各部分协同工作需要，这种稳定的脉冲信号就是该系统的时钟信号。其中时钟的产生有很多方式，例如从一个频率的时钟得到另一个频率的时钟，或者从一个性能较差的时钟得到一个性能较好的时钟等。随着集成电路设计技术的发展，对时钟产生电路的集成度要求越来越高，对电路输出时钟的性能要求也越来越高。
现有技术主要采用如下两种时钟产生电路：
一、如图1所示，为现有技术PLL(Phase Locked Loop，锁相环)的结构图，PLL为现有技术中应用较广的时钟产生电路，通过模拟电路实现时钟的生成。PFD(Phase and Frequency Detector，鉴频鉴相器)110用于比较输入时钟(input clock)和反馈时钟(feedback clock)的频率和相位。如果两者的频率或相位不相同，就输出一个信号来反映输入时钟和反馈时钟之间的差异。LPF(Low Pass Filter，低通滤波器)120用于滤除PFD输出信号中的高频成分，并将经过低通滤波处理后的信号送去VCO(Voltage Controlled Oscillator，压控振荡器)130。而VCO130可以根据输入的控制信号的变化来改变输出时钟(output clock)的频率，其中，反馈时钟(feedback clock)由输出时钟(outputclock)分频得到。当环路锁定时，输入时钟和反馈时钟同频同相，而输出时钟与反馈时钟之间的频率关系由DIV(Division，分频器)140的分频数决定，进而也就确定了输出时钟与输入时钟之间的频率关系，假设该DIV140的分频数为K，则fout＝fm×K，也就是说当PFD110的两个输入信号，即输入时钟与输出时钟的反馈相同时，PFD110无信号输出，此时PLL进入稳定状态。
上述PLL技术的缺点在于，
1、在设计PLL时，一般要求LPF120的带宽小于输入时钟频率的1/5。因此如果输入时钟的频率较低，就要求LPF120的带宽也必需较低。并且，PLL对输入时钟的相位噪声具有低通过滤的作用，因此当输入时钟的相位噪声较差时，就要求PLL的环路有很低的带宽，以便能够较好地滤除输入时钟的相位噪声，同样PLL的环路带宽低也会直接导致LPF120的带宽低。
2、对于全集成(即所有电路全部在一个集成电路芯片中实现)的VCO130来说，一般在中低频率处都有较差的相位噪声。PLL对VCO130的相位噪声具有高通特性，如果想要较好地抑制VCO130的相位噪声，就要求PLL的环路带宽较高。这个要求与前面所述的低带宽要求相矛盾。同时，对于全集成的LPF120来说，由于在集成电路中难以实现高阻值的电阻和高容值的电容，所以其带宽也不能做得很低。
因此，如上所述现有技术的锁相环技术很难同时兼顾低带宽、低输出相位噪声、全集成实现等各方面要求。虽然随着半导体工艺的发展，LC结构的VCO130的性能在逐步提高，使得PLL输出时钟的性能也在逐步提高，但新应用的出现也导致对输出时钟的要求也在提高，同时兼顾低带宽、低输出相位噪声、全集成实现等各方面要求仍然是一项困难的工作。
二、如图2所示，为使用现有技术DDS(Direct Digital frequency Synthesis，直接数字频率合成)的电路结构图，DDS能够实现用数字大小来调节输出时钟频率的功能，通过数字电路的方式产生时钟。直接数字频率合成一般包括相位累加器(phase accu)210、相位至幅度转换电路(phase to amp)220、数字至模拟转换器(DAC)230、滤波器(FILTER)240、比较器(CMP)250。由于直接数字频率合成是用数字电路来控制频率，因此它可以较容易地与DSP(Digital Signal Processor，数字信号处理器)280配合使用。相对于LPF(例如PLL270中的LPF)来说，DSP280能够比较容易地实现较低带宽的低通滤波特性。DSP280通过比较输入时钟和DDS260的输出时钟，再经过数字滤波处理后去控制DDS260，从而最终产生所需频率的时钟。
但是由于DDS260工作原理的限制，DDS260输出时钟的最高频率有限，即不能高于输入参考时钟(ref clock)频率的1/2，并且DDS260的输出时钟的杂散一般都比较大。因此为了提高输出时钟的频率，或者抑制杂散，通常也需要在DDS260后面再用PLL270进行倍频，同时改善杂散，以得到最终的输出时钟。
发明内容
本发明实施例要解决的问题是提供一种稳定时钟的方法和装置，通过对输入时钟和输出反馈时钟的相位差进行数字滤波，能够满足对输入时钟的低带宽滤波要求。
为达到上述目的，本发明实施例一方面提出一种稳定时钟的方法，包括以下步骤：
根据输入时钟和输出反馈时钟得到反映输入时钟和输出反馈时钟的相位差的信号，对反映输入时钟和输出反馈时钟的相位差的信号进行低通滤波；
根据滤波后信号对锁相环PLL的分频数进行调整，以影响PLL产生的输出时钟；
将所述输出反馈时钟更新为所述输出时钟。
本发明实施例还提供了一种时钟产生装置，包括PLL模块、数字滤波模块、与所述数字滤波模块相连的鉴相模块，所述鉴相模块根据输入时钟和输出反馈时钟生成输入时钟和输出反馈时钟的相位差信号；所述数字滤波模块对所述鉴相模块生成的所述输入时钟和输出反馈时钟的相位差信号进行低通滤波，并根据滤波后的相位差信号对PLL模块的分频数进行调整，直到所述输入时钟和所述输出反馈时钟相位差达到稳定状态时，产生稳定的输出时钟。
本发明实施例的技术方案具有以下优点，因为通过对输入时钟和输出反馈时钟的相位差进行低通滤波，根据滤波后的输入时钟和输出反馈时钟的相位差对PLL的分频数进行调整，从而降低了对PLL中LPF的带宽的要求，满足对输入时钟的低带宽滤波要求，并生成稳定的输出时钟。
附图说明
图1为现有技术锁相环PLL的结构图；
图2为现有技术直接数字频率合成DDS的结构图；
图3为本发明实施例一的稳定时钟的装置的原理图；
图4为本发明实施例二的稳定时钟的装置的示意图；
图5为本发明实施例三的稳定时钟的装置的示意图；
图6为本发明实施例四的稳定时钟的装置的示意图；
图7为本发明实施例稳定时钟的方法的流程图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述：
如图3所示，为本发明实施例一的稳定时钟的装置的原理图，该实施例包括一个锁相环模块(PLL module)310，该锁相环模块接入参考时钟。该锁相环模块包括PFD(鉴频鉴相器)311、LPF(低通滤波器)312、VCO(压控振荡器)313、第一DIV(第一分频器)314。该装置还包括两个分频器，第二DIV320和第三DIV330，数字滤波模块340，以及与数字滤波模块和第二DIV320和第三DIV330相连的鉴相模块350，其中鉴相模块350可以为PD(鉴相器)或PFD(鉴频鉴相器)。假设第一DIV314的分频数为K1，第二DIV320的分频数为K2和第三DIV330的分频数为K3。锁相环模块310的输入时钟为参考时钟(ref clock)，参考时钟用来改善输出时钟相位噪声。出于实现成本和实现方便性的考虑，一般参考时钟的频率不会很高(例如用晶振来得到参考时钟，频率一般为几十兆赫兹)。第二DIV320的输入时钟为稳定时钟的装置的输入时钟(input clock)；第三DIV330的输入时钟为接收稳定时钟的装置产生的输出反馈时钟，这里的输出反馈时钟是PLL的输出时钟。首先通过第二DIV320和第三DIV330对输入时钟和输出反馈时钟进行分频，将分频后的输入时钟和输出反馈时钟输入所述鉴相模块350，通过鉴相模块350生成所述输入时钟和输出反馈时钟的相位差；由数字滤波模块340对鉴相模块350生成的所述输入时钟和输出反馈时钟的相位差信号进行低通滤波，并根据滤波后的相位差信号对PLL模块310的分频数进行调整，直到所述输入时钟和所述输出反馈时钟相位差为稳定状态时，产生稳定的输出时钟，其中稳定状态有可能是相位差为零，也有可能相位差不为零但是鉴相模块350的输出不再变化。
从上图中可以看出，本发明实施例的稳定时钟的装置具有两个环路，这两个环路全部稳定后，可输出稳定的时钟。一个环路为PLL模块310内部的环路，PFD311的两个输入时钟(参考时钟和输出反馈时钟通过第一DIV314分频后的时钟)的相位差为稳定状态时，该环路保持稳定；另一个环路为稳定时钟的装置的环路，在该环路中当鉴相模块的两个输入时钟(输入时钟通过第二DIV320分频后的时钟与输出反馈时钟通过第三DIV330分频后的时钟)的相位差为稳定状态时，该环路保持稳定。上述两个环路都稳定后，该稳定时钟的装置能够生成稳定的输出时钟。这样通过上述实施例的数字滤波模块对所述输入时钟和输出反馈时钟的相位差进行低通滤波，能够将输入时钟中的高频分量滤除，并且根据数字滤波器的原理能够提供带宽非常低的数字滤波器，这样就不需要PLL模块中的LPF有较低的带宽，降低了对PLL中LPF的带宽的要求，满足对输入时钟的低带宽滤波要求，并生成稳定的输出时钟。
为了便于理解本发明实施例，以下就对上述两个环路，及这两个环路稳定的条件分别进行描述。
环路1(PLL模块)：当整个电路工作时，在该环路中，输出时钟(outputclock)的频率直接受参考时钟(refclock)和锁相环模块的控制。如果DIV1的分频数为K1，则当该环路锁定时，需要PFD的两个输入时钟的频率相同，即fout＝fref×K1。
环路2(稳定时钟的装置)：在该环路中，如果要该环路锁定，则需要鉴相模块的两个输入时钟的频率相同，即经过第二DIV分频后的输入时钟fin/K2与经过第二DIV分频后的输出反馈时钟fout/K3相同，即满足公式 f out = f in × K 3 K 2 .
也就是说本实施例中为在上述稳定时钟的装置能够生成稳定的时钟，需要满足以下两个公式：
fout＝fref×K1，
及， f out = f in × K 3 K 2 , 其中K1是一个动态变化的数字，是由输入时钟和输出反馈时钟的相位差决定的，这样通过输入时钟和输出反馈时钟的相位差调整第一DIV的分频数K1，就能够使两个环路进入稳定状态。
如图4所示，为本发明实施例二的稳定时钟的装置的示意图，在该实施例中数字滤波模块440具体为有限冲激响应(FIR)滤波器或无限冲激响应(IIR)滤波器，第一DIV414可采用小数分频(fractional-N divider)，以便在每次调整第一DIV414的分频数时，输出时钟的频率变化比较小。而第二DIV420和第三DIV430都可以采用整数分频，以便使分频电路更加简单。其中的第二DIV420也可以根据实际情况的需要省略。而数字信号处理部分则可以直接使用数字滤波器(FIR或IIR)。在实际设计时，锁相环模块可以当作一个独立的PLL进行设计，因此可以采用现有的较成熟的fractional-N锁相环的设计方法。为了改善输出时钟的相位噪声，也可以在数字滤波器部分增加Δ-∑调制电路。Δ-∑调制电路属于fractional-N锁相环中比较常见的功能模块。其他部分与图3中相同，不在赘述。
如图5所示，为本发明实施例三的稳定时钟的装置的示意图，该实施例中将PLL看成一个数控振荡器，即输出时钟的频率与输入数字大小成正比的功能模块。因此可以采用现有的较成熟的数字信号处理理论进行设计，包括第二DIV510、FIR/IIR520、鉴相模块530、数控振荡器540和第三DIV550。
从本发明实施例一和实施例二可以看出本发明实施例具有两个环路，通过上述方式使得数字滤波部分和锁相环PLL部分能够分别进行设计，设计简单，设计成本低，开发周期短。
可选的，其中可以使第一DIV的变化频率远大于(例如100倍)锁相环模块的环路带宽。在第一DIV每次变化后，锁相环模块都可以在第一DIV下一次变化前就已经处于锁定状态，而且锁定过程所需的时间只占用第一DIV变化周期的一小部分。因此锁相环模块的环路稳定性分析可以不受外部数字电路的影响，同时锁相环重新锁定过程对数字环路的稳定性分析的影响也可以忽略。
如图6所示，为本发明实施例四的稳定时钟的装置的示意图，该实施例采用输出时钟作为数字滤波模块的工作时钟。在数字集成电路设计中，一般都需要有一个工作时钟，尤其对于同步数字集成电路设计来说，工作时钟更是必不可少。通常这个工作时钟要求是频率稳定，且频率最少要高于需要处理的任何信号的频率的两倍以上。在前面实施例中，数字滤波器的工作时钟可以使用参考时钟(或者参考时钟的倍频时钟)。为了省略参考时钟的倍频电路，本发明实施例可以直接使用输出时钟做为数字电路的工作时钟。
本发明实施例还提供一种稳定时钟的方法，包括以下步骤：
根据输入时钟和输出反馈时钟得到反映输入时钟和输出反馈时钟的相位差的信号，对反映输入时钟和输出反馈时钟的相位差的信号进行低通滤波；
根据滤波后信号对锁相环PLL的分频数进行调整，以影响PLL产生的输出时钟；将所述输出反馈时钟更新为所述输出时钟。使得所述反映输入时钟和输出反馈时钟的相位差的信号可以根据输出时钟的变化而变化。这样直到所述输入时钟和所述输出反馈时钟相位差达到稳定状态时，PLL产生稳定的输出时钟。从而降低了对PLL中LPF的带宽的要求，满足对输入时钟的低带宽滤波要求，并生成稳定的输出时钟。
如图7所示，为本发明实施例稳定时钟的方法的流程图，包括以下步骤：
步骤S701，分别通过两个分频器对输入时钟和输出反馈时钟进行分频。
步骤S702，将分频后的输入时钟和输出反馈时钟通过鉴频鉴相器PFD或鉴相器PD生成所述反映输入时钟和输出反馈时钟的相位差的信号。
步骤S703，对反映输入时钟和输出反馈时钟的相位差的信号进行低通滤波。优选为通过数字滤波器对输入时钟和输出反馈时钟的相位差进行低通滤波，这样能够将输入时钟中的高频分量滤除，并且根据数字滤波器的原理能够提供带宽非常低的数字滤波器，这样就不需要PLL模块中的LPF有较低的带宽。
步骤S704，根据滤波后的信号对锁相环PLL的分频数进行调整，直到所述输入时钟和所述输出反馈时钟相位差为稳定状态时，PLL产生稳定的输出时钟。
本发明实施例通过数字滤波器对输入时钟和输出反馈时钟的相位差进行低通滤波，从而降低了对PLL中LPF的带宽的要求，并且能够根据滤波后的输入时钟和输出反馈时钟的相位差对PLL的分频数进行调整，从而使输出时钟能够与输入时钟相关。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1、一种稳定时钟的方法，其特征在于，包括以下步骤：
根据输入时钟和输出反馈时钟得到反映输入时钟和输出反馈时钟的相位差的信号，对反映输入时钟和输出反馈时钟的相位差的信号进行低通滤波；
根据滤波后信号对锁相环PLL的分频数进行调整，以影响PLL产生的输出时钟；
将所述输出反馈时钟更新为所述输出时钟。
2、如权利要求1所述稳定时钟的方法，其特征在于，所述对反映输入时钟和输出反馈时钟的相位差的信号进行低通滤波具体为：
通过数字滤波器对输入时钟和输出反馈时钟的相位差信号进行低通滤波。
3、如权利要求1所述稳定时钟的方法，其特征在于，所述反映输入时钟和输出反馈时钟的相位差的信号通过以下步骤得到：
分别通过两个分频器对输入时钟和输出反馈时钟进行分频；
将分频后的输入时钟和输出反馈时钟通过鉴频鉴相器PFD或鉴相器PD生成所述反映输入时钟和输出反馈时钟的相位差的信号。
4、如权利要求1所述稳定时钟的方法，其特征在于，根据滤波后信号对锁相环PLL的分频数进行调整前，PLL还接入参考时钟。
5、一种稳定时钟的装置，其特征在于，包括PLL模块、数字滤波模块、与所述数字滤波模块相连的鉴相模块，
所述鉴相模块根据输入时钟和输出反馈时钟生成输入时钟和输出反馈时钟的相位差信号；
所述数字滤波模块对所述鉴相模块生成的所述输入时钟和输出反馈时钟的相位差信号进行低通滤波，并根据滤波后的相位差信号对PLL模块的分频数进行调整，直到所述输入时钟和所述输出反馈时钟相位差达到稳定状态时，PLL产生稳定的输出时钟。
6、如权利要求5所述稳定时钟的装置，其特征在于，还包括与所述鉴相模块相连的两个分频器，
所述两个分频器，用于分别对输入时钟或输出反馈时钟进行分频，将分频后的输入时钟和输出反馈时钟输入所述鉴相模块。
7、如权利要求5所述稳定时钟的装置，其特征在于，所述数字滤波模块为DSP、FIR或IIR。
8、如权利要求5所述稳定时钟的装置，其特征在于，所述鉴相模块为鉴频鉴相器PFD或鉴相器PD。
9、如权利要求5所述稳定时钟的装置，其特征在于，所述数字滤波模块的时钟采用输出反馈时钟。
10、如权利要求5所述稳定时钟的装置，其特征在于，所述PLL模块还接入参考时钟，根据参考时钟和对PLL模块的分频数进行调整的结果，PLL模块产生稳定的输出时钟。
CNA200810093890XA 2008-05-04 2008-05-04 一种稳定时钟的方法和装置 Pending CN101572543A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CNA200810093890XA CN101572543A (zh) 2008-05-04 2008-05-04 一种稳定时钟的方法和装置
PCT/CN2009/071295 WO2009135406A1 (zh) 2008-05-04 2009-04-16 一种产生时钟的方法和装置
US12/424,963 US20090274255A1 (en) 2008-05-04 2009-04-16 Method and apparatus for stabilizing clock

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNA200810093890XA CN101572543A (zh) 2008-05-04 2008-05-04 一种稳定时钟的方法和装置

Publications (1)

Publication Number Publication Date
CN101572543A true CN101572543A (zh) 2009-11-04

Family

ID=41231791

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA200810093890XA Pending CN101572543A (zh) 2008-05-04 2008-05-04 一种稳定时钟的方法和装置

Country Status (3)

Country Link
US (1) US20090274255A1 (zh)
CN (1) CN101572543A (zh)
WO (1) WO2009135406A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386892A (zh) * 2010-08-26 2012-03-21 雅马哈株式会社 时钟生成电路
CN102497207A (zh) * 2011-11-25 2012-06-13 广州易茂科技发展有限公司 一种多路高精度小频差时钟源
WO2012129956A1 (zh) * 2011-03-31 2012-10-04 山东华芯半导体有限公司 防止延迟锁相环错误锁定的方法及系统
CN102082658B (zh) * 2009-12-01 2013-11-06 中兴通讯股份有限公司 一种提高目的时钟频率稳定度的方法及装置
CN103560785A (zh) * 2013-10-28 2014-02-05 中国电子科技集团公司第四十一研究所 一种产生相位相干信号的方法与装置
CN106527577A (zh) * 2015-09-09 2017-03-22 华为技术有限公司 调整时钟信号的方法和装置
CN109698697A (zh) * 2018-12-29 2019-04-30 西安智多晶微电子有限公司 一种应用于fpga芯片的锁相环装置及fpga芯片

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8344774B2 (en) * 2009-03-06 2013-01-01 Texas Instruments Incorporated Frequency synthesizer with immunity from oscillator pulling
US8248106B1 (en) 2010-07-21 2012-08-21 Applied Micro Circuits Corporation Lock detection using a digital phase error message
US10680624B2 (en) 2018-03-07 2020-06-09 Analog Devices Global Unlimited Company Phase-locked loop with filtered quantization noise
CN111490777B (zh) * 2019-01-29 2023-04-11 大唐移动通信设备有限公司 一种晶振频率检测处理方法及装置、逻辑器件、存储介质
CN111416618A (zh) * 2020-03-24 2020-07-14 中星联华科技（北京）有限公司 一种时钟数据恢复方法及电路
US11558170B2 (en) * 2020-12-16 2023-01-17 Synaptics Incorporated Phase-locked loop with dual input reference and dynamic bandwidth control
CN116033539A (zh) * 2022-09-16 2023-04-28 山东浪潮科学研究院有限公司 一种基于epld的基站gnss时钟同步方法及系统

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049254A (en) * 1997-10-16 2000-04-11 Oasis Design, Inc. Phase-locked loop which can automatically adjust to and lock upon a variable input frequency
US6594330B1 (en) * 1999-10-26 2003-07-15 Agere Systems Inc. Phase-locked loop with digitally controlled, frequency-multiplying oscillator
GB2409383B (en) * 2003-12-17 2006-06-21 Wolfson Ltd Clock synchroniser
CN1770633B (zh) * 2004-10-26 2010-04-14 大唐移动通信设备有限公司 时钟锁相环及时钟锁相的控制方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102082658B (zh) * 2009-12-01 2013-11-06 中兴通讯股份有限公司 一种提高目的时钟频率稳定度的方法及装置
CN102386892A (zh) * 2010-08-26 2012-03-21 雅马哈株式会社 时钟生成电路
CN102386892B (zh) * 2010-08-26 2014-07-30 雅马哈株式会社 时钟生成电路
WO2012129956A1 (zh) * 2011-03-31 2012-10-04 山东华芯半导体有限公司 防止延迟锁相环错误锁定的方法及系统
CN102497207A (zh) * 2011-11-25 2012-06-13 广州易茂科技发展有限公司 一种多路高精度小频差时钟源
CN103560785A (zh) * 2013-10-28 2014-02-05 中国电子科技集团公司第四十一研究所 一种产生相位相干信号的方法与装置
CN103560785B (zh) * 2013-10-28 2017-05-10 中国电子科技集团公司第四十一研究所 一种产生相位相干信号的方法与装置
CN106527577A (zh) * 2015-09-09 2017-03-22 华为技术有限公司 调整时钟信号的方法和装置
CN109698697A (zh) * 2018-12-29 2019-04-30 西安智多晶微电子有限公司 一种应用于fpga芯片的锁相环装置及fpga芯片
CN109698697B (zh) * 2018-12-29 2023-11-14 西安智多晶微电子有限公司 一种应用于fpga芯片的锁相环装置及fpga芯片

Also Published As

Publication number Publication date
WO2009135406A1 (zh) 2009-11-12
US20090274255A1 (en) 2009-11-05

Similar Documents

Publication Publication Date Title
CN101572543A (zh) 一种稳定时钟的方法和装置
US7567099B2 (en) Filterless digital frequency locked loop
US9484939B2 (en) Techniques for fractional-N phase locked loops
US8988121B2 (en) Method and apparatus for generating a reference signal for a fractional-N frequency synthesizer
CN105940610B (zh) 双相锁相回路的充电泵校正
US20040008805A1 (en) Precision jitter-free frequency synthesis
US20190319630A1 (en) Divider-Less Phase Locked Loop
US6943598B2 (en) Reduced-size integrated phase-locked loop
CN104601171A (zh) 小数分频器和小数分频锁相环
WO2017027132A1 (en) New fractional phase locked loop (pll) architecture
US7310021B2 (en) Phase-locked loop with tunable-transfer function
US6300838B1 (en) Method and apparatus for derivative controlled phase locked loop systems
US6842056B1 (en) Cascaded phase-locked loops
CN110515890A (zh) 多处理器片上系统mpsoc的数据解析方法及系统
JP2003101410A (ja) 周波数シンセサイザのサイクル・スリップを低減する方法および装置
US8656203B2 (en) Fractional frequency division or multiplication by using an oversampled phase rotator for reducing jitter
CN1232043C (zh) 混合式锁相回路及其控制方法
KR102435183B1 (ko) 주파수 고정 루프, 전자 디바이스, 및 주파수 생성 방법
KR101430796B1 (ko) 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로
US8994422B2 (en) Use of Frequency addition in a PLL control loop
JP2877185B2 (ja) クロック発生器
CN116667846B (zh) 频率综合电路
WO2024093297A1 (zh) 一种锁相环及信号延迟处理方法
KR101855354B1 (ko) 저주파 동기신호를 생성하는 장치 및 방법
CN106059571A (zh) 一种频率源、信息处理方法及电子设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20091104