CN111490777B - 一种晶振频率检测处理方法及装置、逻辑器件、存储介质 - Google Patents

一种晶振频率检测处理方法及装置、逻辑器件、存储介质 Download PDF

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Abstract

本申请公开了一种晶振频率检测处理方法及装置、逻辑器件、存储介质，该方法包括：采用可编程逻辑器件实现，评估晶振的相位偏差是否超过设定值，如果是，则确定该晶振的频率偏差较大，调整计算晶振频率偏差的分频值，找到合适的分频值以后，就循环计算收敛，使晶振稳定工作，然后再计算出晶振输出的真实频率。解决了现有技术中的某些场景下，晶振长时间使用后，因为频偏过大需要更换的技术问题。

Description

一种晶振频率检测处理方法及装置、逻辑器件、存储介质
技术领域
本申请涉及电子技术领域，尤其涉及一种晶振频率检测处理方法及装置、逻辑器件、存储介质。
背景技术
现有的外时钟同步系统一般包括，可编程逻辑器件、外部参考时钟、晶振和数字模拟转换器DAC(Digital to analog converter，数字模拟转换器)；在具体的适用场景中该晶振可以是OCXO(Oven Controlled Crystal Oscillator，恒温晶体振荡器)，则该外时钟同步系统中各组成部分的连接关系如图1所示，其中，可编程逻辑器件分别连接外部参考时钟、恒温晶振和数字模拟转换器；并且恒温晶振和数字模拟转换器相互连接；则利用该外时钟同步系统对恒温晶振的频率偏移进行调整时的具体实现可以是：可编程逻辑器件对外部参考时钟和恒温晶振输出的时钟分频后鉴相确定外部参考时钟和恒温晶振之间的相位差，对该相位差进行滤波处理后计算出恒温晶振的频率偏差，然后再通过DAC芯片输出模拟信号去调整恒温晶振的频率，使得该恒温晶振调整到正常工作状态。
但是现有晶振自身存在老化的情况，随着时间的推移，频率会往一个方向越偏越远(频率偏移和时间的关系如图2所示)，如果频率偏移超过谐调范围(tunning range)，就无法通过DAC调整到准确值，从而导致晶振无法使用，通常把这个现象称作晶振的过老化。
根据下表1所示，假设一款晶振每一年的频率偏移量大概在0.05ppm左右，过了10年以后，频偏达到了0.5ppm，超过了tunning range的值，则无法通过调整DAC的值把晶振的频率拉回到预期值，这种情况下晶振就进入了过老化状态，使得晶振无法继续使用。
表1
Frequency TuningRange ±0.5ppm～±0.7ppm
Aging Tolerance 1Year 小于0.05ppm
发明内容
本申请提供晶振频率检测处理方法及装置、逻辑器件、存储介质，用以解决现有技术的某些场景下，晶振长时间使用后，因为频偏过大需要更换的技术问题。
第一方面，本申请提供一种晶振频率检测处理方法，该方法应用于外时钟同步系统中，该外时钟同步系统中的可编程逻辑器件分别连接外部参考时钟、晶振和数字模拟转换器DAC芯片，该方法包括：
所述可编程逻辑器件按照设定的第一分频值N1将所述外部参考时钟和所述晶振输出的时钟分频到同一频率值；
确定分频后的所述外部参考时钟和所述晶振输出的时钟之间的第一相位差值；
判断所述第一相位差值是否满足预设条件，如果不，则将所述第一分频值N1调整到第二分频值N2；
当基于所述第二分频值N2得到所述外部参考时钟和所述晶振输出的时钟之间的第二相位差满足所述预设条件，则基于所述第二分频值N2通过DAC芯片输出模拟信号对所述晶振的频偏进行调整。
现有技术所提供的晶振时钟检测方法中，对外部参考时钟和晶振输出的时钟进行分频时，是按照一个固定的值进行的，但是给固定的值会导致晶振出现过老化现象时，无法将晶振的频偏调整回正常值。所以针对现有技术的问题，本申请实施例所提供的方法，在确定晶振的时钟频偏过大时，则可以调整分频的分频值，从而能够外部参考时钟和所述晶振输出的时钟之间的第二相位差满足所述预设条件，从而就可以通过DAC芯片输出模拟信号对所述晶振的频偏进行调整，避免了晶振长时间使用后，因为频偏过直接更换的问题，从而能够提高晶振的使用寿命提高设备的使用效率。
在一种可选的实施方式中，判断所述第一相位差值是否满足预设条件包括：
基于所述第一分频值N1计算M次所述外部参考时钟和所述晶振输出的时钟之间的相位差，得到M个第一相位差；其中，M为不小于2的正整数；
确定第M次计算得到的第一相差Tphase M与第M-1计算得到的第一相差Tphase(M-1)之间的差值；
判断所述差值是否大于所述晶振的谐调范围的最小值Ktr，如果是，则确定所述第一相位差值不满足所述预设条件。
在一种可选的实施方式中，所述第二分频值N2为：
N2＝F-F*[Tphase M-Tphase(M-1)]或N2＝F+F*[Tphase M-Tphase(M-1)]，其中所述F为所述晶振的输出时钟的频率。
在一种可选的实施方式中，当所述外部参考时钟和所述晶振输出的时钟之间的相位差超过设定阈值，则将所述第一分频值N1调整到第二分频值N2包括：
基于所述晶振的输出时钟的频率F以及所述晶振的谐调范围的最小值Ktr确定所述第二分频值N2；
将所述第一分频值N1调整到所述第二分频值N2。
第二方面，提供一种可编程逻辑器件，该可编程逻辑器件应用于外时钟同步系统中，该外时钟同步系统中的可编程逻辑器件分别连接外部参考时钟、晶振和数字模拟转换器DAC，该可编程逻辑器件包括：
分频模块，用于按照设定的第一分频值N1将所述外部参考时钟和所述晶振输出的时钟分频到同一频率值；
相差确定模块，用于确定分频后的所述外部参考时钟和所述晶振输出的时钟之间的第一相位差值；
调整模块，用于判断所述第一相位差值是否满足预设条件，如果不，则将所述第一分频值N1调整到第二分频值N2；
频率确定模块，用于当基于所述第二分频值N2得到所述外部参考时钟和所述晶振输出的时钟之间的第二相位差满足所述预设条件，则基于所述第二分频值N2通过DAC芯片输出模拟信号对所述晶振的频偏进行调整。
在一种可选的实施方式中，所述调整模块具体用于：
基于所述第一分频值N1计算M次所述外部参考时钟和所述晶振输出的时钟之间的相位差，得到M个第一相位差；其中，M为不小于2的正整数；
确定第M次计算得到的第一相差Tphase M与第M-1计算得到的第一相差Tphase(M-1)之间的差值；
判断所述差值是否大于所述晶振的谐调范围的最小值Ktr，如果是，则确定所述第一相位差值不满足所述预设条件。
在一种可选的实施方式中，所述第二分频值N2为：
N2＝F-F*[Tphase M-Tphase(M-1)]或N2＝F+F*[Tphase M-Tphase(M-1)]，其中所述F为所述晶振的输出时钟的频率。
在一种可选的实施方式中，当所述外部参考时钟和所述晶振输出的时钟之间的相位差超过设定阈值，所述调整模块具体用于基于所述晶振的输出时钟的频率F以及所述晶振的谐调范围的最小值Ktr确定所述第二分频值N2；将所述第一分频值N1调整到所述第二分频值N2。
第三方面，提供一种计算机存储介质，所述计算机可读存储介质包括计算机程序，当计算机程序在计算机上运行时，使得所述计算机执行如第一方面任一实施方式所述的方法。
第四方面，提供一种晶振频率检测处理装置，当所述指令在计算机上运行时，使得所述计算机执行如第一方面任一实施方式所述的方法。
附图说明
图1为现有的外时钟同步系统结构示意图；
图2为现有晶振频率偏移和时间的关系示意图；
图3为本申请实施例所提供的一种晶振频率检测方法的流程示意图；
图4为本申请实施例所提供的一种可编程逻辑器件的结构示意图。
具体实施方式
基于现有晶振过老化不能调整频率的问题，现有技术的方案中对于带有压控管脚的晶振，当DAC输出值到5V或者0V以后，就无法再通过外部调整使频偏回到准确值，所以需要提前预判，当DAC接近压控范围时，就认为处于不可靠状态，即提醒用户及时更换晶振，从而使得晶振不可用。
另外，如果DAC输出值和晶振状态如表2所示，在系统运行的过程中，由于其他模块故障，也可能导致DAC直接输出5V或者0V的电压，这个时候从DAC输出的电压来看，晶振的状态都为不可靠，可能根据这个参数就直接需要更换晶振，但是如果是系统故障造成的输出0v或者5v则有可能无法准确判断是否由于晶振过老化导致。
表2
Figure GDA0003918216300000051
基于上述现有技术的问题，本申请实施例提供一种晶振频率检测方法，该方法应用于外时钟同步系统中，该外时钟同步系统包括外部参考时钟、晶振、可编程逻辑器件和数字模拟转换器DAC，该方法包括：
所述可编程逻辑器件按照设定的第一分频值N1将所述外部参考时钟和所述晶振输出的时钟分频到同一频率值；
确定分频后的所述外部参考时钟和所述晶振输出的时钟之间的第一相位差值；
判断所述第一相位差值是否满足预设条件，如果不，则将所述第一分频值N1调整到第二分频值N2；
当基于所述第二分频值N2得到所述外部参考时钟和所述晶振输出的时钟之间的第二相位差满足所述预设条件，则基于所述第二分频值N2通过DAC芯片输出模拟信号对所述晶振的频偏进行调整。
通过本申请实施例提供的上述方法，有效利用现有资源，在不增加硬件成本的情况下，实现了晶振老化后实际频率的检测，同时也能够通过这个系统，把晶振老化故障和其他系统异常区分开。
实施例一
以下结合说明书附图对本申请实施例所提供的一种晶振频率检测方法做进一步详细的说明，该方法具体实现方式可以包括以下步骤(方法流程如图3所示)：
本申请实施例所提供的方法应用于外时钟同步系统中，该外时钟同步系统包括外部参考时钟、晶振、可编程逻辑器件和数字模拟转换器DAC，本申请实施例所适用的晶振可以是恒温晶振，同时也可以是其他和锁相环配合使用，带有频率调整功能，但是频率调整范围较小的晶振。具体的本申请实施例方法包括：
在实现本申请实施例所提供的方法之前，还需要通过现有技术所提供的方法检测外参考时钟是否正常，如果正常，进入正常工作模式(即开始执行步骤301的操作)；否则确定该外时钟同步系统出现故障。
步骤301，所述可编程逻辑器件按照设定的第一分频值N1将所述外部参考时钟和所述晶振输出的时钟分频到同一频率值；
外部参考时钟和晶振输出的时钟的频率大多数情况下是不相同的，因此需要按照一个设定的分频值将外部参考时钟和晶振输出的时钟(两个时钟信号)分频到一个相同的频率。
步骤302，确定分频后的所述外部参考时钟和所述晶振输出的时钟之间的第一相位差值；
在将外部参考时钟和晶振输出的时钟进行分频后，则需要对分频后的频率进行鉴相处理。按照分频到1Hz为例，为保证初始相位最小，需要通过可编程逻辑器件实现两个时钟开始分频的时间点尽量接近，达到初始相位基本对齐的状态；
两个时钟初始相位对齐以后，各自分频到1Hz，由可编程逻辑器件内部的高频时钟对两个1Hz的信号的相位差进行采样，采样点的个数乘以高频时钟的周期，换算成时间就是两个1Hz信号的相位差(即外部参考时钟和所述晶振输出的时钟之间的第一相位差值)。
步骤303，判断所述第一相位差值是否满足预设条件，如果不，则将所述第一分频值N1调整到第二分频值N2；
在该实施例中，判断所述第一相位差值是否满足预设条件的具体实现方式可以是：
A1，基于所述第一分频值N1计算M次所述外部参考时钟和所述晶振输出的时钟之间的相位差，得到M个第一相位差；
A2，确定第M次计算得到的第一相差Tphase M与第M-1计算得到的第一相差Tphase(M-1)之间的差值；
在该实施例中相位差Tphase的单位可以是微秒，第1次计算得到的相位差为Tphase1，第2次计算得到的相位差为Tphase2。
A3，判断所述差值是否大于所述晶振的谐调范围的最小值Ktr，如果是，则确定所述第一相位差值不满足所述预设条件。
其中，晶振的谐调范围(tunning range)的最小值为Ktr，单位为ppm，按照分频到1Hz计算，如果|Tphase M-Tphase(M-1)|大于Ktr，说明通过相差计算出的晶振频偏过大，已经无法通过调整DAC的值，把频率调整到准确的状态。
步骤304，当基于所述第二分频值N2得到所述外部参考时钟和所述晶振输出的时钟之间的第二相位差满足所述预设条件，则基于所述第二分频值N2通过DAC芯片输出模拟信号对所述晶振的频偏进行调整。
在该实施例中，确定第二分频值N2之后，是可以通过该分频值确定该晶振的实际频率的，在确定晶振的实际频率之后就可以利用DAC芯片输出模拟信号对所述晶振的频偏进行调整，使得该晶振回到正常工作状态。
在该实施例中，通过计算之前得到的第二分频值和频偏调整值ΔF(单位ppm)，可以反向计算出晶振当前输出的时钟频率。晶振的频率为F，分频值为N，分频后的频率为F1，则F＝N*F1/(1-ΔF)。(设当DAC输出的电压为可调整范围的中间值时，晶振的实际频率为F)。
在可选的实施方式中，本申请实施例所提供的方法如果基于当前的分频值确定晶振的振频偏过大，已经无法通过调整DAC芯片输出模拟信号，把频率调整到准确的状态，则可以通过调整上述方法中的分频值后确定晶振的频率，具体实现方法可以包括：
首先，确定将所述第一分频值N1调整到第二分频值N2时的第二分频值具体为多少：
方式一，如果通过图3所示的方法可以通过上述步骤301和步骤302得到的第一相差Tphase M、则可以通过简单计算出第二分频值N2为：
N2＝F-F*[Tphase M-Tphase(M-1)]或N2＝F+F*[Tphase M-Tphase(M-1)]，其中所述F为所述晶振的输出时钟的频率。
方式二，如果外部参考时钟和晶振输出的时钟之间的相位差超过设定阈值，无法用可编程逻辑器件采样计算。这时需要选取很多分频值，逐一实验，判断相差是否满足要求，如果不满足要求，就继续更换分频值，直到计算出的相差满足要求。分频值得选择从晶振正常工作时所对应的频率(F)开始往两侧扩展，直到找到合适的分频值位置，选择方法如下：
B1，基于所述晶振的输出时钟的频率F以及所述晶振的谐调范围的最小值Ktr确定所述第二分频值N2；
B1，将所述第一分频值N1调整到所述第二分频值N2。
为了更快的找到合适的分频值，在通过上述方式二确定分频值时，可以通过下表3快速的确定合适的分频值：
表3
1 2 3 4 ···
F+F·Ktr/10^6 F-F·Ktr/10^6 F+2·F·Ktr/10^6 F-2·F·Ktr/10^6 ···
基于表2所示的备选分频值，可以首先选第一组分频值(F+F·Ktr/10^6)计算外部参考时钟和所述晶振输出的时钟之间的相位差，并判断该相位差是否满足图3所示步骤303中的预设条件，如果不满足则选择第二组(F-F·Ktr/10^6)进行计算；依照表2中的顺序，直到找到能够使外部参考时钟和所述晶振输出的时钟之间的相位差满足预设条件的分频值，则结束计算。
然后对相差进行低通滤波处理，处理后计算出晶振需要调整的频率值，通过配置DAC输出电压，使晶振调整到正确的频率，再重新鉴相，低通滤波，调频，循环运行，直到环路稳定收敛，晶振调整到基本稳定的频率(在该实施例中鉴相器和低通滤波器的各种参数要根据分频值对应调整，达到和正常工作基本一致的状态)。
虽然目前的分频值和原始的分频值不同，但最终输出的频率是一样的，同样可以给后级系统继续使用。在某些特定的场景，针对现有的硬件平台，本申请实施例所提供的方法，在测量出晶振准确的频率值之后，能够继续利用已经具有过老化故障的晶振，使其继续为后级提供时钟信号，延长器件的使用年限。
本申请实施例提供的方法，有效利用现有资源，在不增加硬件成本的情况下，实现了晶振老化后实际频率的检测，同时也能够通过这个系统，把晶振老化故障和其他系统异常区分开。
如图4所示，本申请实施例还提供一种可编程逻辑器件，该可编程逻辑器件应用于外时钟同步系统中，该外时钟同步系统包括外部参考时钟、晶振、可编程逻辑器件和数字模拟转换器DAC，该可编程逻辑器件包括：
分频模块401，用于按照设定的第一分频值N1将所述外部参考时钟和所述晶振输出的时钟分频到同一频率值；
相差确定模块402，用于确定分频后的所述外部参考时钟和所述晶振输出的时钟之间的第一相位差值；
调整模块403，用于判断所述第一相位差值是否满足预设条件，如果不，则将所述第一分频值N1调整到第二分频值N2；
频率确定模块404，用于当基于所述第二分频值N2得到所述外部参考时钟和所述晶振输出的时钟之间的第二相位差满足所述预设条件，则基于所述第二分频值N2通过DAC芯片输出模拟信号对所述晶振的频偏进行调整。
可选的，该调整模块403具体用于：
基于所述第一分频值N1计算M次所述外部参考时钟和所述晶振输出的时钟之间的相位差，得到M个第一相位差；
确定第M次计算得到的第一相差Tphase M与第M-1计算得到的第一相差Tphase(M-1)之间的差值；
判断所述差值是否大于所述晶振的谐调范围的最小值Ktr，如果是，则确定所述第一相位差值不满足所述预设条件。
可选的，基于上述调整模块403的具体实现，该第二分频值N2可以是：
N2＝F-F*[Tphase M-Tphase(M-1)]或N2＝F+F*[Tphase M-Tphase(M-1)]，其中所述F为所述晶振的输出时钟的频率。
可选的，当所述可编程逻辑器件无法确定所述外部参考时钟和所述晶振输出的时钟之间的相位差值时，则该调整模块403具体用于基于所述晶振的输出时钟的频率F以及所述晶振的谐调范围的最小值Ktr确定所述第二分频值N2；将所述第一分频值N1调整到所述第二分频值N2。
基于图3所示的实现方法，本申请实施例还提供一种计算机存储介质，所述计算机可读存储介质包括计算机程序，当计算机程序在计算机上运行时，使得所述计算机执行如图3所示的任一实例所述的方法。
基于图三所示的方法，本申请实施例还提供一种晶振频率检测处理装置，当所述指令在计算机上运行时，使得所述计算机执行如图3所示的任一实例所述的方法。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (8)

1.一种晶振频率检测处理方法，其特征在于，该方法应用于外时钟同步系统中，该外时钟同步系统中的可编程逻辑器件分别连接外部参考时钟、晶振和数字模拟转换器DAC芯片，该方法包括：
所述可编程逻辑器件按照设定的第一分频值N1将所述外部参考时钟和所述晶振输出的时钟分频到同一频率值；
确定分频后的所述外部参考时钟和所述晶振输出的时钟之间的第一相位差值；
判断所述第一相位差值是否满足预设条件，如果不，则将所述第一分频值N1调整到第二分频值N2；
当基于所述第二分频值N2得到所述外部参考时钟和所述晶振输出的时钟之间的第二相位差满足所述预设条件，则基于所述第二分频值N2通过DAC芯片输出模拟信号对所述晶振的频偏进行调整；
其中，判断所述第一相位差值是否满足预设条件包括：
基于所述第一分频值N1计算M次所述外部参考时钟和所述晶振输出的时钟之间的相位差，得到M个第一相位差；其中，M为不小于2的正整数；
确定第M次计算得到的第一相差Tphase M与第M-1计算得到的第一相差Tphase(M-1)之间的差值；
判断所述差值是否大于所述晶振的谐调范围的最小值Ktr，如果是，则确定所述第一相位差值不满足所述预设条件。
2.如权利要求1所述的方法，其特征在于，所述第二分频值N2为：
N2＝F-F*[Tphase M-Tphase(M-1)]或N2＝F+F*[Tphase M-Tphase(M-1)]，其中所述F为所述晶振的输出时钟的频率。
3.如权利要求1所述的方法，其特征在于，当所述外部参考时钟和所述晶振输出的时钟之间的相位差超过设定阈值，则将所述第一分频值N1调整到第二分频值N2包括：
基于所述晶振的输出时钟的频率F以及所述晶振的谐调范围的最小值Ktr确定所述第二分频值N2；
将所述第一分频值N1调整到所述第二分频值N2。
4.一种可编程逻辑器件，其特征在于，该可编程逻辑器件应用于外时钟同步系统中，该外时钟同步系统中的可编程逻辑器件分别连接外部参考时钟、晶振和数字模拟转换器DAC，该可编程逻辑器件包括：
分频模块，用于按照设定的第一分频值N1将所述外部参考时钟和所述晶振输出的时钟分频到同一频率值；
相差确定模块，用于确定分频后的所述外部参考时钟和所述晶振输出的时钟之间的第一相位差值；
调整模块，用于判断所述第一相位差值是否满足预设条件，如果不，则将所述第一分频值N1调整到第二分频值N2；
频率确定模块，用于当基于所述第二分频值N2得到所述外部参考时钟和所述晶振输出的时钟之间的第二相位差满足所述预设条件，则基于所述第二分频值N2通过DAC芯片输出模拟信号对所述晶振的频偏进行调整；
所述调整模块具体用于：
基于所述第一分频值N1计算M次所述外部参考时钟和所述晶振输出的时钟之间的相位差，得到M个第一相位差；其中，M为不小于2的正整数；
确定第M次计算得到的第一相差Tphase M与第M-1计算得到的第一相差Tphase(M-1)之间的差值；
判断所述差值是否大于所述晶振的谐调范围的最小值Ktr，如果是，则确定所述第一相位差值不满足所述预设条件。
5.如权利要求4所述的可编程逻辑器件，其特征在于，所述第二分频值N2为：
N2＝F-F*[Tphase M-Tphase(M-1)]或N2＝F+F*[Tphase M-Tphase(M-1)]，其中所述F为所述晶振的输出时钟的频率。
6.如权利要求4所述的可编程逻辑器件，其特征在于，当所述外部参考时钟和所述晶振输出的时钟之间的相位差超过设定阈值，所述调整模块具体用于基于所述晶振的输出时钟的频率F以及所述晶振的谐调范围的最小值Ktr确定所述第二分频值N2；将所述第一分频值N1调整到所述第二分频值N2。
7.一种计算机存储介质，其特征在于，所述计算机可读存储介质包括计算机程序，当计算机程序在计算机上运行时，使得所述计算机执行如权利要求1至3任一所述的方法。
8.一种晶振频率检测处理装置，其特征在于，当指令在计算机上运行时，使得所述计算机执行如权利要求1至3任一项所述的方法。
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