JP4455757B2 - 位相同期ループの帯域幅を調整する方法および装置 - Google Patents

位相同期ループの帯域幅を調整する方法および装置 Download PDF

Info

Publication number
JP4455757B2
JP4455757B2 JP2000554054A JP2000554054A JP4455757B2 JP 4455757 B2 JP4455757 B2 JP 4455757B2 JP 2000554054 A JP2000554054 A JP 2000554054A JP 2000554054 A JP2000554054 A JP 2000554054A JP 4455757 B2 JP4455757 B2 JP 4455757B2
Authority
JP
Japan
Prior art keywords
phase
locked loop
signal
leading edge
bandwidth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000554054A
Other languages
English (en)
Other versions
JP2002518869A (ja
Inventor
リーフ， マグナス， アンドレ ニルソン，
ハンス ハグベリ，
Original Assignee
テレフオンアクチーボラゲット エル エム エリクソン（パブル）
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テレフオンアクチーボラゲット エル エム エリクソン（パブル） filed Critical テレフオンアクチーボラゲット エル エム エリクソン（パブル）
Publication of JP2002518869A publication Critical patent/JP2002518869A/ja
Application granted granted Critical
Publication of JP4455757B2 publication Critical patent/JP4455757B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Processing Of Color Television Signals (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Electrotherapy Devices (AREA)

Description

【０００１】
発明の背景
本発明は、位相同期ループ（PLL ; phase-locked loops）に関し、特に位相同期ループ帯域幅の測定および調整に関する。
【０００２】
位相同期ループ（PLL）は従来より知られており、さまざまなタイプの問題を解決するために使用されている。PLLの使用の例としては、連続位相変調波を生成するプリフィルタードΣΔ制御フラクショナルＮ変調器（prefiltered Sigma Delta Controlled Fractional-N modulator）がある。図１にプリフィルタードΣΔ制御フラクショナルＮ変調器を示す。位相検波器（phase detector ; Phd）102に基準信号101が送られるとともに、分周器（frequency divider ; FREQ. DIV.）106の出力の位相も送られる。基準信号101はfrefで示される周波数を有する正弦波信号であることが望ましい。位相検波器102の出力は、基準信号101と分周器106の出力との位相差に関するパルスである。位相検波器102の出力は、チャージポンプ（charge pump ; CH. P）103に送られ、そしてループフィルタ104でフィルタリングされる。その後ループフィルタ104の出力は、電圧制御発振器（VCO）105に与えられる。VCO105の出力信号は、分周器106の入力に供給される。このフィードバック構成の結果、VCO105の出力周波数は、基準信号101の周波数に分周器106の分周比を掛けた値に等しい周波数に追い込まれる。よって、分周器106の分周比の制御によって、VCO105の周波数を制御することができる。ΣΔ制御フラクショナルＮ・PLL変調器において、分周比は、ΣΔ変調器およびプリフィルタを含むベースバンド（digital baseband）要素107により生成される。ベースバンド要素107の入力は、変調信号（modulating signal）として機能するデータ108を受信する。
【０００３】
プリフィルタードΣΔ制御フラクショナルＮ変調器は、ベースバンド要素107のプリフィルタとPLL帯域幅との間の大変良好な整合に依存する。ある不整合が発生しはじめると、変調された信号の実効（rms）位相誤差が大きく増大する。そのため、PLL帯域幅の値がプリフィルタで定められるような所望の値から移動することを防ぐために、PLL帯域幅の厳格な制御を行うことが大変重要である。
【０００４】
PLL帯域幅の変動の主な原因は、VCO利得（VCO gain）（すなわち、出力周波数対入力制御電圧の比）にある。図２のグラフに示したように、VCO利得と周波数との関係は、利得が周波数によって大きく減少し、そのため、PLLのオープンループ利得も周波数によって減少する、というものである。さらに、このVCOの特性により、周波数を操作する機能としてPLL帯域幅が変化する、ともいえる。PLLにおいて、このVCO利得の変動（およびそれによるオープンループ利得の変動）は可変チャージポンプ103によって補償される。
【０００５】
この補償は、利得と周波数との関係が既知でないと行うことができない。しかし、利得と周波数との関係は、VCOサンプルおよび動作温度によって変動する。図２において、この変動は、点線201および203で示されている。実際には、「未知の」VCOの利得と周波数との実際の関係を考慮して、PLLの調整を行わなければならない。
【０００６】
米国特許第5,295,079号には、PLLの異なるパラメータをテストする装置が記載されている。PLLには、I/Oコントローラにより制御されるデータバスを介してディジタルテスタが接続される。このPLLは普通のPLLでは不可で、周波数アクセスポート、ループ構成ポート、位相アクセスポートといったいくつかの「アクセスポート」と位相誤差処理部とを備えるように構成しなければならない。この文書は、ループの基準入力での入力データパターンの適用によるスリッピングを獲得する時間および周期の決定について記述している。この文書はまた、PLLの周波数応答を決定する２つの方法についても説明している。第２の方法は、VCOへの入力制御信号を制御する周波数アクセスポートを用いて生成される「内部励起」を用いる。この文書は、ループのテストより得られた結果を用いたループ帯域幅を調整するための技術については説明していない。
【０００７】
米国特許第5,703,539号は、入力周波数またはループの分周比が変化したときに、短い同期捕捉時間、雑音特性の改善、低いスプリアス等を実現するための、PLLのループ帯域幅を変化させる装置および方法を記載している。ループが同期捕捉に近づくと、異なるループ帯域幅の状態が出力周波数信号が基準信号に収束することが望ましい。しかしながら、この文書は、VCO利得と周波数との関係の変動を補償するために、ループ帯域幅を決定し調整する方法については触れられていない。
【０００８】
米国特許第5,631,587号には、チャージポンプの制御またはループフィルタのパラメータの制御のいずれかによるPLLのループ利得の調整について記載されている。ループの帯域幅を調整するための入力として、ループ内の分周比(N)とループ前段の分周比(M)とが用いられる。これは、ループにおいて任意の時に使用された分周比に対応する、あらかじめ計算された値が調整回路に記憶されることを意味する。このあらかじめ計算された値は、現在の分周比に対応し、ループに適用される。本質的に、このことは、ループの「未知の」VCO利得の変動によるループ帯域幅の調整はできないことを意味する。提案手法は単に既知または一定のVCO利得を想定しているに止まる。
【０００９】
米国特許第4,691,176号は、ループに入力する信号に対する最適な特性を達成するためのトラッキングループの帯域幅の調整に対する問題を取り扱っている。ループ帯域幅の調整がされる際の情報としては、入力信号の位相変動または周波数変動の率または振幅がある。信号同期捕捉の性能を最適化するために、ループの帯域幅は、推定された逆相関（decorrelation）時間に応じて調整される。この調整は、複合アルゴリズムによってほぼリアルタイム（すなわち、ループの動作中）に行われる。
【００１０】
米国特許第5,448,763号は、受信機のシンセサイザPLLにおけるループ帯域幅を調整するために、通信システムにおけるチャネル間隔を確保する方法について記載している。プロセッサを使用してチャネルの間隔を決定し、決定されたチャネルの間隔の機能として、ループが「ワイド」または「ナロー」に設定される。この調整手順により、早い同期捕捉時間および低い雑音を実現するシンセサイザが提供される。ここに開示された技術は、（マイクロプロセッサを介する）PLLへの入力信号に関する情報に基づいて、ループ帯域幅を調整するだけであり、ループのゲインが未知であることは考慮されていないことになる。
【００１１】
概要
以上より、本発明の目的は、位相同期ループの帯域を指示し、および／または調整する方法および装置を提供することにある。
【００１２】
上記および他の目的は、位相同期ループの帯域幅を指示し、当該位相同期ループの帯域幅を所望のレベルに調整する方法および装置において達成される。本発明の１の観点によれば、これは、第１の周波数で位相同期した状態において位相同期ループを動作させ、その位相同期ループに第１の周波数と異なる第２の周波数への同期を開始させることで、当該位相同期ループにステップ応答を供給することによって達成される。そして、供給されたステップ応答に関連し、かつ、位相同期ループの帯域幅が所望のレベルあるか否かを示すパラメータが検出される。位相同期ループの帯域幅が修正され、当該位相同期ループの帯域幅が所望のレベルになるまで処理が繰り返される。
【００１３】
本発明の他の観点においては、位相同期ループが所望のレベルになった後、位相同期ループの帯域幅を更に所定量修正することで、当該位相同期ループの帯域幅を動作レベルに調整する。これは例えば、位相同期ループの可変チャージポンプの出力電流を修正することで帯域幅の調整がなされる実施形態で実現可能である。ここで、可変チャージポンプは対数スケールのステップで可変することができる。
【００１４】
本発明の他の観点においては、位相同ループへのステップ応答の供給処理は、当該位相同期ループのフィードバック経路における周波数分割値の変更処理を有する。
【００１５】
本発明の他の観点においては、供給されたステップ応答に関連するパラメータの検出処理は、パルススキップが発生したか否かの検出処理を有する。
【００１６】
本発明の他の観点においては、位相同期ループの帯域幅を修正し、位相同期ループの帯域幅が所望のレベルになるまで過去に行われたステップを繰り返す処理は、位相同期ループの帯域幅を修正して、当該位相同期ループにステップ応答が供給されたときにパルススキップが検出されなくなるまで、過去に行われたステップを繰り返す処理を有する。
【００１７】
本発明の他の観点においては、位相同期ループフィードバック信号のリーディングエッジが発生することなく、位相同期ループ基準周波数信号の２つのリーディングエッジが連続して発生したか否かを検出することにより、パルススキップを検出することができる。別の実施形態においては、パルススキップの検出処理は、位相同期ループ基準周波数信号のリーディングエッジが発生することなく、位相同期ループフィードバック信号の２つのリーディングエッジが連続して発生したか否かを検出する処理を含む。ある実施形態では、これらの異なるパルススキップの検出手法が並列的に行うことができる。
【００１８】
本発明の他の実施形態においては、供給されたステップ応答に関連するパラメータの抽出処理は、パルススキップが発生した回数が１より大きい所定の回数になったか否かを検出する処理を有する。この観点は上記した本発明の他の観点と組み合わせることが可能である。
【００１９】
上記したすべての観点だけでなくこれ以外のすべての本発明の観点からすると、位相同期ループがもはや調整されないことを検出し、および／または、当該位相同期ループを調整する方法および／または装置において具現化することが可能である。本発明の観点は、上記したさまざまな位相同期ループ調整手法の制御処理をコンピュータに行わせるコンピュータ可読プログラムコードを有するコンピュータで使用可能な記憶媒体として具現化することも可能である。
【００２０】
詳細な説明
以下、本発明のさまざまな特徴を、図面を用いて説明する。図面中、同じ構成要素には同じ参照符号を付して識別することとする。
【００２１】
本発明を実現する装置の一例を図３に示す。この装置は、帯域が調整されることになる位相同期ループ（PLL）301を備える。PLL301は、位相検波器３０３を有し、その出力はチャージポンプ305に供給される。チャージポンプ305は、離散ステップ（log2スケール間隔での電流ステップが望ましい）にて可変である。PLL301の他の構成要素としては、PLLの代表的な構成といえるループフィルタ307、VCO309、および可変分周器311を含むフィードバック経路がある。本発明の１の観点によれば、PLL301の帯域幅は、PLL301のステップ応答の発生、およびそのステップ応答の結果としてのループの帯域幅に係る１または２以上のパラメータの測定および検出によって調整される。１または２以上のループ要素は、測定され／検出されたパラメータをガイドとして使用して調整することができる。
【００２２】
ステップ応答は、分周器311の分周比の切り替えにより発生させることができる。
【００２３】
ループの帯域幅を示すのに適したあるパラメータとしては、適当なステップ応答がPLL301に与えられたときの位相検波器303の「パルススキップ（pulse skip）」の発生の有無がある。本明細書で用いられるように、「パルススキップ」の用語は、分周器311の出力信号と基準信号との間のある種の位相差の発生を意味し、位相差は、基準周波数信号の全周期の振幅におけるものである。この振幅位相差が発生すると、分周器の出力信号のリーディングエッジを生じることなく、連続する２つの基準信号のリーディングエッジが発生する。これは、図４ａおよび４ｂのタイミングチャートに詳細に示されている。
【００２４】
まず、図４ａを参照されたい。これは、PLL301における、基準周波数信号Fref313、分周器出力信号（FREQ. DIV. OUTPUT）315、および分周器入力信号（FREQ. DIV. INPUT）317（VCOの出力信号でもある）の３つの信号のタイミングチャートである。図４ａに示された状態は、２分周動作を行う分周器によってループが位相同期状態にある。このことは、１周期の分周器出力信号315に対して２周期の分周器入力信号317となっていることから明らかである。
【００２５】
図４ｂは、図４ａに示したような位相同期状態のときに、PLL301にステップ応答を与えた結果を示している。この例は、分周比を２から３に変更したことにより行われるものである。分周比を変更した時刻t1において、信号Fref313および分周器出力信号315' はほぼ位相が合っているため、位相検波器303の出力で発生する誤差信号パルス（ERROR SIGNAL）319は無視できる。しかし、分周比変更の結果、３周期の分周器入力信号317' に対し分周器出力信号315' が１周期となる。その結果、時刻t2でFref信号313の２番目の山（flank）にさしかかるのに対し、分周器出力信号315' の２番目の山はいくぶん遅れた時刻t3で立ち上がる。この位相差により、実質的な誤差信号パルス319が発生し、この誤差信号期間は、Fref信号313の２番目の山と分周器出力信号315' の２番目の山との位相差に比例する。
【００２６】
PLL301における誤差信号パルス319はVCO出力周波数の増加により生じることが同図から理解されよう。分周器出力信号315' とFref信号313との位相を直ちに合わせるには、VCO出力周波数の調整では不十分であり、そのため、Fref信号313の３番目の山（時刻t4）と分周器出力信号315' の３番目の山（時刻t5）との間には、なお大きな位相差がある。
【００２７】
誤差信号パルス319は、VCO出力周波数の増加により生じるが、この例では、Fref信号313と分周器出力信号315' との位相を合わせるにはまだ不十分である。逆に、Fref信号313の４番目と５番目の山がそれぞれ時刻t6およびt7で立ち上がるところ、分周器出力信号315' の山は後の時刻t8まで立ち上がらないため、これら２つの信号間の位相差が広がる。これが、本明細書でいうパルススキップである。
【００２８】
図５は、上記したステップ応答をPLL301に与えたときの、パルススキップの有無によるVCO309への制御入力での周波数ステップの一例を示すグラフである。パルススキップがない場合（グラフ501）、印加される電圧は、VCO309の、分周比の変更（増加）に対する迅速な反応を可能とするのに十分な大きさである。パルススキップが生じた場合（グラフ503）、最低値の電圧に続いて明らかな電圧のディップを生じる（図４ｂを参照。時刻t8で生じる誤算信号319のlowレベルに相当する）。その結果、VCO309は、分周比の変更に対する反応が遅くなる。
【００２９】
PLLの帯域幅の調整の問題に説明を戻す。これは、実施形態において、位相検波器303で生じるパルススキップを起こすために、分周比321を（現在のループ帯域幅に比べて）十分に大きなステップで変更することにより行われる。本発明の別の観点においては、パルススキップ検出器323が位相検波器303に接続される。パルススキップ検出器323は、パルススキップの有無を指示するための論理レベル（例えば論理“１”）を出力する。パルススキップ検出器323をPLL301として同一のICに組み込むことで、パルススキップ論理レベルは出力ピンより引き出すことが可能であり、それによってループ構成要素を手動で測定する必要なしに、帯域幅の調整を行うことが可能になる。
【００３０】
本発明によれば、与えられた分周比の変更がPLL301のパルススキップを起こすことが分かった後で、分周比が初期値にリセットされ、チャージポンプ出力電流を増加させ（調整信号325による）、そして、同じ分周比の変更が再度適用される。適用されるステップ応答がこれ以上パルススキップを起こさなくなるポイントにまでチャージポンプ出力電流が増加したところで、処理は停止する。そのポイントで、調整されたチャージポンプ電流のサイズと、「未知の」VCO利得は、ループの所望のオープンループ利得を設定し、それによりループの所望の帯域幅も設定する。
【００３１】
上記したPLLの調整手法は、基準周波数またはその倍数の振幅における周波数ステップ（すなわち、分周比を値１だけ増加させたときに引き起こされるステップ応答）を利用する。その結果としては、調整されたPLLは所望の動作帯域幅でない場合がある。本発明の別の観点において、この問題点は、上記したPLL301の調整と、動作帯域幅の範囲に変換するようなチャージポンプ305の出力の修正とによって解決される。この修正は、上記した調整処理で最終的に達した値から既知の電流オフセット（すなわち、電流ステップの既知の番号）を引き去ることにより行われる。
【００３２】
この観点は、log2スケールの可変チャージポンプ305の出力電流の例を示した図６に示される。この例においては、電流T1がチャージポンプ305に与えられ、上記したように周波数ステップが与えられる。パルススキップが起こると、チャージポンプ電流は１段階上のT2に上げられ、処理が繰り返される。再度パルススキップが起こると仮定すると、チャージポンプ電流は更に１段階上のT3に上げられる。周波数ステップが再び与えられたときにパルススキップが検出されなければ、PLL301は調整されたものの、所望の動作帯域幅ではない。所望の帯域幅の修正は、チャージポンプ電流を、「調整された」値のT3から既知のオフセット量だけ下方に修正することにより行われる。この例では、その既知のオフセットを５段階と仮定すると、その結果、動作チャージポンプ電流はO3となる。これは、PLL301に対する修正された動作電流となる。一般に、PLL301の調整により、チャージポンプ電流がT1からT3までの範囲内の値をとると、図６に示すように、当該既知のオフセット量による修正により、チャージポンプ電流はO1からO3までの範囲内の対応する値となる。
log2スケールのチャージポンプ電流は、ループの帯域幅の変更が、チャージポンプ電流の全範囲にわたって、各チャージポンプ電流の段階に対して、同等の大きさとなるのを確かにする。したがって、調整されたPLL301の動作帯域幅への修正を行う変換の結果として精度は失われない。
【００３３】
既知のオフセット値は、いったん決められると、その値が同一の動作帯域を使用するすべてのPLLの調整に用いられることが望ましい。オフセット値は、物理的に、またはシミュレータによって、より簡単に測定されるが、計算することができる。
【００３４】
上記したPLLの調整方法は、自動処理（例えば、適当にプログラムされたプロセッサ）により制御されることが特に望ましい。パルススキップ検出器323は、判断が容易な２値の結果（例えば、パルススキップを検出したときは“１”、パルススキップを検出しないときは“０”）の出力だけしか必要としないからである。図７は、PLLを調整する方法を示すフローチャートであり、各工程は、図３に示した制御装置325のような制御装置によって実現される。図３の制御装置325は、RAM、磁気記憶媒体、CD ROM等のコンピュータ可読の記憶装置329に記憶される命令を実行するコンピュータ327を備えている。
【００３５】
制御方法の一例では、まずPLL301が初期化される（ステップ701）。ここには、初期分周比Nおよび初期チャージポンプ電流を設定し、PLL301を位相同期状態とすることを可能にすることが含まれる。さらに、次のパルススキップの検出を用意するために、パルススキップ検出器323が、検出が起こるまで、パルススキップなしを示す出力にリセットされる。
【００３６】
ループが、基準周波数（Fref）と初期分周比Nとで決定された周波数に同期した後、新たな分周比N+mにより、周波数ステップがループに導入される（ステップ703）。‘m’の値は例えば、１または２であり、つまり特定のシステム要素と所望の帯域幅との関数となる。適当な時間経過後（基準周波数、分周比、現在のループ帯域幅により決定される）、パルススキップ信号がパルススキップ検出器323の出力ポートから読み出される（ステップ705）。パルススキップ信号がパルススキップが生じたことを示したとき（判断ブロック707でyesの場合）、次のパルススキップの検出の再度用意するために、分周比が初期値Ｎにリセットされるとともに、パルススキップ検出器323がリセットされる（ステップ709）。可変チャージポンプ305は、その出力電流が１段階増加するように調整される（ステップ711）。
【００３７】
その後、処理はステップ703に戻り、パルススキップが生じることなく周波数ステップが与えられるまで（判断ブロック707でnoとなるまで）繰り返される。この時点で、ループが調整される。帯域幅は所望の動作帯域幅とは異なる帯域幅に調整されたと仮定し、所望の動作帯域幅を得るために、先に説明したとおり、可変チャージポンプ305が既知の量で修正される（例えば、達したチャージポンプ出力電流を既知の値により減少させることにより修正される）（ステップ713）。最終的に達したチャージポンプ出力電流は好ましくは、このPLL301で再使用することができるように、記憶される（ステップ715）。最終的に達したチャージポンプ出力電流の再使用は、PLL301の帯域幅が調整された状態の下で、記憶された値に係るPLL301が同一温度において動作する場合に、特に有用である。
【００３８】
上記した帯域幅の修正の後調整を行うために、可変チャージポンプ305の現在の範囲は、動作範囲から調整範囲までのスパンで十分に広くとるべきである。この要求は、本発明を実現する他の実施形態により容易に満足することができ、その実施形態とは、単に１つのパルススキップとしてではなく、いくつかのパルススキップを帯域幅の指示として用いるものである。例えば、帯域幅の指示は、周波数ステップがはじめに与えられたときに生じるパルススキップの初期カウント値Ｘにより行うことが可能である。これは、例えば、このPLLを測定装置で手動で測定し、その後に調整されたすべてのPLLに対して同じ測定値を使用することにより行うことができる。その後、周波数ステップが与えられたときに、Ｘ-1回のパルススキップしか起こらないようになるまで、チャージポンプ電流が引き上げられる。そして、上記したように動作帯域幅への可能な修正を受けて、PLL301が調整される。この手法は、チャージポンプ電流を広い範囲で修正することを必要とすることなく、調整PLL帯域幅が小さく済む。
【００３９】
以下、上述した実施形態のいずれにも使用可能なパルススキップ検出器の実施形態を、図８を参照して説明する。この実施形態においては、位相検波器303の出力は、ソース信号（SOURCE）801とシンク信号（SINK）803とから構成されていると仮定する。ソース信号801は、Fref信号313のリーディングエッジに応じてアサートされる。シンク信号803は、分周器出力信号315のリーディングエッジに応じてアサートされる。ソース信号801とシンク信号803とが同時にアクティブになると、位相検波器303の論理はそれらをリセットする。
【００４０】
ソース信号801およびシンク信号803は各々、第１および第２の遅延ブロック805、807の入力に供給される。遅延ブロック805、807は、基準周波数信号313の周波数に比べれば比較的小さな遅延を生じさせる。例えば、基準周波数信号313が77nsecの周期（13MHzの周波数に相当する）とすると、各遅延ブロック805、807により生じる遅延は0.5nsecとなる。この遅延の目的は、例えば、ソース信号801がFref信号313の次の立ち上がりとちょうど同じ時にデアサートされると生じるパルススキップの発生を検出しない可能性を回避することにある。遅延ブロック805、807は、例えば、適当なサイズのキャパシタと抵抗との並列接続により実現可能である。
【００４１】
第１および第２の遅延ブロック805、807の出力より供給される遅延信号は、それぞれ対応する第１および第２のフリップフロップ809、811でサンプリングされる。第１のフリップフロップ809は、基準周波数信号Fref813によりクロック入力され、第２のフリップフロップ811は、分周器出力信号315でクロック入力される。第１および第２のフリップフロップ809、811のそれぞれは、パルススキップの発生を示す特定の信号の組み合わせをさがす。これは、第１のフリップフロップ809の場合、過去に生じたFref信号313のリーディングエッジから（遅延した）ソース信号801がまだアサートしているときのFref信号313のリーディングエッジ（クロッキング）の発生である。第２のフリップフロップ811の場合、過去に生じた分周器出力信号315のリーディングエッジから（遅延した）シンク信号803がまだアサートしているときの分周器出力信号315のリーディングエッジ（クロッキング）の発生である。
【００４２】
第１および第２のフリップフロップ809、811は、パルススキップの検出を示す信号を出力するORゲート817に接続されている。ORゲート817の出力は、カウントされたパルススキップ数（すなわち、上記した代替のPLL調整手法による数Ｘ）で分割するようにプログラムされたデバイダ（divider）819に供給される。デバイダ819がプログラムされた値をカウントしたとき、その出力がラッチ821をオンに切り替える。ラッチ821の出力はパルススキップ信号823として出力される。リセット信号825が２つのフリップフロップ809、811と、デバイダ819、およびラッチ821に供給され、次の使用のためにパルススキップ検出器323のリセットを可能とする。
【００４３】
図９は、周波数ステップが与えられた結果としてPLL301内で生成される波形の一例を示しており、ここで、カウントされるパルススキップＸは１である。時刻901で、Fref信号313の立ち上がりによりソース信号801がアサートされる。時刻903で、分周器出力信号315の立ち上がりによりシンク信号803がアサートされる。ソース信号801とシンク信号803とが同時にアサートされると、各々の信号がデアサートされる（時刻905）。この例では、分周器出力信号315は、Fref信号313のそれよりも低い周波数である。したがって、初めの３つの基準周期は、「正常」であり、最初の基準周期について上記したように（すなわち、Fref信号313のリーディングエッジより１周期内に分周器出力信号315のリーディングエッジを生じる）動作する。しかし、４番目の基準周期が開始する時刻（時刻907）では、分周器出力信号315がそれに遅れて立ち下がる。そのため、時刻907では、ソース信号801がアサートされ、分周器出力信号315の４番目のリーディングエッジが、大きく遅れた時刻909まで生じないため、少なくともFref信号313の全周期時間、アサートされた状態を保持する。Fref信号313の立ち上がりと同時にアサートされたソース信号801が存在すると、第１のフリップフロップ809は、アサート信号（例えば“１”）の出力を発生する。この信号は、ORゲート817およびデバイダ819を通過し（デバイダ819は１で分割することになるため）、最終的に、ラッチ821で、パルススキップ信号823を立ち上げるクロックパルスとして作用する（図９の時刻909を参照）。
【００４４】
上記したPLL帯域幅を調整する手法は、以下の条件を満たすときに、最もうまく作用する。
１） Fref信号313の周波数および動作帯域幅が、パルススキップを生じる周波数ステップを計算するための、分周器311における使用に必要な分周比の変更の大きさを決定する。
２） Fref信号313の周波数またはその倍数の周波数に等しい周波数ステップに対処するため、可変チャージポンプ305の範囲は十分な広さでなければならない。
３） VCO309は、ループの調整時に使用される周波数ステップによりカバーされる周波数範囲を扱うことが可能でなければならない。
【００４５】
以上、特定の実施形態により、本発明を説明した。ただし、上述したこれらの好適な実施形態とは異なる形態で本発明を具現化することが可能であることが当業者には明らかであろう。これは、発明の主旨から逸脱することなくなされるであろう。
【００４６】
例えば、PLL301の位相同期が可能となった後に分周比をある値だけ増加させる（例えば１だけ増加する）実施形態の一例においてステップ応答の誘発について説明した。しかし、分周比を増加させるのではなく減少させることでステップ応答を供給するようにしてもよい。
【００４７】
また、上述した実施形態において、パルススキップの発生は、ループ帯域幅を決定するステップ応答に係る「測定された」パラメータとして使用された。しかし、パルススキップの使用は、発明の実現の本質ではない。むしろ、ステップ応答に関するいずれのパラメータも、ループ帯域幅を示すものとして使用することができる。
【００４８】
さらに、上述した手法はPLLの調整とは異なる目的にも有用である。例えば、PLLが調整された後でも、パルススキップ検出器323の出力は、（例えば動作温度の変動によって）PLLの帯域幅が所望の動作値からずれているか否かの指示を供給することにも使用することができる。
【００４９】
よって、上述した好適な実施形態は単なる例示にすぎないものであって、いかなる限定的な考えをとるべきものではない。本発明の範囲は、上述の説明ではなく特許請求の範囲の記載によって定められ、その特許請求の範囲内に収まるすべてのバリエーションや均等物を包含することを意図したものである。
【図面の簡単な説明】
【図１】 プリフィルタードΣΔ制御フラクショナルＮ変調器のブロック図である。
【図２】 VCOの利得と周波数との関係を示すグラフである。
【図３】 本発明を実現する装置例のブロック図である。
【図４ａ】 パルススキップが発生しないステップ応答での位相同期ループにおける信号のタイミングチャートを示す図である。
【図４ｂ】 パルススキップが発生するステップ応答での位相同期ループにおける信号のタイミングチャートを示す図である。
【図５】 本発明の一観点による、ステップ応答がPLL301に供給されたときのパルススキップの有無によるVCO309への制御入力での周波数ステップの例を示すグラフである。
【図６】 本発明の一観点による、チャージポンプ出力電流の追加修正を説明するための図である。
【図７】 本発明の一観点による、PLLの調整方法の処理工程を示すフローチャートである。
【図８】 本発明の一観点による、パルススキップ検出器の一例を示すブロック図である。
【図９】 本発明の一観点による、供給された周波数ステップの結果として位相同期ループにおいて発生する波形の一例を示す図である。

Claims (33)

  1. 可変チャージポンプを有する位相同期ループの帯域幅を所望のレベルに調整する方法であって、
    ａ） 第１の周波数で位相同期した状態において前記位相同期ループを動作させる工程と、
    ｂ） 前記位相同期ループに前記第１の周波数と異なる第２の周波数への同期を開始させることで、当該位相同期ループにステップ応答を供給する工程と、
    ｃ） 位相同期ループフィードバック信号のリーディングエッジが発生することなく位相同期ループ基準周波数信号の２つのリーディングエッジが連続して発生したか否かを検出することでパルススキップの発生を検出することによって、前記供給された前記ステップ応答に関するパラメータであって前記位相同期ループの帯域幅が前記所望のレベルにあるか否かを示すパラメータを検出する工程と、
    ｄ） 前記可変チャージポンプの出力電流を調整することによって前記位相同期ループの帯域幅を修正し、前記位相同期ループの帯域幅が前記所望のレベルになるまで、前記ａ）ないしｄ）の工程を繰り返す工程と、
    を有することを特徴とする方法。
  2. 前記位相同期ループの帯域幅を所定量修正し、当該位相同期ループの帯域幅を動作レベルに調整する工程を更に有することを特徴とする請求項１に記載の方法。
  3. 前記位相同期ループに前記ステップ応答を供給する前記工程は、
    前記位相同期ループのフィードバック経路における周波数分割値を変更する工程を有することを特徴とする請求項１に記載の方法。
  4. 前記位相同期ループの帯域幅を修正し、前記位相同期ループの帯域幅が前記所望のレベルになるまで、前記ａ）ないしｄ）の工程を繰り返す前記工程は、
    前記位相同期ループの帯域幅を修正し、前記ステップ応答が前記位相同期ループに供給されたときにパルススキップが検出されなくなるまで、前記ａ）ないしｄ）の工程を繰り返す工程を有することを特徴とする請求項１に記載の方法。
  5. 可変チャージポンプを有する位相同期ループの帯域幅を所望のレベルに調整する方法であって、
    ａ） 第１の周波数で位相同期した状態において前記位相同期ループを動作させる工程と、
    ｂ） 前記位相同期ループに前記第１の周波数と異なる第２の周波数への同期を開始させることで、当該位相同期ループにステップ応答を供給する工程と、
    ｃ） 位相同期ループ基準周波数信号のリーディングエッジが発生することなく位相同期ループフィードバック信号の２つのリーディングエッジが連続して発生したか否かを検出することでパルススキップの発生を検出することによって、前記供給された前記ステップ応答に関するパラメータであって前記位相同期ループの帯域幅が前記所望のレベルにあるか否かを示すパラメータを検出する工程と、
    ｄ） 前記可変チャージポンプの出力電流を調整することによって前記位相同期ループの帯域幅を修正し、前記位相同期ループの帯域幅が前記所望のレベルになるまで、前記ａ）ないしｄ）の工程を繰り返す工程と、
    を有することを特徴とする方法。
  6. 前記工程ｃ）における、前記位相同期ループフィードバック信号のリーディングエッジが発生することなく位相同期ループ基準周波数信号の２つのリーディングエッジが連続して発生したか否かを検出する工程は、
    前記位相同期ループ基準周波数信号の第１のリーディングエッジの発生に応じて、ソース信号をアサートする工程と、
    前記位相同期ループフィードバック信号の前記リーディングエッジの発生に応じて、シンク信号をアサートする工程と、
    前記ソース信号と前記シンク信号とが同時にアサートされていることに応じて、当該ソース信号と当該シンク信号とをデアサートする工程と、
    前記位相同期ループ基準周波数信号の第２のリーディングエッジの発生と同時に、前記ソース信号がアサートされたことを検出する工程と、
    を有することを特徴とする請求項１に記載の方法。
  7. 前記位相同期ループ基準周波数信号の前記第２のリーディングエッジの発生と同時に、前記ソース信号がアサートされたことを検出する前記工程は、
    前記ソース信号を所定量遅延させる工程と、
    前記位相同期ループ基準周波数信号の前記第２のリーディングエッジの発生と同時に、前記遅延したソース信号がアサートされたことを検出する工程と、
    を有することを特徴とする請求項６に記載の方法。
  8. 前記工程ｃ）における、前記位相同期ループ基準周波数信号のリーディングエッジが発生することなく位相同期ループフィードバック信号の２つのリーディングエッジが連続して発生したか否かを検出する工程は、
    前記位相同期ループ基準周波数信号の前記リーディングエッジの発生に応じて、ソース信号をアサートする工程と、
    前記位相同期ループフィードバック信号の第１のリーディングエッジの発生に応じて、シンク信号をアサートする工程と、
    前記ソース信号と前記シンク信号とが同時にアサートされていることに応じて、当該ソース信号と当該シンク信号とをデアサートする工程と、
    前記位相同期ループフィードバック信号の第２のリーディングエッジの発生と同時に、前記シンク信号がアサートされたことを検出する工程と、
    を有することを特徴とする請求項５に記載の方法。
  9. 前記位相同期ループフィードバック信号の前記第２のリーディングエッジの発生と同時に、前記シンク信号がアサートされたことを検出する前記工程は、
    前記シンク信号を所定量遅延させる工程と、
    前記位相同期ループフィードバック信号の前記第２のリーディングエッジの発生と同時に、前記遅延したシンク信号がアサートされたことを検出する工程と、
    を有することを特徴とする請求項８に記載の方法。
  10. 前記チャージポンプ出力電流を調整する前記工程は、
    前記チャージポンプ出力電流を対数スケールステップで修正する工程を有することを特徴とする請求項１に記載の方法。
  11. 前記供給された前記ステップ応答に関するパラメータを検出する前記工程は、
    １より多い所定回数のパルススキップが発生したか否かを検出する工程を有することを特徴とする請求項１に記載の方法。
  12. 前記位相同期ループの帯域幅を修正し、前記位相同期ループの帯域幅が前記所望のレベルになるまで、前記ａ）ないしｄ）の工程を繰り返す前記工程は、
    前記位相同期ループの帯域幅を修正し、前記ステップ応答が前記位相同期ループに供給されたときに、所定のパルススキップ回数よりも少ない回数になるまで、前記ａ）ないしｄ）の工程を繰り返す工程を有することを特徴とする請求項１１に記載の方法。
  13. 前記所定回数のパルススキップが発生したか否かを検出する前記工程は、
    位相同期ループフィードバック信号のリーディングエッジが発生することなく位相同期ループ基準周波数信号の２つのリーディングエッジが連続して発生する度に、検出信号をアサートする工程と、
    前記位相同期ループフィードバック信号の前記リーディングエッジが発生することなく位相同期ループ基準周波数信号の２つのリーディングエッジが連続して発生しないときは、前記検出信号をデアサートする工程と、
    前記検出信号が前記所定回数アサートされたことに応じて、パルススキップ信号をアサートする工程と、
    を有することを特徴とする請求項１１に記載の方法。
  14. 前記位相同期ループフィードバック信号の前記リーディングエッジが発生することなく位相同期ループ基準周波数信号の前記２つのリーディングエッジが連続して発生する度に、前記検出信号をアサートする前記工程は、
    前記位相同期ループ基準周波数信号の第１のリーディングエッジの発生に応じて、ソース信号をアサートする工程と、
    前記位相同期ループフィードバック信号の前記リーディングエッジの発生に応じて、シンク信号をアサートする工程と、
    前記ソース信号と前記シンク信号とが同時にアサートされていることに応じて、当該ソース信号と当該シンク信号とをデアサートする工程と、
    前記位相同期ループ基準周波数信号の第２のリーディングエッジの発生と同時に前記ソース信号がアサートされる度に、前記検出信号をアサートする工程と、
    を有することを特徴とする請求項１３に記載の方法。
  15. 前記位相同期ループ基準周波数信号の前記第２のリーディングエッジの発生と同時に前記ソース信号がアサートされる度に、前記検出信号をアサートする前記工程は、
    前記ソース信号を所定量遅延させる工程と、
    前記位相同期ループ基準周波数信号の前記第２のリーディングエッジの発生と同時に前記遅延したソース信号がアサートされる度に、前記検出信号をアサートする工程と、
    を有することを特徴とする請求項１４に記載の方法。
  16. 前記供給された前記ステップ応答に関するパラメータを検出する前記工程は、１より多い所定回数のパルススキップが発生したか否かを検出する工程を有し、
    前記所定回数のパルススキップが発生したか否かを検出する前記工程は、
    位相同期ループ基準周波数信号のリーディングエッジが発生することなく位相同期ループフィードバック信号の２つのリーディングエッジが連続して発生する度に、検出信号をアサートする工程と、
    前記位相同期ループ基準周波数信号の前記リーディングエッジが発生することなく位相同期ループフィードバック信号の２つのリーディングエッジが発生しないときは、前記検出信号をデアサートする工程と、
    前記検出信号が前記所定回数アサートされたことに応じて、パルススキップ信号をアサートする工程と、
    を有することを特徴とする請求項５に記載の方法。
  17. 前記位相同期ループ基準周波数信号の前記リーディングエッジが発生することなく位相同期ループフィードバック信号の前記２つのリーディングエッジが連続して発生する度に、前記検出信号をアサートする前記工程は、
    前記位相同期ループ基準周波数信号の前記リーディングエッジの発生に応じて、ソース信号をアサートする工程と、
    前記位相同期ループフィードバック信号の第１のリーディングエッジの発生に応じて、シンク信号をアサートする工程と、
    前記ソース信号と前記シンク信号とが同時にアサートされていることに応じて、当該ソース信号と当該シンク信号とをデアサートする工程と、
    前記位相同期ループフィードバック信号の第２のリーディングエッジの発生と同時に前記シンク信号がアサートされる度に、前記検出信号をアサートする工程と、
    を有することを特徴とする請求項１６に記載の方法。
  18. 前記位相同期ループフィードバック信号の前記第２のリーディングエッジの発生と同時に前記シンク信号がアサートされる度に、前記検出信号をアサートする前記工程は、
    前記シンク信号を所定量遅延させる工程と、
    前記位相同期ループフィードバック信号の前記第２のリーディングエッジの発生と同時に前記遅延したシンク信号がアサートされる度に、前記検出信号をアサートする工程と、
    を有することを特徴とする請求項１７に記載の方法。
  19. 基準周波数とフィードバック分周比との関数である周波数の出力信号を発生する位相同期ループと、
    該位相同期ループに接続され、該位相同期ループにおいてパルススキップの発生回数が所定数Ｘとなったか否かを示すパルススキップ信号を発生するパルススキップ検出器と、を備える装置であって、
    前記パルススキップ検出器は、
    パルススキップが検出される度にアサートされる第１の信号を発生する１パルススキップ検出手段と、
    前記第１の信号を受信して、該第１の信号が前記Ｘ回アサートされる毎に１回アサートされる前記パルススキップ信号を発生する分周器と、
    を備え、
    前記位相同期ループは、可変チャージポンプを含み、
    ａ） 第１の周波数で位相同期した状態において前記位相同期ループを動作させ、
    ｂ） 前記位相同期ループに前記第１の周波数と異なる第２の周波数への同期を開始させることで、当該位相同期ループにステップ応答を供給し、
    ｃ） 前記パルススキップ検出器により生成された前記パルススキップ信号を用いて、前記位相同期ループの帯域幅が所望のレベルにあるか否かを示す前記Ｘ回のパルススキップが発生したか否かを判断し、
    ｄ） 前記可変チャージポンプの出力電流を修正することで前記位相同期ループの帯域幅を修正し、前記位相同期ループの帯域幅が前記所望のレベルになるまで、前記ａ）ないしｄ）を繰り返す制御手段を更に備えることを特徴とする装置。
  20. 前記位相同期ループの帯域幅が前記所望のレベルになった後、前記制御手段は更に、前記可変チャージポンプの出力電流を所定量修正することで、当該位相同期ループの帯域幅を動作レベルに調整することを特徴とする請求項１９に記載の装置。
  21. 前記制御手段は、前記位相同期ループのフィードバック経路における前記フィードバック分周比を変化させることで、当該位相同期ループにステップ応答を供給することを特徴とする請求項１９に記載の装置。
  22. 前記位相同期ループは、位相検波器を含み、
    該位相検波器は、
    前記基準周波数を有する基準周波数信号を受信する第１の入力手段と、
    前記フィードバック分周比で分周された位相同期ループ出力信号である分周されたフィードバック信号を受信する第２の入力手段と、
    前記基準周波数信号と前記分周されたフィードバック信号との位相差を示す位相検波信号を供給する出力手段と、
    を備え、
    前記パルススキップ検出器は、
    前記位相検波信号を受信する入力手段と、
    前記位相検波信号を用いて、前記位相同期ループにおいてパルススキップが発生したか否かを示す前記パルススキップ信号を発生する手段と、
    を備え、
    前記位相検波器は、前記基準周波数信号の第１のリーディングエッジの発生に応じて前記位相検波信号をアサートし、
    前記位相検波器は、前記分周されたフィードバック信号のリーディングエッジの発生に応じて前記位相検波信号をデアサートし、
    前記パルススキップ検出器は、前記基準周波数信号の第２のリーディングエッジの発生と同時に前記位相検波信号がアサートされたときに、前記パルススキップ信号を発生する、
    ことを特徴とする請求項１９に記載の装置。
  23. 前記パルススキップ検出器は、
    前記位相検波信号を受信するデータ入力手段と、前記基準周波数信号を受信するクロック入力手段とを有するフリップフロップを備え、
    該フリップフロップの出力は、前記位相同期ループにおいて前記パルススキップが発生したか否かを示すことを特徴とする請求項２２に記載の装置。
  24. 前記位相検波器は、前記基準周波数信号の前記第１のリーディングエッジの発生に応じて前記位相検波信号をアサートし、
    前記位相検波器は、前記分周されたフィードバック信号のリーディングエッジの発生に応じて前記位相検波信号をデアサートし、
    前記パルススキップ検出器は、前記位相検波信号を受信して遅延した位相検波信号を生成し、前記基準周波数信号の第２のリーディングエッジと同時に該遅延した位相検波信号がアサートされたときに、前記パルススキップ信号を発生する、
    ことを特徴とする請求項２２に記載の装置。
  25. 前記パルススキップ検出器は、
    前記位相検波信号を受信して前記遅延した位相検波信号を生成する遅延ブロックと、
    前記遅延した位相検波信号を受信するデータ入力手段と、前記基準周波数信号を受信するクロック入力手段とを有するフリップフロップと、を備え、
    該フリップフロップの出力は、前記位相同期ループにおいて前記パルススキップが発生したか否かを示すことを特徴とする請求項２４に記載の装置。
  26. 前記位相検波器は、前記分周されたフィードバック信号の第１のリーディングエッジの発生に応じて前記位相検波信号をアサートし、
    前記位相検波器は、前記基準周波数信号のリーディングエッジの発生に応じて前記位相検波信号をデアサートし、
    前記パルススキップ検出器は、前記位相検波信号を受信して遅延した位相検波信号を生成し、前記分周されたフィードバック信号の第２のリーディングエッジの発生と同時に該遅延した位相検波信号がアサートされたときに、前記パルススキップ信号を発生する、
    ことを特徴とする請求項２２に記載の装置。
  27. 前記パルススキップ検出器は、
    前記位相検波信号を受信するデータ入力手段と、前記基準周波数信号を受信するクロック入力手段とを有するフリップフロップを備え、
    該フリップフロップの出力は、前記位相同期ループにおいて前記パルススキップが発生したか否かを示すことを特徴とする請求項２６に記載の装置。
  28. 前記位相検波器は、前記基準周波数信号の前記第１のリーディングエッジの発生に応じて前記位相検波信号をアサートし、
    前記位相検波器は、前記分周されたフィードバック信号のリーディングエッジの発生に応じて前記位相検波信号をデアサートし、
    前記パルススキップ検出器は、前記位相検波信号を受信して遅延した位相検波信号を生成し、前記基準周波数信号の第２のリーディングエッジと同時に該遅延した位相検波信号がアサートされたときに、前記パルススキップ信号を発生する、
    ことを特徴とする請求項２２に記載の装置。
  29. 前記パルススキップ検出器は、
    前記位相検波信号を受信して前記遅延した位相検波信号を生成する遅延ブロックと、
    前記遅延した位相検波信号を受信するデータ入力手段と、前記基準周波数信号を受信するクロック入力手段とを有するフリップフロップと、を備え、
    該フリップフロップの出力は、前記位相同期ループにおいて前記パルススキップが発生したか否かを示すことを特徴とする請求項２８に記載の装置。
  30. 位相同期ループの帯域幅を所望のレベルに調整するためのコンピュータ可読プログラムコードを格納する、コンピュータで使用可能な記憶媒体であって、
    前記コンピュータ可読プログラムコードは、
    ａ） 第１の周波数で位相同期した状態において前記位相同期ループを動作させることをコンピュータに行わせるコンピュータ可読プログラムコードと、
    ｂ） 前記位相同期ループに前記第１の周波数と異なる第２の周波数への同期を開始させることで、当該位相同期ループにステップ応答を供給することをコンピュータに行わせるコンピュータ可読プログラムコードと、
    ｃ） 前記コンピュータが位相同期ループフィードバック信号のリーディングエッジが発生することなく位相同期ループ基準周波数信号の２つのリーディングエッジが連続して発生したか否かを検出することでパルススキップの発生を検出することによって、供給された前記ステップ応答に関連するパラメータであって前記位相同期ループの帯域幅が所望のレベルにあるか否かを示すパラメータの検出をコンピュータに行わせるコンピュータ可読プログラムコードと、
    ｄ） 可変チャージポンプの出力電流を調整することによって前記位相同期ループの帯域幅を修正し、当該位相同期ループの帯域幅が前記所望のレベルになるまで、前記ａ）ないしｄ）を繰り返し処理することをコンピュータに行わせるコンピュータ可読プログラムコードと、
    を有することを特徴とする記憶媒体。
  31. 前記位相同期ループの帯域幅を所定量修正することで、当該位相同期ループの帯域幅を動作レベルに調整することを、コンピュータに行わせるコンピュータ可読プログラムコードを更に有することを特徴とする請求項３０に記載の記憶媒体。
  32. 前記位相同期ループに前記ステップ応答を供給することをコンピュータに行わせる前記コンピュータ可読プログラムコードは、当該位相同期ループのフィードバック経路における周波数分割値の変更をコンピュータに行わせるコンピュータ可読プログラムコードを有することを特徴とする請求項３０に記載の記憶媒体。
  33. 前記位相同期ループの帯域幅を修正し、当該位相同期ループの帯域幅が前記所望のレベルになるまで、前記ａ）ないしｄ）を繰り返し処理することをコンピュータに行わせるコンピュータ可読プログラムコードは、
    当該位相同期ループの帯域幅を修正して、前記ステップ応答が当該位相同期ループに供給されたときにパルススキップが検出されなくなるまで、前記ａ）ないしｄ）を繰り返し処理することをコンピュータに行わせるコンピュータ可読プログラムコードを有することを特徴とする請求項３０に記載の記憶媒体。
JP2000554054A 1998-06-05 1999-06-02 位相同期ループの帯域幅を調整する方法および装置 Expired - Lifetime JP4455757B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/090,914 US6049255A (en) 1998-06-05 1998-06-05 Tuning the bandwidth of a phase-locked loop
US09/090,914 1998-06-05
PCT/SE1999/000953 WO1999065146A1 (en) 1998-06-05 1999-06-02 Method for tuning the bandwidth of a phase-locked loop

Publications (2)

Publication Number Publication Date
JP2002518869A JP2002518869A (ja) 2002-06-25
JP4455757B2 true JP4455757B2 (ja) 2010-04-21

Family

ID=22224938

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000554054A Expired - Lifetime JP4455757B2 (ja) 1998-06-05 1999-06-02 位相同期ループの帯域幅を調整する方法および装置

Country Status (15)

Country Link
US (1) US6049255A (ja)
EP (1) EP1095457B1 (ja)
JP (1) JP4455757B2 (ja)
KR (1) KR100624599B1 (ja)
CN (1) CN1315080B (ja)
AT (1) ATE315286T1 (ja)
AU (1) AU754639B2 (ja)
BR (1) BR9910924B1 (ja)
DE (1) DE69929339T2 (ja)
EE (1) EE200000708A (ja)
HK (1) HK1040841B (ja)
IL (1) IL140068A0 (ja)
MY (1) MY118898A (ja)
PL (1) PL195271B1 (ja)
WO (1) WO1999065146A1 (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6993106B1 (en) * 1999-08-11 2006-01-31 Broadcom Corporation Fast acquisition phase locked loop using a current DAC
US6526113B1 (en) 1999-08-11 2003-02-25 Broadcom Corporation GM cell based control loops
US6459253B1 (en) * 2000-09-05 2002-10-01 Telefonaktiebolaget Lm Ericsson (Publ) Bandwidth calibration for frequency locked loop
JP3696077B2 (ja) * 2000-11-13 2005-09-14 シャープ株式会社 電圧変換回路及びこれを備えた半導体集積回路装置
US7003065B2 (en) 2001-03-09 2006-02-21 Ericsson Inc. PLL cycle slip detection
KR100725935B1 (ko) * 2001-03-23 2007-06-11 삼성전자주식회사 프랙셔널-앤 주파수 합성기용 위상 고정 루프 회로
US7167023B1 (en) 2001-08-29 2007-01-23 Altera Corporation Multiple data rate interface architecture
US6946872B1 (en) 2003-07-18 2005-09-20 Altera Corporation Multiple data rate interface architecture
US6798237B1 (en) 2001-08-29 2004-09-28 Altera Corporation On-chip impedance matching circuit
US7200769B1 (en) 2001-08-29 2007-04-03 Altera Corporation Self-compensating delay chain for multiple-date-rate interfaces
US6603329B1 (en) 2001-08-29 2003-08-05 Altera Corporation Systems and methods for on-chip impedance termination
US6806733B1 (en) 2001-08-29 2004-10-19 Altera Corporation Multiple data rate interface architecture
US7382838B2 (en) * 2001-09-17 2008-06-03 Digeo, Inc. Frequency drift compensation across multiple broadband signals in a digital receiver system
US6812732B1 (en) 2001-12-04 2004-11-02 Altera Corporation Programmable parallel on-chip parallel termination impedance and impedance matching
US6836144B1 (en) 2001-12-10 2004-12-28 Altera Corporation Programmable series on-chip termination impedance and impedance matching
US6812734B1 (en) 2001-12-11 2004-11-02 Altera Corporation Programmable termination with DC voltage level control
US7109744B1 (en) 2001-12-11 2006-09-19 Altera Corporation Programmable termination with DC voltage level control
US6768955B2 (en) * 2002-05-17 2004-07-27 Sun Microsystems, Inc. Adjustment and calibration system for post-fabrication treatment of phase locked loop charge pump
FR2840469A1 (fr) * 2002-05-28 2003-12-05 Koninkl Philips Electronics Nv Boucle a verrouillage de phase
US6836167B2 (en) * 2002-07-17 2004-12-28 Intel Corporation Techniques to control signal phase
GB0220616D0 (en) * 2002-09-05 2002-10-16 Koninkl Philips Electronics Nv Improvements relating to phase-lock loops
US6788155B2 (en) * 2002-12-31 2004-09-07 Intel Corporation Low gain phase-locked loop circuit
US7023285B2 (en) * 2003-07-15 2006-04-04 Telefonaktiebolaget Lm Ericsson (Publ) Self-calibrating controllable oscillator
US6888369B1 (en) 2003-07-17 2005-05-03 Altera Corporation Programmable on-chip differential termination impedance
US6888370B1 (en) 2003-08-20 2005-05-03 Altera Corporation Dynamically adjustable termination impedance control techniques
US6859064B1 (en) 2003-08-20 2005-02-22 Altera Corporation Techniques for reducing leakage current in on-chip impedance termination circuits
US6998922B2 (en) * 2003-09-08 2006-02-14 Broadcom Corp. Phase locked loop modulator calibration techniques
US7236753B2 (en) * 2003-12-29 2007-06-26 Intel Corporation Direct outphasing modulator
US7234069B1 (en) 2004-03-12 2007-06-19 Altera Corporation Precise phase shifting using a DLL controlled, multi-stage delay chain
US7126399B1 (en) 2004-05-27 2006-10-24 Altera Corporation Memory interface phase-shift circuitry to support multiple frequency ranges
US7123051B1 (en) 2004-06-21 2006-10-17 Altera Corporation Soft core control of dedicated memory interface hardware in a programmable logic device
US7030675B1 (en) 2004-08-31 2006-04-18 Altera Corporation Apparatus and method for controlling a delay chain
US7221193B1 (en) 2005-01-20 2007-05-22 Altera Corporation On-chip termination with calibrated driver strength
US7218155B1 (en) 2005-01-20 2007-05-15 Altera Corporation Techniques for controlling on-chip termination resistance using voltage range detection
JP4638806B2 (ja) * 2005-03-29 2011-02-23 ルネサスエレクトロニクス株式会社 位相同期ループ回路、オフセットｐｌｌ送信機、通信用高周波集積回路及び無線通信システム
US7405633B2 (en) * 2005-07-18 2008-07-29 Tellabs Reston, Inc. Methods and apparatus for loop bandwidth control for a phase-locked loop
US7679397B1 (en) 2005-08-05 2010-03-16 Altera Corporation Techniques for precision biasing output driver for a calibrated on-chip termination circuit
CN100446392C (zh) * 2006-04-27 2008-12-24 电子科技大学 一种脉冲跨周期调制开关稳压电源控制器
US7881401B2 (en) * 2006-11-17 2011-02-01 Infineon Technologies Ag Transmitter arrangement and signal processing method
US8483985B2 (en) * 2007-01-05 2013-07-09 Qualcomm, Incorporated PLL loop bandwidth calibration
US7995697B2 (en) * 2007-06-18 2011-08-09 Infineon Technologies Ag Polar modulation / one-point frequency modulation with flexible reference frequency
ATE503298T1 (de) * 2007-11-02 2011-04-15 St Ericsson Sa Pll-kalibration
US7737739B1 (en) * 2007-12-12 2010-06-15 Integrated Device Technology, Inc. Phase step clock generator
KR101201116B1 (ko) 2010-08-17 2012-11-13 성균관대학교산학협력단 동적 루프 대역을 갖는 위상고정루프 및 동적 루프 대역을 사용하여 기준신호에 동기하는 출력신호를 생성하는 방법
CN105610434B (zh) * 2016-02-26 2018-08-10 西安紫光国芯半导体有限公司 一种自适应的延迟锁相环
CN112362976B (zh) * 2020-11-10 2024-04-26 张国俊 在线实时电缆参数测试系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4691176A (en) * 1986-03-17 1987-09-01 General Electric Company Adaptive carrier tracking circuit
US4771249A (en) * 1987-05-26 1988-09-13 Motorola, Inc. Phase locked loop having a filter with controlled variable bandwidth
US4926141A (en) * 1989-05-01 1990-05-15 Motorola, Inc. Frequency synthesizer with improved automatic control of loop bandwidth selection
US5295079A (en) * 1991-07-18 1994-03-15 National Semiconductor Corporation Digital testing techniques for very high frequency phase-locked loops
US5233314A (en) * 1992-03-27 1993-08-03 Cyrix Corporation Integrated charge-pump phase-locked loop circuit
US5448763A (en) * 1993-11-09 1995-09-05 Motorola Apparatus and method for operating a phase locked loop frequency synthesizer responsive to radio frequency channel spacing
US5703539A (en) * 1993-12-17 1997-12-30 Motorola, Inc. Apparatus and method for controlling the loop bandwidth of a phase locked loop
US5631587A (en) * 1994-05-03 1997-05-20 Pericom Semiconductor Corporation Frequency synthesizer with adaptive loop bandwidth

Also Published As

Publication number Publication date
JP2002518869A (ja) 2002-06-25
WO1999065146A1 (en) 1999-12-16
EE200000708A (et) 2002-04-15
HK1040841B (zh) 2011-02-18
US6049255A (en) 2000-04-11
KR100624599B1 (ko) 2006-09-18
BR9910924B1 (pt) 2013-02-05
PL346360A1 (en) 2002-02-11
CN1315080B (zh) 2010-06-23
AU754639B2 (en) 2002-11-21
IL140068A0 (en) 2002-02-10
CN1315080A (zh) 2001-09-26
MY118898A (en) 2005-02-28
PL195271B1 (pl) 2007-08-31
KR20010052536A (ko) 2001-06-25
ATE315286T1 (de) 2006-02-15
DE69929339T2 (de) 2006-09-07
BR9910924A (pt) 2001-03-06
DE69929339D1 (de) 2006-03-30
AU4667899A (en) 1999-12-30
HK1040841A1 (en) 2002-06-21
EP1095457B1 (en) 2006-01-04
EP1095457A1 (en) 2001-05-02

Similar Documents

Publication Publication Date Title
JP4455757B2 (ja) 位相同期ループの帯域幅を調整する方法および装置
CN107528583B (zh) 使用采样时间至数字转换器的倍频延迟锁定环路
US8222933B2 (en) Low power digital phase lock loop circuit
US7276944B2 (en) Clock generation circuit and clock generation method
US7382146B2 (en) Semiconductor testing apparatus
US6919744B2 (en) Spectrum profile control for a PLL and the like
EP1987590B1 (en) Spread-spectrum clocking
US10826505B1 (en) All digital phase locked loop (ADPLL) with frequency locked loop
US8461888B2 (en) Dual phase detector phase-locked loop
US7482880B2 (en) Frequency modulated output clock from a digital frequency/phase locked loop
US6943598B2 (en) Reduced-size integrated phase-locked loop
US11418204B2 (en) Phase lock loop (PLL) with operating parameter calibration circuit and method
US20100182049A1 (en) Digital Phase Detection
TWI401458B (zh) 校正裝置、校正方法、測試裝置，以及測試方法
KR20160076644A (ko) 서브 샘플링 위상 고정 루프를 기반으로 한 확산 스펙트럼 클럭 발생기 및 그의 자동 캘리브레이션 방법
US7668278B2 (en) Phase-locked loop
US7768332B2 (en) Waveform generation apparatus, setup cycle correction method and semiconductor test apparatus
JP2005049233A (ja) ジッタ測定方法、ジッタ測定回路及びこれを備えた発振回路
KR101600168B1 (ko) 초기 튜닝전압 조정 기반 주파수 합성기 및 그를 위한 위상 동기 제어 장치
GB2508478A (en) Divider-less locked loop circuit providing non-integer multiples of a clock signal
KR20140126033A (ko) 디지털 위상 고정 루프 회로
McMahill Automatic Calibration System

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060526

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090629

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091106

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100122

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100204

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130212

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4455757

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140212

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term