KR20010052536A - 위상 동기 루프의 대역폭을 동조하기 위한 방법 - Google Patents

위상 동기 루프의 대역폭을 동조하기 위한 방법 Download PDF

Info

Publication number
KR20010052536A
KR20010052536A KR1020007013682A KR20007013682A KR20010052536A KR 20010052536 A KR20010052536 A KR 20010052536A KR 1020007013682 A KR1020007013682 A KR 1020007013682A KR 20007013682 A KR20007013682 A KR 20007013682A KR 20010052536 A KR20010052536 A KR 20010052536A
Authority
KR
South Korea
Prior art keywords
signal
locked loop
phase locked
phase
leading edge
Prior art date
Application number
KR1020007013682A
Other languages
English (en)
Other versions
KR100624599B1 (ko
Inventor
레이프 마그너스 앤드류 닐슨
핸스 하그버그
Original Assignee
텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘) filed Critical 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘)
Publication of KR20010052536A publication Critical patent/KR20010052536A/ko
Application granted granted Critical
Publication of KR100624599B1 publication Critical patent/KR100624599B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Processing Of Color Television Signals (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Electrotherapy Devices (AREA)

Abstract

제1 주파수에서의 위상 동기 상태로 위상 동기 루프를 조작하고, 위상 동기 루프가 제1 주파수와 다른 제2 주파수에 로킹(locking)을 시작하도록 하여 위상 동기 루프에 스텝 응답을 인가함으로써 위상 동기 루프 대역폭이 소망 레벨에 동조된다. 그러면 인가된 스텝 응답과 관련되고 위상 동기 루프 대역폭이 소망 레벨에 있는지를 나타내는 파라미터가 검출된다. 위상 동기 루프 대역폭은 조정되고, 제1 주파수에서 조작하고, 스텝 응답을 인가하고, 파라미터를 검출하고 위상 동기 루프 대역폭을 조정하는 스텝은 위상 동기 루프 대역폭이 소망 레벨이 될 때까지 반복된다. 동조를 위한 소망의 대역폭 레벨이 동작 대역폭이 아닌 경우, 위상 동기 루프 대역폭은 소정량 만큼 더 조정되어, 위상 동기 루프 대역폭을 동작 레벨에 동조한다. 스텝 응답은 위상 동기 루프의 피드백 경로에서 주파수 분할값을 변경함으로써 인가될 수 있다. 이 검출 파라미터는 펄스 스킵(pulse skip)일 수도 있고, 이것은 위상 동기 루프의 대역폭이 아직 소망의 대역폭 레벨에 있지 않음을 나타낸다.

Description

위상 동기 루프의 대역폭을 동조하기 위한 방법{METHOD FOR TUNING THE BANDWIDTH OF A PHASE-LOCKED LOOP}
위상 동기 루프(PLL)는 이 분야에서 알려져 있고, 많은 유형의 문제를 해결하는데 적용되어 왔다. PLL의 사용의 일예는 연속적인 위상 변조를 생성하는 프리필터된(prefiltered) 시그마 델타 제어 프랙셔널-N 변조기(a prefiltered Sigma Delta Controlled Fractional-N modulator)의 일부로서이다. 프리필터된 시그마 델타 제어 프랙셔널-N 변조기는 도 1에 도시되어 있다. 기준 신호(101)는 분주기(frequency divider)(106)의 출력 위상과 함께 위상 검출기(102)에 공급된다. 기준 신호(101)는 바람직하게는 fref로 표기된 주파수를 갖는 사인 곡선 신호이다. 위상 검출기(102)의 출력은 기준 신호(101) 및 분주기(106)의 출력 간의 위상차와 관련된 펄스이다. 위상 검출기(102)의 출력은 전하 펌프(103)에 공급되고 그리고나서 루프 필터(104)에 의해 필터된다. 루프 필터(104)의 출력은 그리고나서 전압 제어 발진기(VCO)(105)에 인가된다. VCO(105)의 출력 신호는 분주기(106)의 입력에 공급된다. 이 피드백 구성의 결과로서, VCO(105)의 출력 주파수는 기준 신호(101)의 주파수 곱하기 분주기(106)의 나눗셈 인수와 동일하도록 구동된다. 따라서, VCO(105)의 주파수는 분주기(106)의 나눗셈 인수를 제어함으로써 제어될 수 있다. 시그마 델타 제어 프랙셔널-N PLL 변조기에서, 나눗셈 인수들은 시그마 델타 변조기 및 프리필터(prefilter)를 포함하는 기저대역 성분(107)에 의해 생성된다. 기저대역 성분(107)의 입력은 변조 신호의 역할을 하는 데이터(108)를 수신한다.
프리필터된 시그마 델타 제어 프랙셔널-N 변조기는 기저대역 성분(107)내의 프리필터와 PLL 대역폭 사이의 매우 양호한 매치에 의존한다. 어떤 형태의 부적당한 매치의 채용은 변조 신호의 루트 평균 제곱(rms;root means square)의 심각한 증가를 일으킨다. 따라서, 프리필터에 의해 결정된 바와 같이 PLL 대역폭이 그 소망의 값으로부터 이동하는 것을 방지하기 위해, PLL 대역폭에 대한 딱맞는 제어를 갖는 것은 매우 중요하다.
PLL의 대역폭 변동의 주요 원인은 VCO 이득(즉, 출력 주파수의 입력 제어 전압에 대한 비)이다. 도 2에 도시된 그래프에 나타난 바와 같이, VCO의 이득 주파수 관련성은 이득이 주파수와 함께 상당히 감소하여 PLL의 오픈 루프 이득도 또한 주파수와 함께 감소하도록 하는 것이다. 이 VCO 특성의 또다른 결과는 PLL의 대역폭이 동작 주파수의 기능에 따라 변화한다는 것이다. PLL에서, 이 VCO 이득의 변동( 및 이 결과 오픈 루프 이득의 변동)은 제어가능 전하 펌프(103)에 의해 보상된다.
이 보상은 이득 주파수 관련성이 알려지지 않는다면 실행될 수 없다. 그런데, 이득 주파수 관련성은 다른 VCO 샘플과 다른 동작 온도에 대해 변화할 것이다. 도 2에서, 이 변동이 점선 (201, 203)에 의해 도시되어 있다. 실제로는, "알려지지 않은" VCO의 실제 이득-주파수 관련성을 고려하는 PLL의 초기 동조가 행해져야 한다.
US 특허 제5,295,079호는 PLL에 대해 다른 파라미터를 테스트하기 위한 장치를 기재하고 있다. 디지털 테스터는 I/O 제어기에 의해 제어된 데이터 버스를 거쳐 PLL에 접속된다. PLL은 통상의 PLL일 수 없지만, 대신에 주파수 액세스 포트, 루프 배열 포트, 위상 액세스 포트 및 위상 에러 프로세서와 같은 몇몇 "액세스 포트"를 포함하도록 설계되어야 한다. 이 문서는 루프의 기준 입력에서의 입력 데이터 패턴을 인가함으로써 획득 시간 및 사이클 슬리핑을 결정하는 것을 기재하고 있다. 이 문서는 또한 PLL의 주파수 응답을 결정하기 위한 2가지 방법을 기재하고 있다. 하나는 기준 입력에서의 입력 데이터 패턴을 PLL에 인가하는 것이다. 두 번째 방법은 VCO에의 입력 제어 신호의 제어를 갖는 주파수 액세스 포트를 사용하므로써 생성되는 "내부 여기"를 사용하는 것이다. 이 문서는 루프의 테스팅의 결과를 사용하므로써 루프 대역폭을 조정하기 위한 어떤 기술도 기재하고 있지 않다.
US 특허 제5,703,539호는 루프에서의 입력 주파수 또는 나눗셈 인자가 변화할 때, 예를 들어 더 짧은 동기 시간, 향상된 잡음 성능 및 더 낮은 비논리성을 제공하도록 PLL에서 루프 대역폭을 변경하기 위한 장치 및 방법을 기재하고 있다. 루프 대역폭 제어기는 루프가 얼마나 가깝게 동기되어야 하는지를 나타내기 위해 제공된다. 루프가 동기에 가까워짐에 따라, 출력 주파수 신호를 기준 신호에 수렴하기 위해서는 다른 루프 대역폭 상태가 바람직할 수도 있다. 그런데, 이 문서는 VCO 이득-주파수 관계 변화에 대한 보상을 위해 루프 대역폭을 결정하고 동조하는 어떤 방법도 포함하고 있지 않다.
US 특허 제5,631,587호는 전하 펌프 또는 루프 필터의 파라미터들 중 하나를 제어함으로써 PLL에서 루프 이득을 조정하는 것을 기재하고 있다. 루프의 대역폭을 조정하기 위한 입력으로서, 루프(N)내에서의 나눗셈 인수와 루프(M) 앞의 나눗셈 인수가 사용된다. 이것은 미리 계산된 값이 루프에서의 소정의 순간에 사용된 나눗셈 인수들에 대응하는 조정 회로에 저장됨을 의미한다. 그리고나서 현재 나눗셈 인수에 대응하는 이 미리 계산된 값은 이 루프에 인가된다. 본질적으로, 이것은 루프내에서 "미지의" VCO 이득의 변동에 의존하여 루프 대역폭을 조정하는 능력이 없음을 의미한다. 대신에, 이 제안된 방법은 단순히 알려진 또는 일정 VCO이득을 기대한다.
US 특허 제4,691,176호는 루프에 입력되는 현재 신호에 대해 최상 성능을 달성하기 위해 추적 루프들의 대역폭을 조정하는 문제에 대처한다. 루프 대역폭 조정이 행해지는 정보는 입력 신호의 위상 또는 주파수 변동율 및 크기이다. 그리고나서 루프의 대역폭이 신호 추적의 성능을 최적화하기 위해 추정 비상관 시간에 응답하여 조정된다. 이 조정은 복잡한 알고리즘에 의해 얼마간 실시간으로(즉, 루프의 동작 중에) 행해진다.
US 특허 제5,448,763호는 수신기의 신시사이저 PLL에서의 루프 대역폭을 조정하기 위해 통신 시스템에서 채널 스페이싱을 사용하는 방법을 기재하고 있다. 프로세서는 채널 스페이싱을 결정하는데 사용되고 루프는 이 결정된 채널 스페이싱의 함수로서 "넓게" 또는 "좁게"되도록 설정된다. 이 조정 과정은 신시사이저에 더 빠른 동기 시간 및 더 낮은 잡음을 제공하도록 실행된다. 여기에 기재된 기술은 단지 (마이크로프로세서를 거쳐) PLL로의 입력 신호에 대한 정보에 의거하여 루프 대역폭을 조정하고, 이것은 루프에서의 이득에 대한 불확실성이 고려되지 않은 것을 의미한다.
본 발명은 위상 동기 루프(PLL)에 관한 것으로, 더 구체적으로는 위상 동기 루프 대역폭의 측정 및 동조에 관한 것이다.
도 1은 사전 필터된 시그마 델타 제어 프랙셔널-N 변조기의 블록도.
도 2는 VCO 이득-주파수 관계를 나타내는 그래프.
도 3은 본 발명을 실현하기 위한 구성예의 블록도.
도 4a 및 4b는 펄스 스킵을 일으키는 인가된 스텝 응답이 있는 및 없는 위상 동기 루프에서의 신호들을 도시하는 타이밍도.
도 5는 스텝 응답이 본 발명의 한 양상에 따라 PLL(301)에 인가될 때 펄스 스킵이 있는 및 없는 경우의, VCO(309)로의 제어 입력에서의 주파수 스텝예를 나타내는 그래프.
도 6은 본 발명의 한 양상에 따라, 전하 펌프 출력 전류의 또다른 조정을 나타내는 그래프.
도 7은 본 발명의 한 양상에 따라 PLL을 동조하기 위한 방법의 스텝들을 나타내는 순서도.
도 8은 본 발명의 한 양상에 따라 펄스 스킵 검출기의 실시예의 블록도.
도 9는 본 발명의 한 양상에 따라 적용된 주파수 스텝의 결과로서 위상 동기 루프에서 발생될 수 있는 파형예를 나타내는 도면.
따라서 본 발명의 목적은 위상 동기 루프의 대역폭을 지시하기 위한 및/또는 동조하기 위한 장치 및 방법을 제공하는 것이다.
상기 및 다른 목적들은 위상 동기 루프의 대역폭을 지시하기 위한, 또한 위상 동기 루프 대역폭을 소망의 레벨에 동조하기 위한 방법 및 장치에서 달성된다. 본 발명의 한 양상에 따르면, 이것은 제1 주파수에서의 위상 동기 상태에서 위상 동기 루프를 조작하고 그리고나서 위상 동기 루프가 제1 주파수와는 다른 제2 주파수에 동기를 시작하도록 하여 위상 동기 루프에 스텝 응답을 인가함으로써 달성된다. 그리고나서, 상기 인가된 스텝 응답과 관련되고 위상 동기 루프 대역폭이 소망의 레벨에 있는지를 나타내는 파라미터가 검출된다. 이 위상 동기 루프 대역폭은 조정되고 위상 동기 루프 대역폭이 소망의 레벨이 될 때까지 처리를 반복된다.
본 발명의 또다른 양상에서는, 위상 동기 루프가 소망의 레벨이 된 후에, 위상 동기 루프 대역폭은 소정량만큼 더 조정되어, 위상 동기 루프 대역폭을 동작 레벨에 동조하도록 한다. 이것은, 예를 들어 위상 동기 루프에서 제어가능 전하 펌프-제어가능 전하 펌프는 서로에 대해 대수적으로 떨어져 있는 스텝으로 조정가능함-의 출력 현재 레벨을 조정함으로써 대역폭 조정이 행해지는 실시예에서 가능하다.
본 발명의 또다른 양상에서, 스텝 응답을 위상 동기 루프에 인가하는 동작은 위상 동기 루프의 피드백 경로에서 주파수 분할 값을 변경하는 것을 포함한다.
본 발명의 또다른 양상에서, 인가된 스텝 응답과 관련된 파라미터를 검출하는 동작은 펄스 스킵이 발생하는지를 검출하는 것을 포함한다.
본 발명의 또다른 양상에서, 위상 동기 루프 대역폭을 조정하고 위상 동기 루프 대역폭이 소망의 레벨이 될 때까지 이전에 행해진 스텝들을 반복하는 동작은 위상 동기 루프 대역폭을 조정하고 스텝 응답이 위상 동기 루프에 인가될 때 어떤 펄스 스킵도 검출되지 않을 때까지 이전에 행해진 스텝들을 반복하는 것을 포함한다.
본 발명의 또다른 양상에서, 펄스 스킵은 위상 동기 루프 피드백 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 기준 주파수 신호의 2개의 선두 가장자리가 연속적으로 발생하는지를 검출함으로써 검출될 수 있다. 또다른 실시예에서, 펄스 스킵 검출은 위상 동기 루프 기준 주파수 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 피드백 신호의 2개의 선두 가장자리가 연속하여 발생하는지를 검출하는 것을 포함한다. 몇몇 실시예들에서, 이 또다른 펄스 스킵 검출 기법이 병렬로 행해질 수도 있다.
본 발명의 또다른 실시예에서, 인가된 스텝 응답과 관련된 파라미터를 검출하는 스텝은 소정 수-소정 수는 1보다 큼-의 펄스 스킵이 발생하였는지를 검출하는 스텝을 포함한다. 이 양상은 본 발명의 상기 양상 중 다른 것과 조합될 수도 있다.
본 발명의 상기 모든 양상 뿐만 아니라 다른 양상들도 위상 동기 루프가 더 이상 동조되지 않을 때를 검출하고 및/또는 위상 동기 루프를 동조하기 위한 방법 및/또는 장치에서 실시될 수 있다. 본 발명의 양상들은 또한 컴퓨터가 상기 다양하게 기술된 위상 동기 루프 동조 기법의 동작을 제어하도록 하기 위한 내부에서 컴퓨터 판독가능 프로그램 코드 수단이 실시되어 있는 컴퓨터 사용가능 기억 매체로서 실시될 수도 있다.
본 발명의 목적 및 이점들은 도면과 조합하여 다음 상세한 설명을 읽으므로써 이해될 것이다.
본 발명의 다양한 특징들을 이제 동일 부분은 동일한 참조 문자로 표기되어 있는 도면과 관련하여 설명할 것이다.
본 발명을 실현하는 구성예가 도 3에 도시되어 있다. 이 구성은 대역폭이 동조될 위상 동기 루프(PLL)(301)를 포함한다. PLL(301)은 그 출력이 바람직하게는 전류 스텝들 사이에 log2스페이싱을 갖는 개별 스텝에서 제어가능한 전하 펌프(305)에 공급되는 위상 검출기(303)를 포함한다. PLL(301)의 나머지 성분들은 PLL, 즉 루프 필터(307), VCO(309) 및 제어가능 분주기(311)를 포함하는 피드백 경로에서 통상적으로 발견되는 것들이다. 본 발명의 한 양상에 따라, PLL(301)의 대역폭은 PLL(301)에서 스텝 응답을 생성하고 그리고나서 이 스텝 응답의 결과로서 루프의 대역폭과 관련된 하나 이상의 파라미터를 측정하거나 검출함으로써 동조된다. 그리고나서 이 측정된/검출된 파라미터를 가이드로 활용하여 하나 이상의 루프 요소가 조정될 수 있다.
분주기(311)에서의 나눗셈 인수를 전환함으로써 스텝 응답이 생성될 수 있다.
루프의 대역폭을 나타내는데 매우 적합한 하나의 파라미터는 적절한 스텝 응답이 PLL(301)에 인가될 때 위상 검출기(303)에서의 "펄스 스킵(pulse skip)"의 발생 또는 그 결핍이다. 이 명세서 전체에서 사용되는 바와 같이, 용어 "펄스 스킵"은 분주기(311)의 출력 신호와 기준 신호 사이의 위상차-위상차는 기준 주파수 신호의 완전 사이클의 진폭에서임-의 발생 유형을 말한다. 이 진폭 위상차가 발생할 때, 기준 신호의 2개의 연속적인 선두 가장자리는 분주기 출력 신호의 선두 가장자리가 발생하지 않고 발생할 것이다. 이것은 도 4a 및 4b의 타이밍도에 더 상세하게 도시되어 있다.
도 4a를 먼저 참조하면, 이것은 PLL(301)에 존재하는 3 신호(기준 주파수(Fref(313);분주기 출력 신호(315); 및 분주기 입력 신호(317)(이것은 또한 VCO출력 신호임))의 타이밍도이다. 도 4a에 도시된 상황은 분주기가 2로 분할하는 동작을 행하면서, 루프가 위상 동기 상태에 있는 상태이다. 이것은 분주기 출력 신호(315)의 매 한 사이클에 대해 분주기 입력 신호(317)의 2사이클이 있다는 사실로부터의 증거이다.
도 4b는 도 4a에 도시된 바와 같이 위상 동기된 때에 PLL(301)내로 스텝 응답을 도입한 결과를 나타낸다. 본 예에서, 스텝 응답의 도입은 나눗셈 인수를 2에서 3으로 변경함으로써 행해진다. 나눗셈 인수의 변경 순간(t1)에, Fref신호(313)와 분주기 출력 신호(315')는 여전히 실질적으로 위상 정렬되고, 따라서 위상 검출기(303)의 출력에서 생성된 에러 신호 펄스(319)는 무시할 만하다. 그런데, 이 변경의 결과로서, 분주기 출력 신호(315')는 분주기 입력 신호(317')의 매 3사이클 마다 한 사이클을 갖는다. 결과적으로, Fref신호(313)의 제2 플랭크(flank)는 시각(t2)에서 발생하는 반면, 분주기 출력 신호(315')의 제2 플랭크는 이후에 언젠가, 즉 t3에서 발생한다. 이 위상차는 더 많은 에러 신호 펄스(319)-이것의 지속은 Fref 신호(313)의 제2 플랭크와 분주기 출력 신호(315')의 제2 플랭크 사이의 위상차에 비례함-가 나타나도록 한다.
PLL(301)내의 에러 신호 펄스(319)의 효과는 도면에서 볼 수 있는 바와 같이, VCO 출력 주파수가 증가되도록 하는 것이다. VCO 출력 주파수로의 조정은 분주기 출력 신호(315')와 Fref 신호(313)가 즉시 위상 정렬되도록 하기에 충분하지 않아서, Fref 신호(313)의 제3 플랭크(시각 t4)와 분주기 출력 신호(315')의 제3 플랭크(시각 t5) 사이에 훨씬 더 많은 위상차가 있다.
이 결과의 에러 신호 펄스(319)는 VCO출력 주파수를 더 증가시키지만, 본 예에서는 이것이 여전히 Fref 신호(313) 및 분주기 출력 신호(315')를 위상 정렬하도록 하는데 충분하지 않다. 반대로, 이 두 신호들간의 위상차는 분주기 출력 신호(315')의 어떤 간섭 플랭크-이것은 더 이후의 시각(t8)까지는 발생하지 않음-없이 Fref 신호(313)의 제4 및 제5 플랭크가 시각(t6, t7)에서 각각 발생할 정도까지 증가하고 있다. 이것은 본 명세서에서 언급된 펄스 스킵이다.
도 5는 상기 스텝 응답이 PLL(301)에 인가될 때 펄스 스킵이 있는 경우 및 없는 경우의 VCO(309)로의 제어 입력에서의 주파수 스텝예를 나타내는 그래프이다. 펄스 스킵이 없는 경우(그래프 501), 인가 전압은 VCO(309)가 나눗셈 인수에서의 변화(증가)에 신속하게 응답할 수 있도록 하기에 충분히 크다. 그런데 펄스 스킵이 발생하는 경우에(그래프 503), 전압은 더 낮은 최대값에 도달하고 그 다음으로 뚜렷한 전압 딥(시각 t8에서 발생하는 에러 신호(319)의 저 레벨에 대응함;도 4b 참조)이 따라온다. 결과적으로, VCO(309)는 나눗셈 인수의 변화에 응답하기 위해 더 낮아진다.
이제 PLL의 대역폭을 동조하는 논점으로 돌아가면, 이것은 펄스 스킵이 위상 검출기(303)에서 일어나도록 하기 위해 (전류 루프 대역폭에 비해) 충분히 큰 스텝 만큼 나눗셈 인수(321)를 변경함으로써 실시예에서 실행된다. 본 발명의 또다른 양상에서, 펄스 스킵 검출기(323)는 위상 검출기(303)에 결합된다. 이 펄스 스킵 검출기(323)는 논리 레벨(예를 들어 논리 "1")을 생성하여 펄스 스킵의 존재를 나타낸다. PLL(301)과 동일한 집적 회로 상에 펄스 스킵 검출기(323)를 내장함으로써, 펄스 스킵 논리 레벨은 출력 핀에 나타내어질 수 있고, 이에 의해 루프 요소를 수동 프로브할 필요없이 대역폭 동조를 행할 수 있게 된다.
본 발명에 따르면, 소정의 나눗셈 인수 변경이 PLL(301)에서 펄스 스킵을 일으킨다고 알려진 후에, 나눗셈 인수는 초기 값으로 리셋되고, (조정 신호(325)에 의해)전하 펌프 출력 전류는 증가되고, 동일 나눗셈 인수 변경이 다시 적용된다. 전하 펌프 출력 전류를 증가시킴으로써, 루프의 대역폭이 증가된다. 전하 펌프 출력 전류 증가에도 불구하고 동일한 나눗셈 인수 변경이 계속되어 펄스 스킵이 발생하도록 하는 한 처리는 반복된다. 이 처리는 전하 펌프 출력 전류가 인가된 스텝 응답이 더 이상 펄스 스킵이 발생하지 않도록 하는 시점까지 증가된 경우에 중지된다. 이 시점에, "미지의" VCO 이득과 함께 조정 전하 펌프 전류의 크기는 루프에서 소망의 오픈 루프 이득을 설정하고 이에 의해 루프의 소망의 대역폭도 또한 설정한다.
상기한 PLL 동조 기술은 기준 주파수의 진폭 및 그것의 배수들에 있는 주파수 스텝들(즉, 나눗셈 인수가 1의 값만큼 증가될 때 유도된 스텝 응답)을 이용한다. 결과적으로, 동조된 PLL은 소망의 동작 대역폭이 되지 않을 수도 있다. 본 발명의 또다른 양상에 따르면, 이 문제는 상기한 PLL(301)을 동조하고 나서 전하 펌프(305)의 출력을 조정하여 이를 동작 대역폭에 대한 범위내에 있도록 번역함으로써 제기된다. 이 조정은 상기 동조 처리의 끝에 달성된 값으로부터 알려진 전류 오프셋(즉, 알려진 수의 전류 스텝)을 감산함으로써 행해질 수도 있다.
이 양상은 제어가능 전하 펌프(305)의 출력전류예의 log2스케일을 나타내는 도 6에 도시되어 있다. 본 예에서, 전류(T1)는 전하 펌프(305)에 인가되고 주파수 스텝은 상기한 바와 같이 인가된다. 만약 펄스 스킵이 발생하면, 전하 펌프 전류는 T2로 한 스텝 올라가고, 이 과정이 반복된다. 펄스 스킵이 다시 발생하면, 전하 펌프 전류는 T3까지 한 번 더 올라간다. 만약 주파수 스텝이 다시 인가될 때 어떤 펄스 스킵도 검출되지 않으면, PLL(301)이 동조되지만 소망의 동작 대역폭은 아니다. 소망의 동작 대역폭으로의 조정은 알려진 오프셋량에 의해 그 동조된 T3의 값으로부터 아래로 전하 펌프 전류를 조정함으로써 행해진다. 본 예에서, 상기 알려진 오프셋을 5스텝으로 가정하면, O3의 동작 전하 펌프 전류값으로 끝난다. 이것은 PLL(301)에 대해 정확한 동작 전류값이 될 것이다. 일반적으로, 만약 PLL(301)의 동조 결과 T1에서 T3까지의 범위내의 전하 펌프 전류값 중 어느 하나가 되면, 상기 알려진 오프셋량에 의한 조정 결과는 도 6에 도시된 바와 같이, O1에서 O3까지의 범위내의 전하 펌프 전류값들 중 대응하는 하나가 될 것이다. 전파 펌프 전류의 log2 스케일은 루프의 대역폭의 변화가 전체 전하 펌프 전류 범위에 걸쳐 각 전하 펌프 스텝에 대해 동일하게 클 것임을 보장한다. 결과적으로, 동작 대역폭에 동조된 PLL(301)을 조정하기 위해 행해지는 번역의 결과로서 어떤 정확성도 손실되지 않는다.
알려진 오프셋값은 일단 결정되고, 그리고나서 동시에 동일한 동작 대역폭을 사용할 모든 PLL의 동조를 위해 사용되는 것이 바람직하다. 오프셋값은 비록 물리적으로 또는 시뮬레이터에 의해 더 쉽게 측정되지만, 계산될 수도 있다.
상기 PLL 동조 방법은 특히 펄스 스킵 검출기(323)가 더 쉬운 판정 관점에 기여하는 2진 결과(예를 들어 펄스 스킵이 검출되면 "1", 펄스 스킵이 검출되지 않으면 "0")를 출력하는 것만 필요로 하므로 자동화된 처리에 의해(예를 들어, 적절하게 프로그램된 프로세서에 의해) 제어되는 것이 특히 더 적합하다. 도 7은 PLL을 동조하기 위한 방법의 스텝들-이 스텝들은 도 3에 도시된, 랜덤 액세스 메모리(RAM), 자기 저장 매체, 컴팩트 디스크 판독 전용 메모리(CD ROM) 등과 같은 컴퓨터 판독가능 저장 매체(329)에 저장되는 지시들을 실행하는 컴퓨터(327)를 포함하는 제어기(325)와 같은 제어기에 의해 구현될 수 있음-을 나타내는 순서도이다.
제어 방법의 예에 따라, PLL(301)은 초기화된다(스텝 701). 이것은 제1 나눗셈 인수 N 및 초기 전하 펌프 값을 설정하는 단계와, PLL(301)이 위상동기 상태를 달성하도록 하는 단계를 포함한다. 또한, 펄스 스킵 검출기(323)는 리셋되어, 펄스 스킵을 검출할 때까지 그 출력이 어떤 펄스 스킵도 나타내지 않으면서, 다음 펄스 스킵을 검출할 준비를 한다.
루프가 기준 주파수(Fref)와 제1 나눗셈 인수(N)에 의해 결정된 주파수 상에 동기된 후에, 주파수 스텝은 새로운 나눗셈 인수(N+m)를 인가함으로써 루프내로 도입된다(스텝 703). 'm'의 값은 예를 들어 1 또는 2이어도 되고 궁극적으로는 특별한 시스템 성분 및 소망의 대역폭의 함수이다. (기준 주파수, 나눗셈 인수 및 전류 루프 대여폭에 의해 결정된)적절한 양의 시간 이후에, 펄스 스킵 신호는 펄스 스킵 검출기(323)의 출력 포트로부터 판독된다(스텝 705). 만약 펄스 스킵 신호가 펄스 스킵이 발생한 것을 나타내면(판정 블록(707) 중 "예" 경로), 나눗셈 인수는 그 초기값으로 리셋되고, 펄스 스킵 검출기(323)는 리셋되어 다시 다음 펄스 스킵을 검출할 준비를 한다(스텝 709). 그리고나서 제어가능 전하 펌프(305)는 그 출력 전류가 한 스텝 증가되도록 조정된다(스텝 711).
그리고나서 제어 루프는 스텝 703에서 시작하여, 이어지는 펄스 스킵의 발생없이 주파수 스텝이 인가될 때까지 반복된다(판정 블록(707) 중 "아니오" 경로). 이 때, 루프가 동조된다. 루프가 소망의 동작 대역폭과 다른 대역폭으로 동조된다면, 제어가능 전하 펌프(305)는 상기한 바와 같이 소망의 동작 대역폭을 달성하기 위해 알려진 양만큼(예를 들어, 알려진 값만큼 달성된 전하 펌프 출력 전류값을 감소시킴으로써) 조정된다(스텝 713). 최종적으로 달성된 전하 펌프 출력 전류값은 그것이 이 특정 PLL(301)로 재사용되도록 저장되는 것이 바람직하다(스텝 715). 최종적으로 달성된 전하 펌프 출력 전류값의 재사용은 상기 저장된 값과 관련된 PLL(301)이 PLL(301)의 대역폭이 동조된 경우와 동일한 온도에서 동작될 때 특히 유용하다.
방금 설명한 동조 후 대역폭 조정을 행하기 위해, 제어가능 전하 펌프(305)의 전류 범위는 동작 범위로부터 동조 범위까지 걸쳐지기에 충분히 넓어야 한다. 이와 같은 요구는 단지 하나의 펄스 스킵보다는 몇 개의 펄스 스킵이 대역폭의 표시로서 사용되는 또다른 실시예에 따라 본 발명을 실행함으로써 더 쉽게 만족될 수 있다. 예를 들어, 대역폭 표시는 주파수 스텝이 처음 인가될 때 발생하는 펄스 스킵의 수(X)를 먼저 카운트함으로써 행해질 수 있다. 이것은 예를 들어 측정 기기로 예시적인 PLL을 수동으로 프로브하고, 그리고나서 모든 이어지는 동조된 PLL에 대해 동일한 값을 사용함으로써 실행될 수 있다. 그리고나서, 전하 펌프 전류는 주파수 스텝이 인가될 때 X-1펄스 스킵이 발생할 때까지 증가된다. 이 최종 스텝을 행하기 위한 또다른 기술은 주파수 스텝이 인가될 때 X보다 적은 펄스 스킵이 발생할 때까지 전하 펌프 전류를 증가시키는 것이다. 그리고나서 PLL(301)은 동조되고 상기한 바와 같이 동작 대역폭으로 가능한 정도로 조정된다. 이 기술은 이와 같은 넓은 조정가능 전하 펌프 전류 범위를 필요로 하지 않고 작은 PLL 대역폭이 동조될 수 있도록 한다.
상기 실시예 중 어느 것으로도 사용될 수 있는 펄스 스킵 검출기의 실시예를 도 8을 참조하여 설명할 것이다. 본 실시예에서, 위상 검출기(303)로부터 출력은 실제로 2개의 신호(SOURCE 신호(801) 및 SINK 신호(803))를 포함하는 것으로 가정한다. SOURCE 신호(801)는 Fref 신호(313)의 선두 가장자리의 발생에 응답하여 나타난다. SINK 신호(803)는 분주기 출력 신호(315)의 선두 가장자리의 발생에 응답하여 나타난다. SOURCE 및 SINK 신호(801, 803)가 모두 동시에 활성화되는 것에 응답하여 위상 검출기(303)에서의 로직은 이 신호들을 리셋한다.
SOURCE 및 SINK 신호(801, 803)는 각각 제1 및 제2 지연 블록(805, 807)의 입력에 인가된다. 지연 블록(805, 807)은 기준 주파수 신호(313)의 주파수에 비해, 비교적 작은 지연을 사용한다. 예를 들어, 기준 주파수 신호(313)는 각 지연 블록(805, 807)에 의해 사용된 0.5ns의 지연에 비해, 77ns 기간(13MHz의 주파수에 해당)을 가질 수 있다. 이 지연의 목적은 예를 들어, 만약 SOURCE 신호(801)가 Fref 신호(313)의 다음 상승 가장자리와 정확히 동일한 순간에 나타나지 않는다면 발생할 수도 있는 펄스 스킵의 발생을 검출하지 못할 가능성을 회피하는 것이다. 지연 블록(805, 807)은 예를 들어 병렬로 접속된 적절한 크기의 커패시터 및 레지스터에 의해 구현될 수 있다.
그리고나서 제1 및 제2 지연 블록(805, 807)의 출력에 공급된 지연 신호들은 제1 및 제2 플립-플롭(809, 811) 각각에 의해 샘플링된다. 제1 플립-플롭(809)은 기준 주파수 신호, Fref(813)에 의해 클럭되는 반면, 제2 플립-플롭(811)은 분주기 출력 신호(315)에 의해 클럭된다. 제1 및 제1 플립-플롭(809, 811) 각각은 펄스 스킵 발생을 나타내는 특정 신호 조합을 찾는다. 제1 플립-플롭(809)의 경우에, 그것은 (지연)SOURCE 신호(801)가 Fref 신호(313)의 미리 발생하는 선두 가장자리로부터 여전히 나타날 때에 Fref 신호(313)의 선두(클럭킹(clocking))의 발생이다. 제2 플립-플롭(811)에 대해, 그것은 (지연)SINK 신호(803)가 분주기 출력 신호(315)의 미리 발생하는 선두 가장자리로부터 여전히 나타날 때에 분주기 출력 신호(315)의 선두(클럭킹) 가장자리의 발생이다.
그리고나서 제1 및 제2 플립-플롭(809, 811)은 그 출력이 펄스 스킵의 검출을 나타내는 OR-게이트(817)에서 조합된다. OR-게이트(817)의 출력은 프로그램된 디바이더(819)에 공급되어 카운트될 펄스 스킵의 수(즉, 또다른 PLL 동조 기술에 대해 상기한 바와 같은 수 X)로 나누어 진다. 디바이더(819)가 프로그램된 값을 카운트하였을 때, 그 출력은 래치(821) 상에서 전환하여 그 출력이 펄스 스킵 신호(823)로서 공급된다. 리셋 신호(825)는 2개의 플립-플롭(809, 811), 디바이더(819) 및 래치(821)에 공급되어 펄스 스킵 검출기(323)는 다음 사용을 위해 리셋될 수 있다.
도 9는 카운트될 펄스 스킵의 수, X가 1과 동일한, 인가된 주파수 스텝의 결과로서 PLL에서 생성될 수 있는 파형예를 나타낸다. 포인트 901에서, Fref신호(313)의 상승 가자자리는 SOURCE 신호(801)가 나타나도록 한다. 포인트 903에서, 분주기 출력 신호(315)의 상승 가장자리는 플립-플롭 신호(803)가 나타나도록 한다. SOURCE 및 플립-플롭 신호(801, 803)의 동시 출현은 (작은 지연 이후에) 이들 각각이 나타나지 않도록 한다(포인트 905). 본 예에서, 분주기 출력 신호(315)는 Fref 신호(313) 보다 낮은 주파수를 갖는다. 결과적으로, 첫 번째 3개의 도시된 기준 사이클은 이들이 제1 기준 사이클에 대해 상기한 바와 같이 동작한다(즉, 분주기 출력 신호(315)의 선두 가장자리는 Fref 신호(313)의 선두 가장자리의 1주기 내에 발생한다)는 의미에서 "통상적(normal)"이다. 그런데, 제4의 기준 사이클이 시작할 때쯤에(포인트 907), 분주기 출력 신호(315)는 실질적으로 뒤쪽으로 떨어지기 시작하였다. 결과적으로, 포인트 907에서, SOURCE 신호(801)가 나타나고, 그 다음으로 분주기 출력 신호(315)의 제4의 선두 가장자리는 실질적인 지연 포인트 909까지 발생하지 않기 때문에 Fref 신호(313)의 적어도 전체 사이클 시간 동안 나타난 채로 남아 있다. Fref 신호(313)의 상승 가장자리와 동시 발생하는 출현된 SOURCE 신호(801)의 존재는 제1 플립-플롭(809)이 그 출력에 출현된 신호(예를 들어, "1")를 발생시키도록 한다. 이 신호는 OR-게이트(817) 및 디바이더(819)를 통해 전파하고(디바이더(819)가 1로 분할하고 있기 때문에), 실제로 래치(821)의 출력에서 펄스 스킵 신호(823)(도 9에서 포인트 909 참조)를 상승시키는 클럭 펄스의 역할을 한다.
PLL 대역폭을 동조하기 위한 상기 기술은 다음의 조건이 만족될 때 가장 잘 적용된다.
1) 펄스 스킵을 생성하는 주파수 스텝을 실행하기 위해 Fref 신호(313)의 주파수와 동작 대역폭이 얼마나 큰 나눗셈 인수의 변경이 분주기(311)에서 사용될 필요가 있는지를 결정한다.
2) 제어가능 전하 펌프(305)의 범위가 Fref 신호(313)의 주파수와 동일하거나 그 배수인 주파수 스텝에 대처하기에 충분히 넓어야 한다.
3) VCO(309)는 루프 동조시에 사용되는 주파수 스텝에 의해 커버되는 주파수 범위를 처리할 수 있어야 한다.
본 발명을 특정 실시예를 참조하여 설명하였다. 그런데, 상기한 바람직한 실시예와 다른 특정 형태로 본 발명을 실시할 수 있는 것은 이 분야에 지식을 가진자에게 매우 자명할 것이다. 이것은 본 발명의 사상을 벗어나지 않으면 가능하다.
예를 들어, 스텝 응답의 사용이, PLL(301)이 위상 동기되도록 한 후에, 나눗셈 인수가 어떤 수만큼 증가(예를 들어 1만큼 증가)되는 실시예에 대해 설명하였다. 그런데, 스텝 응답은 또한 나눗셈 인수를 증가시키기 보다 감소시키는 것에 의해 인가될 수도 있다.
또한, 상기 실시예에서, 펄스 스킵의 발생은 루프 대역폭을 결정하기 위한 스텝 응답과 관련된 "측정된" 파라미터로서 사용되었다. 그런데, 펄스 스킵의 사용은 본 발명을 실현하는데 필수적이지는 않다. 오히려, 스텝 응답과 관련된 어떤 파라미터들도 대신에 루프 대역폭의 표시자로서 사용될 수 있다.
또한, 상기한 기술은 PLL동조 외의 목적에도 유용하다. 예를 들어, PLL이 동조된 후에도, 펄스 스킵 검출기(323)의 출력은 PLL의 대역폭이 그 소망의 동작값으에서 벗어났는지(예를 들어, 동작 온도의 변경 때문에)에 대한 지시를 제공하는데 유용할 수도 있다.
따라서, 바람직한 실시예는 단순히 예시적인 것이고 어떤 방식으로든 한정적으로 고려되지는 말아야 한다. 본 발명의 범위는 상기한 설명 외에 첨부된 청구항에 의해 주어지고, 청구항의 범위내에 있는 모든 변경 및 이와 동일물들은 여기에 포함되도록 되어도 된다.

Claims (46)

  1. 위상 동기 루프 대역폭을 소망의 레벨에 동조하기 위한 방법에 있어서,
    a) 제1 주파수에서의 위상 동기 상태에서 위상 동기 루프를 조작하는 단계;
    b) 상기 위상 동기 루프가 제1 주파수와는 다른 제2 주파수에 로킹(locking)을 시작하도록 함으로써 위상 동기 루프에 스텝 응답을 인가하는 단계;
    c) 상기 인가된 스텝 응답과 관련되고 위상 동기 루프 대역폭이 소망의 레벨에 있는 지를 나타내는 파라미터를 검출하는 단계; 및
    d) 위상 동기 루프 대역폭을 조정하고 위상 동기 루프 대역폭이 소망의 레벨에 있을 때까지 단계 a) 내지 d)를 반복하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    위상 동기 루프 대역폭을 소정량만큼 조정하여 위상 동기 루프 대역폭을 동작 레벨에 동조하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 위상 동기 루프에 스텝 응답을 인가하는 단계는 위상 동기 루프의 피드백 경로에서 주파수 분할 값을 변경하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 인가된 스텝 응답과 관련된 파라미터를 검출하는 단계는 펄스 스킵이 발생하는지를 검출하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 위상 동기 루프 대역폭을 조정하여 위상 동기 루프 대역폭이 소망의 레벨에 있을 때까지 단계 a) 내지 d)를 반복하는 단계는 스텝 응답이 위상 동기 루프에 인가될 때 위상 동기 루프 대역폭을 조정하여 어떤 펄스 스킵도 검출되지 않을 때까지 단계 a) 내지 d)를 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제4항에 있어서,
    펄스 스킵이 발생하는지를 검출하는 단계는
    위상 동기 루프 피드백 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 기준 주파수 신호의 2개의 선두 가장자리가 연속하여 발생하는지를 검출하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    펄스 스킵이 발생하는지를 검출하는 단계는
    위상 동기 루프 기준 주파수 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 피드백 신호의 2개의 선두 가장자리가 연속하여 발생하는지를 검출하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제6항에 있어서,
    위상 동기 루프 피드백 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 기준 주파수 신호의 2개의 선두 가장자리가 연속하여 발생하는지를 검출하는 단계는
    위상 동기 루프 기준 주파수 신호의 제1 선두 가장자리의 발생에 응답하여 소스(source) 신호를 나타내는 단계;
    상기 위상 동기 루프 피드백 신호의 선두 가장자리의 발생에 응답하여 싱크(sink) 신호를 나타내는 단계;
    상기 소스 신호와 싱크 신호가 동시에 나타나는 것에 응답하여 소스 신호와 싱크 신호를 나타나지 않도록 하는 단계; 및
    상기 위상 동기 루프 기준 주파수 신호의 제2 선두 가장자리의 발생과 동시에 소스 신호가 나타나는 것을 검출하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    소스 신호가 위상 동기 루프 기준 주파수 신호의 제2 선두 가장자리의 발생과 동시에 나타나는 것을 검출하는 단계는
    소스 신호를 소정량 만큼 지연하는 단계; 및
    위상 동기 루프 기준 주파수 신호의 제2 선두 가장자리의 발생과 동시에 상기 지연 소스 신호가 나타나는 것을 검출하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제4항에 있어서,
    펄스 스킵이 발생하는지를 검출하는 단계는
    위상 동기 루프 기준 주파수 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 피드백 신호의 2개의 선두 가장자리가 연속하여 발생하는지를 검출하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    위상 동기 루프 기준 주파수 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 피드백 신호의 2개의 선두 가장자리가 연속하여 발생하는지를 검출하는 단계는
    위상 동기 루프 기준 주파수 신호의 선두 가장자리의 발생에 응답하여 소스(source) 신호를 나타내는 단계;
    상기 위상 동기 루프 피드백 신호의 제1 선두 가장자리의 발생에 응답하여 싱크(sink) 신호를 나타내는 단계;
    상기 소스 신호와 싱크 신호가 동시에 나타나는 것에 응답하여 소스 신호와 싱크 신호를 나타나지 않도록 하는 단계; 및
    상기 위상 동기 루프 피드백 신호의 제2 선두 가장자리의 발생과 동시에 싱크 신호가 나타나는 것을 검출하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    싱크 신호가 위상 동기 루프 피드백 신호의 제2 선두 가장자리의 발생과 동시에 나타나는 것을 검출하는 단계는
    싱크 신호를 소정량 만큼 지연하는 단계; 및
    위상 동기 루프 피드백 신호의 제2 선두 가장자리의 발생과 동시에 상기 지연 싱크 신호가 나타나는 것을 검출하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제1항에 있어서,
    상기 위상 동기 루프 대역폭을 조정하는 단계는 전하 펌프 출력 전류를 조정하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서,
    상기 전하 펌프 출력 전류를 조정하는 단계는 서로에 대해 대수적으로 떨어져 있는 단계들 내의 전하 펌프 출력 전류를 조정하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제1항에 있어서, 상기 인가된 스텝 응답과 관련된 파라미터를 검출하는 단계는 1보다 큰 소정수의 펄스 스킵이 발생하는지를 검출하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서,
    상기 위상 동기 루프 대역폭을 조정하여 위상 동기 루프 대역폭이 소망의 레벨에 있을 때까지 단계 a) 내지 d)를 반복하는 단계는 스텝 응답이 위상 동기 루프에 인가될 때 위상 동기 루프 대역폭을 조정하여 소정수 이하의 펄스 스킵이 검출될 때까지 단계 a) 내지 d)를 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제15항에 있어서,
    소정수의 펄스 스킵이 발생하는지를 검출하는 단계는
    위상 동기 루프 피드백 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 기준 주파수 신호의 2개의 선두 가장자리가 연속하여 발생할 때마다 검출 신호를 나타내는 단계;
    위상 동기 루프 피드백 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 기준 주파수 신호의 2개의 선두 가장자리가 연속하여 발생하지 않을 때마다 검출 신호를 나타내지 않는 단계; 및
    상기 검출 신호가 소정 회수 나타나는 것에 응답하여 펄스 스킵 신호를 나타내는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서,
    상기 펄스 스킵이 발생하는지를 검출하는 단계는
    위상 동기 루프 기준 주파수 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 피드백 신호의 2개의 선두 가장자리가 연속하여 발생할 때마다 검출 신호를 나타내는 단계;
    위상 동기 루프 기준 주파수 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 피드백 신호의 2개의 선두 가장자리가 연속하여 발생하지 않을 때마다 검출 신호를 나타내지 않는 단계; 및
    상기 검출 신호가 소정 회수 나타나는 것에 응답하여 펄스 스킵 신호를 나타내는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제17항에 있어서,
    위상 동기 루프 피드백 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 기준 주파수 신호의 2개의 선두 가장자리가 연속하여 발생할 때마다 검출 신호를 나타내는 단계는,
    위상 동기 루프 기준 주파수 신호의 제1 선두 가장자리의 발생에 응답하여 소스(source) 신호를 나타내는 단계;
    상기 위상 동기 루프 피드백 신호의 선두 가장자리의 발생에 응답하여 싱크(sink) 신호를 나타내는 단계;
    상기 소스 신호와 싱크 신호가 동시에 나타나는 것에 응답하여 소스 신호와 싱크 신호를 나타나지 않도록 하는 단계; 및
    상기 위상 동기 루프 기준 주파수 신호의 제2 선두 가장자리의 발생과 동시에 소스 신호가 나타날 때마다 검출 신호를 나타내는 단계
    를 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서,
    소스 신호가 위상 동기 루프 기준 주파수 신호의 제2 선두 가장자리의 발생과 동시에 나타날 때마다 검출 신호를 나타내는 단계는
    소스 신호를 소정량 만큼 지연하는 단계; 및
    위상 동기 루프 기준 주파수 신호의 제2 선두 가장자리의 발생과 동시에 상기 지연 소스 신호가 나타날 때마다 검출 신호를 나타내는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제15항에 있어서,
    소정수의 펄스 스킵이 발생하는지를 검출하는 단계는
    위상 동기 루프 기준 주파수 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 피드백 신호의 2개의 선두 가장자리가 연속하여 발생할 때마다 검출 신호를 나타내는 단계;
    위상 동기 루프 기준 주파수 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 피드백 신호의 2개의 선두 가장자리가 연속하여 발생하지 않을 때마다 검출 신호를 나타내지 않는 단계; 및
    상기 검출 신호가 소정 회수 나타나는 것에 응답하여 펄스 스킵 신호를 나타내는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제21항에 있어서,
    위상 동기 루프 기준 주파수 신호의 선두 가장자리가 발생하지 않고 위상 동기 루프 피드백 신호의 2개의 선두 가장자리가 연속하여 발생할 때마다 검출 신호를 나타내는 단계는,
    위상 동기 루프 기준 주파수 신호의 선두 가장자리의 발생에 응답하여 소스 신호를 나타내는 단계;
    상기 위상 동기 루프 피드백 신호의 제1 선두 가장자리의 발생에 응답하여 싱크 신호를 나타내는 단계;
    상기 소스 신호와 싱크 신호가 동시에 나타나는 것에 응답하여 소스 신호와 싱크 신호를 나타나지 않도록 하는 단계; 및
    상기 위상 동기 루프 피드백 신호의 제2 선두 가장자리의 발생과 동시에 싱크 신호가 나타날 때마다 검출 신호를 나타내는 단계
    를 포함하는 것을 특징으로 하는 방법.
  23. 제22항에 있어서,
    싱크 신호가 위상 동기 루프 피드백 신호의 제2 선두 가장자리의 발생과 동시에 나타날 때마다 검출 신호를 나타내는 단계는
    싱크 신호를 소정량 만큼 지연하는 단계; 및
    위상 동기 루프 피드백 신호의 제2 선두 가장자리의 발생과 동시에 상기 지연 싱크 신호가 나타날 때마다 검출 신호를 나타내는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 기준 주파수와 피드백 나눗셈 인수의 함수인 주파수를 갖는 출력 신호를 생성하는 위상 동기 루프; 및
    상기 위상 동기 루프에 연결되고, 펄스 스킵이 위상 동기 루프에서 발생하였는지를 나타내는 펄스 스킵 신호를 생성하는 펄스 스킵 검출기
    를 포함하는 것을 특징으로 하는 장치.
  25. 제24항에 있어서,
    위상 동기 루프는
    기준 주파수를 갖는 기준 주파수 신호를 수신하기 위한 제1 입력부;
    상기 분할된 피드백 신호가 피드백 나눗셈 인수에 의해 나누어진 위상 동기 루프 출력 신호인, 분할 피드백 신호를 수신하도록 연결된 제2 입력부; 및
    기준 주파수 신호와 분할 피드백 신호 사이의 위상차를 나타내는 위상 검출기 신호를 공급하기 위한 출력부
    를 포함하는 위상 검출기를 포함하고,
    상기 펄스 스킵 검출기는
    상기 위상 검출기 신호를 수신하기 위한 입력부;
    펄스 스킵이 상기 위상 동기 루프에서 발생하였는지를 나타내는 펄스 스킵 신호를 생성하기 위해 위상 검출기 신호를 사용하는 수단
    을 포함하는 것을 특징으로 하는 장치.
  26. 제25항에 있어서,
    상기 위상 검출기는 기준 주파수 신호의 제1 선두 가장자리의 발생에 응답하여 위상 검출기 신호를 나타내고,
    상기 위상 검출기는 상기 분할된 피드백 신호의 선두 가장자리의 발생에 응답하여 위상 검출기 신호를 나타내지 않고,
    상기 펄스 스킵 검출기는 위상 검출기 신호가 기준 주파수 신호의 제2 선두 가장자리의 발생과 동시에 나타날 때 펄스 스킵 신호를 생성하는 것을 특징으로 하는 장치.
  27. 제26항에 있어서,
    상기 펄스 스킵 검출기는 위상 검출기 신호의 수신을 위해 연결된 데이터 입력부와, 기준 주파수 신호를 수신하기 위해 연결된 클럭 입력부를 갖는 플립-플롭을 포함하고, 이에 의해 플립-플롭의 출력은 펄스 스킵이 위상 동기 루프에서 발생하였는지를 나타내는 것을 특징으로 하는 장치.
  28. 제25항에 있어서,
    상기 위상 검출기는 기준 주파수 신호의 제1 선두 가장자리의 발생에 응답하여 위상 검출기 신호를 나타내고,
    상기 위상 검출기는 상기 분할된 피드백 신호의 선두 가장자리의 발생에 응답하여 위상 검출기 신호를 나타내지 않고,
    상기 펄스 스킵 검출기는 위상 검출기 신호를 수신하고 이로부터 지연된 위상 검출기 신호를 생성하고, 지연된 위상 검출기 신호가 기준 주파수 신호의 제2 선두 가장자리의 발생과 동시에 나타날 때 펄스 스킵 신호를 생성하는 것을 특징으로 하는 장치.
  29. 제28항에 있어서,
    펄스 스킵 검출기는
    위상 검출기 신호를 수신하고, 이로부터 지연된 위상 검출기 신호를 생성하기 위한 지연 블록; 및
    상기 지연된 위상 검출기 신호를 수신하기 위해 연결된 데이터 입력부와, 기준 주파수 신호를 수신하기 위해 연결된 클럭 입력부를 갖는 플립-플롭을 포함하고, 이에 의해 플립-플롭의 출력부는 펄스 스킵이 위상 동기 루프에서 발생하였는지를 나타내는 것을 특징으로 하는 장치.
  30. 제25항에 있어서,
    상기 위상 검출기는 상기 분할된 피드백 신호의 제1 선두 가장자리의 발생에 응답하여 위상 검출기 신호를 나타내고,
    상기 위상 검출기는 상기 기준 주파수 신호의 선두 가장자리의 발생에 응답하여 위상 검출기 신호를 나타내지 않고,
    상기 펄스 스킵 검출기는 위상 검출기 신호가 분할된 피드백 신호의 제2 선두 가장자리의 발생과 동시에 나타날 때 펄스 스킵 신호를 생성하는 것을 특징으로 하는 장치.
  31. 제30항에 있어서,
    상기 펄스 스킵 검출기는 위상 검출기 신호의 수신을 위해 연결되어 있는 데이터 입력부와, 분할된 피드백 신호를 수신하기 위해 연결되어 있는 클럭 입력부를 갖는 플립-플롭을 포함하고, 이에 의해 플립-플롭의 출력은 펄스 스킵이 위상 동기 루프에서 발생하였는지를 나타내는 것을 특징으로 하는 장치.
  32. 제25항에 있어서,
    상기 위상 검출기는 분할된 피드백 신호의 제1 선두 가장자리의 발생에 응답하여 위상 검출기 신호를 나타내고,
    상기 위상 검출기는 상기 기준 주파수 신호의 선두 가장자리의 발생에 응답하여 위상 검출기 신호를 나타내지 않고,
    상기 펄스 스킵 검출기는 위상 검출기 신호를 수신하고 이로부터 지연된 위상 검출기 신호를 생성하고, 지연된 위상 검출기 신호가 분할된 피드백 신호의 제2 선두 가장자리의 발생과 동시에 나타날 때 펄스 스킵 신호를 생성하는 것을 특징으로 하는 장치.
  33. 제32항에 있어서,
    위상 검출기 신호를 수신하고, 이로부터 지연된 위상 검출기 신호를 생성하기 위한 지연 블록; 및
    상기 지연된 위상 검출기 신호를 수신하기 위해 연결된 데이터 입력부와, 분할된 피드백 신호를 수신하기 위해 연결된 클럭 입력부를 갖는 플립-플롭을 포함하고, 이에 의해 플립-플롭의 출력부가 펄스 스킵이 위상 동기 루프에서 발생하였는지를 나타내는 것을 특징으로 하는 장치.
  34. 제24항에 있어서,
    상기 위상 동기 루프는 제어가능 전하 펌프, 및
    a) 제1 주파수에서의 위상 동기 상태에서 위상 동기 루프를 조작하고,
    b) 상기 위상 동기 루프가 제1 주파수와는 다른 제2 주파수에 로킹을 시작하도록 함으로써 위상 동기 루프에 스텝 응답을 인가하고,
    c) 펄스 스킵이 발생하였는지-펄스 스킵이 발생하였는지는 위상 동기 루프 대역폭이 소망의 레벨에 있는지를 나타냄-를 판정하기 위해 펄스 스킵 검출기에 의해 생성된 펄스 스킵 신호를 사용하고,
    d) 제어가능 전하 펌프의 출력 전류를 조정함으로써 위상 동기 루프 대역폭을 조정하고, 위상 동기 루프 대역폭이 소망의 레벨이 될 때까지 단계 a) 내지 d)를 반복함으로써 위상 동기 루프 대역폭을 조정하는 제어기를 더 포함하는 것을 특징으로 하는 장치.
  35. 제34항에 있어서,
    상기 위상 동기 루프 대역폭이 소망의 레벨이 된 후에, 제어기는 제어가능 전하 펌프의 출력 전류를 소정량만큼 더 조정하여, 위상 동기 루프 대역폭을 동작 레벨에 동조하는 것을 특징으로 하는 장치.
  36. 제34항에 있어서,
    제어기는 위상 동기 루프의 피드백 경로에서 피드백 나눗셈 인수를 변경함으로써 상기 위상 동기 루프에 스텝 응답을 인가하는 것을 특징으로 하는 장치.
  37. 기준 주파수와 피드백 나눗셈 인수의 함수인 주파수를 갖는 출력 신호를 생성하는 위상 동기 루프; 및
    펄스 스킵의 소정의 수인 X가 위상 동기 루프에서 발생하였는지를 나타내는 펄스 스킵 신호를 생성하고, 위상 동기 루프에 연결된 펄스 스킵 검출기
    를 포함하는 것을 특징으로 하는 장치.
  38. 제37항에 있어서,
    펄스 스킵 검출기는
    펄스 스킵이 검출될 때마다 나타나는 제1 신호를 생성하는 단일 펄스 스킵 검출 수단;
    제1 신호를 수신하기 위해 연결되고, 제1 신호의 출현 회수 X마다 한번 나타나는 펄스 스킵 신호를 이로부터 생성하는 분주기
    를 포함하는 것을 특징으로 하는 장치.
  39. 제37항에 있어서,
    위상 동기 루프는 제어가능 전하 펌프, 및
    a) 제1 주파수에서의 위상 동기 상태에서 위상 동기 루프를 조작하고,
    b) 상기 위상 동기 루프가 제1 주파수와는 다른 제2 주파수에 로킹을 시작하도록 함으로써 위상 동기 루프에 스텝 응답을 인가하고,
    c) 소정수 X의 펄스 스킵이 발생하였는지 - 수정수 X의 펄스 스킵이 발생하였는지는 위상 동기 루프 대역폭이 소망의 레벨에 있는지를 나타냄 - 를 판정하기 위해 펄스 스킵 검출기에 의해 생성된 펄스 스킵 신호를 사용하고,
    d) 제어가능 전하 펌프의 출력 전류를 조정함으로써 위상 동기 루프 대역폭을 조정하고, 위상 동기 루프 대역폭이 소망의 레벨이 될 때까지 스텝 a) 내지 d)를 반복하는
    제어기를 더 포함하는 것을 특징으로 하는 장치.
  40. 제39항에 있어서,
    상기 위상 동기 루프 대역폭이 소망의 레벨이 된 후에, 제어기는 제어가능 전하 펌프의 출력 전류를 소정량만큼 더 조정하여, 위상 동기 루프 대역폭을 동작 레벨에 동조하는 것을 특징으로 하는 장치.
  41. 제39항에 있어서,
    제어기는 위상 동기 루프의 피드백 경로에서 피드백 나눗셈 인수를 변경함으로써 상기 위상 동기 루프에 스텝 응답을 인가하는 것을 특징으로 하는 장치.
  42. 위상 동기 루프 대역폭을 소망의 레벨에 동조하기 위해 컴퓨터 판독가능 프로그램이 내부에 탑재되어 있는 컴퓨터 사용가능 저장 매체를 갖는 제조 물품에 있어서, 상기 제조 물품내의 컴퓨터 판독가능 프로그램 코드 수단은
    a) 컴퓨터가 제1 주파수에서의 위상 동기 상태에서 위상 동기 루프를 조작하도록 하는 컴퓨터 판독가능 프로그램 코드 수단;
    b) 컴퓨터가 제1 주파수와는 다른 제2 주파수에 로킹을 시작하도록 함으로써 위상 동기 루프에 스텝 응답을 인가하도록 하는 컴퓨터 판독가능 프로그램 코드 수단,
    c) 컴퓨터가 인가된 스텝 응답과 관련되고 위상 동기 루프 대역폭이 소망의 레벨에 있는지를 나타내는 파라미터를 검출하도록 하는 컴퓨터 판독가능 프로그램 코드 수단; 및
    d) 컴퓨터가 위상 동기 루프 대역폭을 조정하고 위상 동기 루프 대역폭이 소망의 레벨이 될 때까지 컴퓨터 판독가능 프로그램 코드 수단의 동작 a) 내지 d)를 반복하도록 하는 컴퓨터 판독가능 프로그램 코드 수단을 포함하는 것을 특징으로 하는 제조 물품.
  43. 제42항에 있어서,
    상기 컴퓨터가 위상 동기 루프 대역폭을 소정량만큼 조정하고 이에 의해 위상 동기 루프 대역폭을 동작 레벨에 동조하는 컴퓨터 판독가능 프로그램 코드 수단을 더 포함하는 것을 특징으로 하는 제조 물품.
  44. 제42항에 있어서,
    상기 컴퓨터가 스텝 응답을 위상 동기 루프에 인가하도록 하는 컴퓨터 판독가능 프로그램 코드 수단은 컴퓨터가 위상 동기 루프의 피드백 경로에서 주파수 분할값을 변경하도록 하는 컴퓨터 판독가능 프로그램 코드 수단을 포함하는 것을 특징으로 하는 제조 물품.
  45. 제42항에 있어서,
    상기 컴퓨터가 인가된 스텝 응답과 관련된 파라미터를 검출하도록 하는 컴퓨터 판독가능 프로그램 코드 수단은 컴퓨터가 펄스 스킵이 발생하는지를 검출하도록 하는 컴퓨터 판독가능 프로그램 코드 수단을 포함하는 것을 특징으로 하는 제조 물품.
  46. 제45항에 있어서,
    상기 컴퓨터가 위상 동기 루프 대역폭을 조정하고 위상 동기 루프 대역폭이 소망의 레벨이 될 때까지 컴퓨터 판독가능 프로그램 코드 수단의 동작 a) 내지 d)를 반복하도록 하는 컴퓨터 판독가능 프로그램 코드 수단은 컴퓨터가 위상 동기 루프 대역폭을 조정하고 스텝 응답이 위상 동기 루프에 인가될 때 어떤 펄스 스킵도 검출되지 않을 때까지 컴퓨터 판독가능 프로그램 코드 수단의 동작 a) 내지 d)를 반복하도록 하는 컴퓨터 판독가능 프로그램 코드 수단을 포함하는 것을 특징으로 하는 제조 물품.
KR1020007013682A 1998-06-05 1999-06-02 위상 동기 루프의 대역폭을 동조하기 위한 방법 KR100624599B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/090,914 US6049255A (en) 1998-06-05 1998-06-05 Tuning the bandwidth of a phase-locked loop
US09/090,914 1998-06-05

Publications (2)

Publication Number Publication Date
KR20010052536A true KR20010052536A (ko) 2001-06-25
KR100624599B1 KR100624599B1 (ko) 2006-09-18

Family

ID=22224938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007013682A KR100624599B1 (ko) 1998-06-05 1999-06-02 위상 동기 루프의 대역폭을 동조하기 위한 방법

Country Status (15)

Country Link
US (1) US6049255A (ko)
EP (1) EP1095457B1 (ko)
JP (1) JP4455757B2 (ko)
KR (1) KR100624599B1 (ko)
CN (1) CN1315080B (ko)
AT (1) ATE315286T1 (ko)
AU (1) AU754639B2 (ko)
BR (1) BR9910924B1 (ko)
DE (1) DE69929339T2 (ko)
EE (1) EE200000708A (ko)
HK (1) HK1040841B (ko)
IL (1) IL140068A0 (ko)
MY (1) MY118898A (ko)
PL (1) PL195271B1 (ko)
WO (1) WO1999065146A1 (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6993106B1 (en) * 1999-08-11 2006-01-31 Broadcom Corporation Fast acquisition phase locked loop using a current DAC
US6526113B1 (en) 1999-08-11 2003-02-25 Broadcom Corporation GM cell based control loops
US6459253B1 (en) * 2000-09-05 2002-10-01 Telefonaktiebolaget Lm Ericsson (Publ) Bandwidth calibration for frequency locked loop
JP3696077B2 (ja) * 2000-11-13 2005-09-14 シャープ株式会社 電圧変換回路及びこれを備えた半導体集積回路装置
US7003065B2 (en) * 2001-03-09 2006-02-21 Ericsson Inc. PLL cycle slip detection
KR100725935B1 (ko) * 2001-03-23 2007-06-11 삼성전자주식회사 프랙셔널-앤 주파수 합성기용 위상 고정 루프 회로
US6603329B1 (en) 2001-08-29 2003-08-05 Altera Corporation Systems and methods for on-chip impedance termination
US6798237B1 (en) 2001-08-29 2004-09-28 Altera Corporation On-chip impedance matching circuit
US7200769B1 (en) 2001-08-29 2007-04-03 Altera Corporation Self-compensating delay chain for multiple-date-rate interfaces
US7167023B1 (en) 2001-08-29 2007-01-23 Altera Corporation Multiple data rate interface architecture
US6946872B1 (en) 2003-07-18 2005-09-20 Altera Corporation Multiple data rate interface architecture
US6806733B1 (en) 2001-08-29 2004-10-19 Altera Corporation Multiple data rate interface architecture
US7382838B2 (en) * 2001-09-17 2008-06-03 Digeo, Inc. Frequency drift compensation across multiple broadband signals in a digital receiver system
US6812732B1 (en) 2001-12-04 2004-11-02 Altera Corporation Programmable parallel on-chip parallel termination impedance and impedance matching
US6836144B1 (en) 2001-12-10 2004-12-28 Altera Corporation Programmable series on-chip termination impedance and impedance matching
US6812734B1 (en) 2001-12-11 2004-11-02 Altera Corporation Programmable termination with DC voltage level control
US7109744B1 (en) 2001-12-11 2006-09-19 Altera Corporation Programmable termination with DC voltage level control
US6768955B2 (en) * 2002-05-17 2004-07-27 Sun Microsystems, Inc. Adjustment and calibration system for post-fabrication treatment of phase locked loop charge pump
FR2840469A1 (fr) * 2002-05-28 2003-12-05 Koninkl Philips Electronics Nv Boucle a verrouillage de phase
US6836167B2 (en) * 2002-07-17 2004-12-28 Intel Corporation Techniques to control signal phase
GB0220616D0 (en) * 2002-09-05 2002-10-16 Koninkl Philips Electronics Nv Improvements relating to phase-lock loops
US6788155B2 (en) * 2002-12-31 2004-09-07 Intel Corporation Low gain phase-locked loop circuit
US7023285B2 (en) * 2003-07-15 2006-04-04 Telefonaktiebolaget Lm Ericsson (Publ) Self-calibrating controllable oscillator
US6888369B1 (en) 2003-07-17 2005-05-03 Altera Corporation Programmable on-chip differential termination impedance
US6888370B1 (en) 2003-08-20 2005-05-03 Altera Corporation Dynamically adjustable termination impedance control techniques
US6859064B1 (en) 2003-08-20 2005-02-22 Altera Corporation Techniques for reducing leakage current in on-chip impedance termination circuits
US6998922B2 (en) * 2003-09-08 2006-02-14 Broadcom Corp. Phase locked loop modulator calibration techniques
US7236753B2 (en) * 2003-12-29 2007-06-26 Intel Corporation Direct outphasing modulator
US7234069B1 (en) 2004-03-12 2007-06-19 Altera Corporation Precise phase shifting using a DLL controlled, multi-stage delay chain
US7126399B1 (en) 2004-05-27 2006-10-24 Altera Corporation Memory interface phase-shift circuitry to support multiple frequency ranges
US7123051B1 (en) 2004-06-21 2006-10-17 Altera Corporation Soft core control of dedicated memory interface hardware in a programmable logic device
US7030675B1 (en) 2004-08-31 2006-04-18 Altera Corporation Apparatus and method for controlling a delay chain
US7218155B1 (en) 2005-01-20 2007-05-15 Altera Corporation Techniques for controlling on-chip termination resistance using voltage range detection
US7221193B1 (en) 2005-01-20 2007-05-22 Altera Corporation On-chip termination with calibrated driver strength
JP4638806B2 (ja) * 2005-03-29 2011-02-23 ルネサスエレクトロニクス株式会社 位相同期ループ回路、オフセットｐｌｌ送信機、通信用高周波集積回路及び無線通信システム
US7405633B2 (en) * 2005-07-18 2008-07-29 Tellabs Reston, Inc. Methods and apparatus for loop bandwidth control for a phase-locked loop
US7679397B1 (en) 2005-08-05 2010-03-16 Altera Corporation Techniques for precision biasing output driver for a calibrated on-chip termination circuit
CN100446392C (zh) * 2006-04-27 2008-12-24 电子科技大学 一种脉冲跨周期调制开关稳压电源控制器
US7881401B2 (en) * 2006-11-17 2011-02-01 Infineon Technologies Ag Transmitter arrangement and signal processing method
US8483985B2 (en) * 2007-01-05 2013-07-09 Qualcomm, Incorporated PLL loop bandwidth calibration
US7995697B2 (en) * 2007-06-18 2011-08-09 Infineon Technologies Ag Polar modulation / one-point frequency modulation with flexible reference frequency
CN102067440B (zh) * 2007-11-02 2013-11-20 意法爱立信有限公司 Pll校准
US7737739B1 (en) * 2007-12-12 2010-06-15 Integrated Device Technology, Inc. Phase step clock generator
KR101201116B1 (ko) 2010-08-17 2012-11-13 성균관대학교산학협력단 동적 루프 대역을 갖는 위상고정루프 및 동적 루프 대역을 사용하여 기준신호에 동기하는 출력신호를 생성하는 방법
CN105610434B (zh) * 2016-02-26 2018-08-10 西安紫光国芯半导体有限公司 一种自适应的延迟锁相环
CN112362976B (zh) * 2020-11-10 2024-04-26 张国俊 在线实时电缆参数测试系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4691176A (en) * 1986-03-17 1987-09-01 General Electric Company Adaptive carrier tracking circuit
US4771249A (en) * 1987-05-26 1988-09-13 Motorola, Inc. Phase locked loop having a filter with controlled variable bandwidth
US4926141A (en) * 1989-05-01 1990-05-15 Motorola, Inc. Frequency synthesizer with improved automatic control of loop bandwidth selection
US5295079A (en) * 1991-07-18 1994-03-15 National Semiconductor Corporation Digital testing techniques for very high frequency phase-locked loops
US5233314A (en) * 1992-03-27 1993-08-03 Cyrix Corporation Integrated charge-pump phase-locked loop circuit
US5448763A (en) * 1993-11-09 1995-09-05 Motorola Apparatus and method for operating a phase locked loop frequency synthesizer responsive to radio frequency channel spacing
US5703539A (en) * 1993-12-17 1997-12-30 Motorola, Inc. Apparatus and method for controlling the loop bandwidth of a phase locked loop
US5631587A (en) * 1994-05-03 1997-05-20 Pericom Semiconductor Corporation Frequency synthesizer with adaptive loop bandwidth

Also Published As

Publication number Publication date
MY118898A (en) 2005-02-28
EP1095457A1 (en) 2001-05-02
JP4455757B2 (ja) 2010-04-21
BR9910924A (pt) 2001-03-06
CN1315080A (zh) 2001-09-26
AU754639B2 (en) 2002-11-21
EE200000708A (et) 2002-04-15
AU4667899A (en) 1999-12-30
PL346360A1 (en) 2002-02-11
CN1315080B (zh) 2010-06-23
DE69929339T2 (de) 2006-09-07
US6049255A (en) 2000-04-11
HK1040841A1 (en) 2002-06-21
IL140068A0 (en) 2002-02-10
WO1999065146A1 (en) 1999-12-16
ATE315286T1 (de) 2006-02-15
PL195271B1 (pl) 2007-08-31
KR100624599B1 (ko) 2006-09-18
EP1095457B1 (en) 2006-01-04
JP2002518869A (ja) 2002-06-25
BR9910924B1 (pt) 2013-02-05
HK1040841B (zh) 2011-02-18
DE69929339D1 (de) 2006-03-30

Similar Documents

Publication Publication Date Title
KR100624599B1 (ko) 위상 동기 루프의 대역폭을 동조하기 위한 방법
KR100721349B1 (ko) 확산 스펙트럼 클록 생성기를 제어하기 위한 방법 및 확산 스펙트럼 클록 생성 회로
CA2220622C (en) Method and circuit for built in self test of phase locked loops
CN107528583B (zh) 使用采样时间至数字转换器的倍频延迟锁定环路
US7382146B2 (en) Semiconductor testing apparatus
US5367200A (en) Method and apparatus for measuring the duty cycle of a digital signal
JPH09119962A (ja) 可変遅延回路の遅延時間測定装置
US20070205836A1 (en) Phase locking on aliased frequencies
DE69730628T2 (de) Optisches Plattengerät
US11418204B2 (en) Phase lock loop (PLL) with operating parameter calibration circuit and method
US7375592B2 (en) System and method for maintaining an accurate frequency on a voltage controlled oscillator
US5430660A (en) Digital pulse generator
US4468614A (en) Average frequency measuring apparatus
US8995496B2 (en) Method and device for estimating parameters of a system for spreading the spectrum of a clock signal
WO2006057759A2 (en) Characterizing eye diagrams
TWI401458B (zh) 校正裝置、校正方法、測試裝置，以及測試方法
JPH09196977A (ja) スペクトラムアナライザ
US20100176845A1 (en) Method for detecting the locking of a phase-locked loop and associated device
US5646955A (en) Apparatus for measuring cycle to cycle jitter of a digital signal and method therefor
JP3732462B2 (ja) 集積回路の検査方法および検査装置
JP2959511B2 (ja) データストローブ装置
JP2006343345A (ja) 半導体集積回路とそのジッタ測定方法
JPH0727880A (ja) 高分解能時間計測装置
JPH05259904A (ja) 周波数シンセサイザ
JPH10319149A (ja) 信号区間測定装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130826

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160826

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170828

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180824

Year of fee payment: 13

EXPY Expiration of term