CN1315080B - 调谐锁相环的带宽的方法 - Google Patents
调谐锁相环的带宽的方法 Download PDFInfo
- Publication number
- CN1315080B CN1315080B CN998093327A CN99809332A CN1315080B CN 1315080 B CN1315080 B CN 1315080B CN 998093327 A CN998093327 A CN 998093327A CN 99809332 A CN99809332 A CN 99809332A CN 1315080 B CN1315080 B CN 1315080B
- Authority
- CN
- China
- Prior art keywords
- signal
- phase
- assert
- locked loop
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 45
- 230000004044 response Effects 0.000 claims abstract description 37
- 238000001514 detection method Methods 0.000 claims description 23
- 230000001105 regulatory effect Effects 0.000 claims description 14
- 230000001143 conditioned effect Effects 0.000 claims description 4
- 230000008859 change Effects 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 9
- 238000001914 filtration Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000011045 prefiltration Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000008450 motivation Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Electrotherapy Devices (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
通过在第一频率上在锁相条件下运行锁相环以及使得锁相环开始锁定到不同于第一频率的第二频率上把阶跃响应施加到锁相环,而把锁相环带宽调谐到想要的水平。然后,检测与所施加的阶跃响应有关的、表示锁相环带宽是否处在想要的水平的参量。锁相环带宽被调节,以及重复进行在第一频率上运行、施加阶跃响应、检测参量、和调节锁相环带宽等步骤,直至锁相环带宽成为想要的水平为止。在用于调谐的想要的带宽水平不是工作带宽的情况下,锁相环带宽被进一步调节预定的量,由此把锁相环带宽调谐到运行的水平。阶跃响应可以通过改变在锁相环的反馈路径上的分频比数值而被应用。检测的参量可以说脉冲跳跃,它表示锁相环带宽还没有处在想要的带宽水平。
Description
背景
本发明涉及锁相环(PLL),更具体地涉及锁相环带宽的测量和调谐。
锁相环(PLL)在技术上是熟知的,它们被应用来解决许多类型的问题。PLL的一个示例性使用是作为预滤波的∑-Δ(西格玛增量)控制的分数N调制器的一部分,它产生连续的相位调制。图1上显示了预滤波的∑-Δ(西格玛增量)控制的分数N调制器。参考信号101连同分频器106的输出的相位一起被馈送到鉴相器102。参考信号101优选地是具有以fref表示的频率的正弦信号。鉴相器102的输出是与在参考信号101和分频器106的输出之间的相位差有关的脉冲。鉴相器102的输出被馈送到电荷泵103,然后由环路滤波器104进行滤波。环路滤波器104的输出然后被加到压控振荡器(VCO)105。VCO 105的输出信号被提供到分频器106的输入端。由于这个反馈配置,VCO105的输出频率被驱动为等于参考信号101的频率乘以分频器106的分频比。所以,VCO 105的频率可以通过控制分频器106的分频因子而被控制。在西格玛增量控制的、分数N的PLL调制器中,分频因子由基带部件107产生,它包括“西格玛增量”调制器和预滤波器。基带部件107的输入端接收用作为调制信号的数据108。
预滤波的∑-Δ(西格玛增量)控制的分数N调制器依赖于在基站部件107中预滤波器和PLL带宽之间的非常良好的匹配。某种形式的失配的引入导致调制信号的均方根(rms)相位误差的很大的增加。所以,对于PLL带宽的严密的控制具有重要的意义,以便防止它偏离想要的数值,正如由预滤波器确定的。
PLL的带宽变动的主要原因是VCO增益(即,输出频率与输入控制电压的比值)。如图2显示的曲线所示,VCO的增益-频率关系是使得增益随频率很大地减小,由此使得PLL的开环增益也随频率减小。这个VCO特征的另一个结果是,PLL的带宽作为工作频率的函数而变化。在PLL中,VCO增益的这个变化(和以后的开环增益的变化)借助于可控制的电荷泵103而被补偿。
这个补偿只有在已知增益-频率关系以后才能执行。然而,增益-频率关系将随不同的VCO样本和不同的工作温度而变化。在图2上,这个变化用点线201和203表示。实际上,必须计及“未知的”VCO的实际的增益-频率关系,来执行PLL的初始调谐。
美国专利No.5,295,079描述了用于测试PLL的不同的参量的装置。数字测试器通过数据总线被连接到由I/O控制器控制的PLL。PLL不能是普通的PLL,而必须被设计成包括几个“接入端口”,诸如频率接入端口,环路配置端口,相位接入端口,和相位误差处理器。这个文件描述了通过在环路的参考输入端处加上输入数据图形而确定捕获时间和周期滑动。这个文件也描述了用于确定PLL的频率响应的两个方法。一个方法是在参考输入端把输入数据图形加到PLL。第二个方法是使用“内部激励”,它是通过使用频率接入端口而产生的,它具有输入控制信号对VCO的控制。这个文件没有描述使用来自环路测试的结果来调节环路带宽的技术。
美国专利No.5,703,539描述了用于改变PLL的环路带宽的装置和方法,以便于当输入频率或环路中的分频因子改变时,提供较短的锁定时间、改进的噪声性能和较低的杂散。环路带宽控制器被提供来表示如何紧密地锁定环路。当环路得到紧密的锁定时,不同的环路带宽状态可以希望把输出频率信号会聚到参考信号。然而,这个文件没有覆盖用于确定和调谐环路带宽以便补偿改变VCO增益-频率关系的方法。
美国专利No.5,631,587描述了通过控制电荷泵或环路滤波器的参量而调节PLL的环路增益。环路中的分频因子(N)和环路前端的分频因子(M)被使用作为用于调节环路带宽的输入。这是指,预计算值被存储在调节电路,相应于在环路中在任何给定的时刻使用的分频因子。然后,相应于当前的分频因子的预计算值被加到环路上。本质上,这是指,没有能力调节依赖于环路中“未知的”VCO增益的变化的环路带宽。而是所建议的方法只预期已知的或恒定的VCO增益。
美国专利No.4,691,176处理调节跟踪环路的带宽的问题,以便达到对于进入环路的当前信号的最好性能。进行环路带宽调节的信息是输入信号的相位或频率起伏的速率和幅度。然后,根据估计的去相关时间调节环路的带宽,以便使得信号跟踪的性能最佳化。通过复数算法,这个调节或多或少地实时地进行(即在环路运行期间)。
美国专利No.5,448,763描述了使用通信系统中的信道间隔来调节接收机的综合器的PLL的环路带宽的方式。处理器被使用来确定信道间隔,以及环路被设置成“宽的”或“窄的”,作为确定的信道间隔的函数。这个调节程序被执行来把快速锁定时间和较低的噪声提供给综合器。所揭示的技术根据关于(通过微处理器)加到PLL的输入信号的信息只调节环路带宽,这是指没有考虑环路中增益的不确定性。
发明概要
所以,本发明的目的是提供用于指示和/或调谐锁相环带宽的方法和装置。
上述的和其它的目的在用于指示锁相环的带宽的、和用于调谐锁相环带宽到想要的水平的方法和装置中被实现。按照本发明的一个方面,这是通过以下步骤达到的:在第一频率上在锁相条件下运行锁相环,然后通过使得锁相环开始锁定到不同于第一频率的第二频率上,把阶跃响应施加到锁相环。然后,检测与所施加的阶跃响应有关的、表示锁相环带宽是否处在想要的水平的参量。锁相环带宽被调节,以及处理过程继续进行,直至锁相环带宽处在想要的水平为止。
在本发明的另一个方面,在锁相环处在想要的水平以后,锁相环带宽还被调节一个预定量,由此把锁相环带宽调谐到工作水平。例如,在通过调节锁相环中的可控电荷泵的输出电流大小而进行带宽调节的实施例中,这是可能的,其中可控制的电荷泵是可以按对数间隔的步长进行调节的。
在本发明的又一个方面,施加阶跃响应到锁相环的操作包括改变锁相环的反馈路径上的分频比数值。
在本发明的再一个方面,检测与所施加的阶跃响应有关的参量的操作包括检测是否出现脉冲跳跃。
在本发明的另一个方面,调节锁相环带宽和重复进行先前执行的步骤直至锁相环带宽是处在想要的水平为止的操作包括当阶跃响应被施加到锁相环时,调节锁相环带宽和重复进行先前执行的步骤直至检测到没有脉冲跳跃为止。
在本发明的再一个方面,脉冲跳跃可以通过检测是否接连地出现锁相环参考频率信号的两个前沿而不出现锁相环反馈信号的一个前沿,而被检测出。在另一个实施例中,脉冲跳跃检测包括检测是否接连地出现锁相环反馈信号的两个前沿而不出现锁相环参考频率信号的一个前沿。在某些实施例中,执行替换地脉冲跳跃检测技术可以并行地被执行。
在本发明的另一个实施例中,检测与所施加到阶跃响应有关的参量,包括检测是否出现预定的数目的脉冲跳跃,其中预定的数目大于1。这个方面可以与本发明的上述方面中的另一个方面相组合。
本发明的上述的以及其它的方面中的任何的和所有的方面可以在用于检测锁相环何时不再被调谐的和/或用于调谐锁相环的方法和或装置中被实施。本发明的方面也可作为计算机可使用的贮存媒体被实施,使得计算机可读的程序编码装置被实现于其中,用于使得计算机控制各种描述的锁相环调谐技术的运行。
附图简述
通过结合附图阅读以下的详细说明将明白本发明的目的和优点,其中:
图1是预滤波“西格玛增量”控制的分数N调制器的方框图;
图2是显示VCO的增益-频率关系的图;
图3是用于实施本发明的示例性装置的方框图;
图4a和4b是带有和不带有造成脉冲跳跃的施加的阶跃响应时描绘锁相环中的信号的时序图;
图5是按照本发明的一个方面当把阶跃响应施加到PLL 301,带有和不带有脉冲跳跃时,显示VCO 309的控制输入端处的示例性频率步长的图;
图6是显示按照本发明的一个方面的电荷泵输出电流的另一个调节的图;
图7是显示按照本发明的一个方面的用于调谐PLL的方法的步骤的流程图;
图8是按照本发明的一个方面的脉冲跳跃检测器的示例性实施例的方框图;以及
图9显示按照本发明的一个方面的、由于施加的频率阶跃而在锁相环中可能产生的示例性波形。
详细说明
现在将参照附图描述本发明的各种特性,图上相同的部件用相同的参考字符表示。
图3上显示了用于实践本发明的示例性装置。该装置包括其带宽是要被调谐的锁相环(PLL)301。PLL 301包括鉴相器303,其输出被加到电荷泵305,它是以离散的步长可控制的,优选地是以电流步长之间的log2间隔的。PLL 301的其余部件是典型地在PLL中找到的那些部件,即,环路滤波器307,VCO 309,和包括可控分频器311的反馈路径。按照本发明的一个方面,PLL 301的带宽是通过在PLL301中产生阶跃响应,然后测量或检测一个或多个参量,这些参量,由于阶跃响应,是与环路带宽有关的。然后,利用测量的/检测的参量作为指导,调节一个或多个环路元件。
阶跃响应可以通过切换分频器311中的分频因子而被产生。
特别适用于指示环路带宽的一个参量是,当适当的阶跃响应施加到PLL 301时,在鉴相器303中“脉冲跳跃”的出现,或没有“脉冲跳跃”。诸如在本技术说明中所使用的,术语“脉冲跳跃”是指在分频器311的输出信号与参考信号之间的一种相位差的出现,该相位差是参考频率信号的整个周期的大小。当这个大小的相位差出现时,就出现参考信号的两个接连的前沿,而其中不出现分频器输出信号的一个前沿。这在图4a和4b的时序图上更详细地显示出。
首先参照图4a,这是在PLL 301中存在的三个信号的时序图:参考频率,Fref 313;分频器输出信号315;和分频器输入信号317(它也是VCO输出信号)。图4a显示的情形是环路处在锁相条件时的一个情形,分频器执行除以2的操作。这可以从以下事实看出:对于分频器输出信号315的每一个周期,有两个周期的分频器输入信号317。
图4b显示在如图4a所示PLL 301被锁相时把阶跃响应引入到PLL 301的效果。在这个例子中,这是通过把分频因子从2改变3而执行的。在分频因子改变的时刻t1,Fref信号313和分频器输出信号315’仍旧是几乎相位对准的,所以在鉴相器303的输出端处产生的误差信号脉冲是可忽略的。然而,由于改变,分频器输出信号315’对于分频器输入信号317’的每三个周期才有一个周期。结果,Fref信号313的第二个脉冲前沿在时间t2出现,而分频器输出信号315′的第二个脉冲前沿在以后的某个时间t3出现。相位上的这个差别造成认定一个更大误差的信号脉冲319,它的持续时间正比于在Fref信号313的第二个脉冲前沿与分频器输出信号315′的第二个脉冲前沿之间的相位差。
PLL 301中的误差信号脉冲319的作用是使得VCO输出频率增加,正如图上看到的。VCO输出频率的调节不足以立即使得分频器输出信号315′和Fref信号313相位对准,这样,在Fref信号313的第三个脉冲前沿(时间t4)与分频器输出信号315′的第三个脉冲前沿(时间t5)之间甚至有更大的相位差。
结果的误差信号319使得VCO输出频率的进一步增加,但在这个例子中这还不足以使得Fref信号313和分频器输出信号315′相位对准。相反,这两个信号之间的相位差增长到这种程度,这样,在Fref信号313的第四和第五脉冲前沿分布在时间t6和t7出现,而没有分频器输出信号315′的任何插入的脉冲前沿,它在以后的时间t8时才出现。这是本揭示内容中的所谓的脉冲跳跃。
图5是显示当上述的阶跃响应被施加到PLL 301时带有和不带有脉冲跳跃时在VCO 309的控制输入端处的示例性频率阶跃的图。没有脉冲跳跃(曲线501),施加到电压足够大,使得VCO 309能够快速响应分频因子的改变(增加)。然而,当脉冲跳跃出现时(曲线503),电压达到较低的最大值,后面是认定的电压凹陷(相应于误差信号319的低的水平,在时间t8出现的;见图4b)。结果,VCO 309较慢地响应于分频因子的改变。
现在回到调谐PLL的带宽的问题,这是在示例性实施例中通过改变分频因子321足够大的步长(与当前的环路带宽相比较)而完成的,以便使得脉冲跳跃在鉴相器303中出现。在本发明的另一个方面,脉冲跳跃检测器323被耦合到鉴相器303。脉冲跳跃检测器323产生逻辑电平(例如,逻辑“1”)来表示脉冲跳跃的存在。通过把脉冲跳跃检测器323插入到与PLL 301相同的集成电路中,脉冲跳跃逻辑电平可被显示在输出端,由此允许执行带宽调谐,而不需要环路单元的人工探查。
按照本发明,在给定的分频因子改变造成PLL 301中的脉冲跳跃以后,分频因子被复位到它的初始数值,电荷泵输出电流被增加(通过调节信号325),以及再次施加相同的分频因子改变。通过增加电荷泵输出电流,环路的带宽被增加。处理过程被重复进行,只要相同的分频因子改变继续使得脉冲跳跃出现,而不管电荷泵输出电流的增加。当电荷泵输出电流增加到所施加的阶跃响应不再使得脉冲跳跃出现的情形时,处理过程停止。在这时,调节的电荷泵电流的大小连同“未知的”VCO增益一起设定环路中的想要的开环增益,由此,也设定了想要的环路带宽。
上述的PLL调谐技术利用频率阶跃(即,当分频因子被增加数值1时引起的阶跃响应),这些频率阶跃是关于参考频率的幅度和它的倍数的。因此,调谐的PLL不一定是想要的工作频带。按照本发明的另一个方面,这个问题是通过如上所述地调谐PLL 301而解决的,然后调节电荷泵305的输出,以便把它转换成处在用于工作频带的范围内。可以通过从在上述的调谐过程结束时得到的数值减去已知的电流偏移值(即,已知的电流阶跃数)而进行该调节。
图6上显示了这个方面,它显示可控制的电荷泵305的示例性输出电流的log2尺度。在本例中,电流T1被施加到电荷泵305,以及如上所述地施加频率阶跃。如果出现脉冲跳跃,则电荷泵电流向上跳动一步到T2,以及程序过程重复进行。假定脉冲跳跃再次出现,导致电荷泵电流再向上跳动一步到T3。如果当再次施加频率阶跃时没有检测到脉冲跳跃,则PLL 301被调谐,但没有调谐到想要的工作带宽。调节到想要的带宽是通过把电荷泵电流从它的“调谐的”值T3向下调节一个已知的偏移量而完成的。在本例中,假定已知偏移量是五步,导致工作的电荷泵电流值03。这是用于PLL 301的正确的工作电流值。一般地,如果PLL 301的调谐导致从T1到T 3的范围内的任何电荷泵电流值,则调节已知的偏移量会导致从01到03的范围内相应的一个电荷泵电流值,如图6所示。电荷泵电流的log2尺度确保,环路带宽内的改变对于完全的电荷泵电流范围内每个电荷泵阶跃是一样大的。因此,不会由于为了调节调谐的PLL 301到工作带宽所进行的转换而丢失精度。
已知偏移值优选地被确定一次,该数值然后被使用来调谐所有的、使用相同的工作带宽的PLL。该偏移值可被计算,虽然它更容易实际地或借助于模拟器被测量。
上述的PLL调谐方法特别适合于通过自动处理过程(例如,通过适当的编程处理器)被控制,因为脉冲跳跃检测器323只需要输出二进制结果(例如,如果检测到脉冲跳跃,则为“1”,如果没有检测到脉冲跳跃,则为“0”,),它容易作出判决点。图7是说明用于调谐PLL的方法的步骤的流程图,这些步骤可以通过控制器,诸如图3所示的控制器325,来实施,它包括计算机327,用于执行被存储在计算机可读出的贮存媒体329(诸如随机存取存储器(RAM),磁贮存媒体,光盘只读存储器(CD ROM)等)中的指令。
安装示例性控制方法,PLL301被初始化(步骤701)。这包括设置定义分频因子N,和初始电荷泵值,以及允许PLL301达到锁相条件。而且,脉冲跳跃检测器323被复位,这样它准备好检测下一个脉冲跳跃,其输出倍数没有脉冲跳跃,直至发生这样的检测为止。
在环路被锁定到由参考频率(Fref)和第一分频因子N确定的频率以后,通过施加新的分频因子N+m,把频率阶跃引入到环路(步骤703)。“m”的值,例如,可以是1或2,以及最终是特定的系统部件和想要的带宽的函数。在适当的次数(由参考频率,分频因子和当前环路带宽确定)以后,从脉冲跳跃检测器323的输出端口读出脉冲跳跃信号(步骤705)。如果脉冲跳跃信号表示出现脉冲跳跃(判决块707的“是”路径),则分频因子被复位到它的初始值N,以及脉冲跳跃检测器323被复位,这样,它再次准备好检测下一个脉冲跳跃(步骤709)。然后,可控制的电荷泵305被调节成使得它的输出电流增加一个步进值(步骤711)。
然后重复控制环,在步骤703开始,直至施加一个频率阶跃而没有出现随之而来的脉冲跳跃(判决块707的“否”路径)为止。这时,环路被调谐。假定它被调谐到除了想要的工作带宽以外的一个带宽,可控电荷泵305如前所述地被调节一个已知量(例如,通过把所得到的电荷泵输出电流减小一个已知值),以便达到想要的工作带宽(步骤713)。最后得到的电荷泵输出电流值优选地被存储,以使得它可以被这个特定的PLL 301复用(步骤715)。最后得到的电荷泵输出电流值的再使用,当与所存储的数值有关的PLL 301是要在与PLL 301的带宽被调谐时的相同的温度下运行时,是特别有用的。
为了执行刚才描述的调谐带宽后调节,可控电荷泵305的电流范围应当足够宽,以便从工作范围跨越到调谐范围。这种要求可以通过实践按照另一个实施例的本发明而容易地被满足,其中几个脉冲跳跃被用作为带宽的指示,而不是只有一个脉冲跳跃。例如,带宽指示可以通过首先计数在施加第一频率阶跃时出现的脉冲跳跃的数目X,而被执行。这可以,例如,通过用测量装置人工探查示例的PLL,然后对于所有以后调谐的PLL使用相同的测量值,而被执行。这样,电荷泵电流被增加,直至在施加频率阶跃时只出现X-1个脉冲跳跃。用于执行这最后的阶跃的另一个技术是增加电荷泵电流,直至在施加频率阶跃时出现少于X个脉冲跳跃。然后,PLL 301,受到上述可能的调节,而被调谐到工作带宽。这个技术允许小的PLL带宽被调谐,而不需要这样宽的可调节的电荷泵电流范围。
现在参照图8描述可被使用于上述的实施例的脉冲跳跃检测器的示例性实施例。在这个实施例中,假设来自鉴相器303的输出实际包括两个信号:SOURCE(源)信号801和SINK(吸收阱)信号803。根据Fref信号313的前沿出现,认定有一个SOURCE信号801。根据分频器输出信号的前沿的出现,认定有一个SINK信号803。根据SOURCE和SINK信号801,803同时被激活,在鉴相器303中的逻辑复位这两个信号。
SOURCE和SINK信号801,803分别被加到第一和第二延时块805,807的输入端。延时块805,807比起参考频率信号313的频率引入相对较小的延时。例如,参考频率信号313与由每个延时块805,807引入的0.5纳秒的延时相比,可能具有77纳秒的周期(相应于13MHz的频率)。这个延时的目的是避免检测不到脉冲跳跃的出现的可能性,这,例如,在Fref信号313的下一个上升沿的正好同一个时刻认定SOURCE信号801时发生。延时块805,807可以通过适当大小的电容和电阻并联来实施。
在第一和第二延时块805,807的输出端处提供的延时的信号然后被各个第一和第二触发器809,811采样。第一触发器809由参考频率信号Fref 313进行时钟触发,而第二触发器811由分频器输出信号315进行时钟触发。每个第一和第二触发器809,811期待特定的信号组合,它表示脉冲跳跃的出现。在第一触发器809的情况下,在根据Fref信号313的先前出现的前沿仍旧认定(延时的)SOURCE信号801时的时刻,出现Fref信号313的前沿(时钟触发沿)。对于第二触发器811,在根据分频器输出信号315的先前出现的前沿仍旧认定(延时的)SINK信号803时的时刻,出现分频器输出信号315的前沿(时钟触发沿)。
第一和第二触发器809,811的输出然后在或门817中被组合,其输出表示检测到脉冲跳跃。或门817的输出端被提供给除法器819,除法器被编程来除以被计数的脉冲跳跃数(即,如以上相对于另一个PLL调谐技术描述的数目X)。当除法器819进行计数编程的数值时,它的输出切换到锁存器821,其输出被提供作为脉冲跳跃信号823。复位信号825被加到两个触发器809,811,分频器819和锁存器821,以使得脉冲跳跃检测器323可被复位,供下一次使用。
图9显示由于施加的频率阶跃在PLL 301中可能产生的示例性波形,其中被计数的脉冲跳跃数X等于1。在时间点901,Fref信号313的上升沿引起认定有SOURCE信号801。在时间点903,分频器输出信号315的上升沿引起认定有SINK信号803。同时认定有SOURCE和S工NK信号801,803(在小的延时以后)引起认定有每个这些信号(在时间点905)。在本例中,分频器输出信号315具有比Fref信号313的频率低的频率。因此,头三个显示的参考周期在它们如上所述地相对于第一参考周期运行的意义上是“正常的”(即,分频器输出信号315的前沿出现在Fref信号313的前沿的一个周期内)。然而,在第四参考周期开始的时间(时间点907)以前,分频器输出信号315开始大大地落后。因此,在时间点907时,认定有SOURCE信号801,以及随后在至少一个Fref信号313的整个周期时间内保持该认定,因为分频器输出信号315的第四前沿在很大的延时的时间点909以前不会出现,认定的SOURCE信号801与Fref信号313的上升沿同时的存在,导致第一触发器809在其输出端处产生“认定”信号(例如,“1”)。整个信号传播到或门817和除法器819(因为除法器819除以1),最终用作为时钟脉冲,它在锁存器821输出端处引起脉冲跳跃信号823(见图9上的点909)。
上述的用于调谐PLL带宽的技术在以下的条件满足时被最佳地应用:
(1)Fref信号313的频率和工作带宽确定在分频器311中需要利用多大的分频因子的改变量,以便进行产生脉冲跳跃的频率阶跃。
(2)可控制的电荷泵305的范围应当足够宽,以便适应频率阶跃等于Fref信号313的频率和它的倍数。
(3)VCO 309必须能够操纵由在调谐环路时使用的频率阶跃覆盖的频率范围。
已参照具体的实施例描述了本发明。然而,本领域技术人员容易看到,有可能以不同于上述的优选实施例的特定的形式实施本发明。这可以在不背离本发明的精神的条件下被完成。
例如,以相对于示例性实施例描述了阶跃响应的动机,其中在允许PLL 301变成为锁相以后,分频因子增加每个数目(例如,增加1)。然而,也可以通过减小分频因子,而不是增加分频因子,来施加阶跃响应。
而且,在上述的实施例中,脉冲跳跃的出现被称为与用于确定环路带宽的阶跃响应有关的、“测量的”参量。然而,脉冲跳跃对于实施本发明并不是本质的。而是,任何与阶跃响应有关的参量都可被替换地使用作为环路带宽的指示。
再者,上述的技术对于除了调谐PLL以外的用途也是有用的。例如,即使在PLL已被调谐后,脉冲跳跃检测器323对于提供PLL的带宽是否偏离(例如,因为改变工作温度)它的想要的运行值的指示,可以是有用的。
因此,优选实施例中仅仅是说明性的,以及无论如何不应当认为是限制性的。本发明的范围由权利要求给出,而不是先前的说明。以及属于权利要求的范围内的所有的变例和等价物都打算被包括在权利要求内。
Claims (29)
1.用于调谐锁相环带宽到想要的水平的方法,包括以下步骤:
(a)在第一频率上在锁相条件下运行锁相环;
(b)通过使得锁相环开始锁定到不同于第一频率的第二频率上,把阶跃响应施加到锁相环;
其特征在于所述方法还包括步骤:
(c)通过检测脉冲跳跃是否发生检测与所施加的阶跃响应有关的、表示锁相环带宽是否处在想要的水平的参量;以及
(d)调节锁相环带宽,以及重复进行步骤(a)到(d),直至锁相环带宽成为想要的水平为止。
2.权利要求1的方法,其特征在于,还包括以下步骤:锁相环带宽被调节一个预定量,由此把锁相环带宽调谐到运行的水平。
3.权利要求1的方法,其特征在于,其中把阶跃响应施加到锁相环的步骤包括改变锁相环的反馈路径上的分频比数值。
4.权利要求1的方法,其特征在于,其中检测与所施加的阶跃响应有关的参量的步骤包括检测是否出现脉冲跳跃的步骤。
5.权利要求4的方法,其特征在于,其中调节锁相环带宽以及重复进行步骤(a)到(d),直至锁相环带宽成为想要的水平为止的步骤包括:调节锁相环带宽和重复进行步骤(a)到(d),直至当阶跃响应被施加到锁相环时没有检测到脉冲跳跃为止。
6.权利要求4的方法,其特征在于,其中检测是否出现脉冲跳跃的步骤包括以下步骤:
检测是否接连地出现锁相环参考频率信号的两个前沿而不出现锁相环反馈信号的一个前沿。
7.权利要求6的方法,其特征在于,其中检测是否出现脉冲跳跃的步骤包括以下步骤:
检测是否接连地出现锁相环反馈信号的两个前沿而不出现锁相环参考频率信号的一个前沿。
8.权利要求6的方法,其特征在于,其中检测是否接连地出现锁相环参考频率信号的两个前沿而不出现锁相环反馈信号的一个前沿的步骤包括以下步骤:
根据锁相环参考频率信号的第一前沿的出现,认定有一个源信号;
根据锁相环反馈信号的前沿的出现,认定有一个吸收阱信号;
根据源信号和吸收阱信号同时被认定,不认定源信号和吸收阱信号;以及
在锁相环参考频率信号的第二前沿出现的同时检测该源信号被认定。
9.权利要求8的方法,其特征在于,其中检测该源信号是与锁相环参考频率信号的第二前沿的出现同时地被认定的步骤包括以下步骤:
延时源信号一段预定的量;以及
在锁相环参考频率信号的第二前沿出现的同时检测该延时的源信号被认定。
10.权利要求4的方法,其特征在于,其中检测是否出现脉冲跳跃的步骤包括以下步骤:
检测是否接连地出现锁相环反馈信号的两个前沿而不出现锁相环参考频率信号的一个前沿。
11.权利要求10的方法,其特征在于,其中检测是否接连地出现锁相环反馈信号的两个前沿而不出现锁相环参考频率信号的一个前沿的步骤包括以下步骤:
根据锁相环参考频率信号的前沿的出现,认定有一个源信号;
根据锁相环反馈信号的第一前沿的出现,认定有一个吸收阱信号;
根据源信号和吸收阱信号同时被认定,不认定源信号和吸收阱信号;以及
在锁相环反馈信号的第二前沿出现的同时检测该吸收阱信号被认定。
12.权利要求11的方法,其特征在于,其中检测该吸收阱信号是与锁相环反馈信号的第二前沿的出现同时地被认定的步骤包括以下步骤:
延时吸收阱信号一段预定的量;以及
在锁相环反馈信号的第二前沿出现的同时检测该延时的吸收阱信号被认定。
13.权利要求1的方法,其特征在于,其中调节锁相环带宽的步骤包括调节电荷泵输出电流的步骤。
14.权利要求13的方法,其特征在于,其中调节电荷泵输出电流的步骤包括以互相之间的间隔为对数的步长来调节电荷泵输出电流。
15.权利要求1的方法,其特征在于,其中检测与所施加的阶跃响应有关的参量的步骤包括检测是否出现预定的数目的脉冲跳跃的步骤,其中预定的数目大于1。
16.权利要求15的方法,其特征在于,其中调节锁相环带宽以及重复进行步骤(a)到(d),直至锁相环带宽成为想要的水平为止的步骤包括以下步骤:调节锁相环带宽和重复进行步骤(a)到(d),直至当阶跃响应被施加到锁相环时检测到少于预定数目的脉冲跳跃为止。
17.权利要求15的方法,其特征在于,其中检测是否出现预定数目的脉冲跳跃的步骤包括以下步骤:
无论何时接连地出现锁相环参考频率信号的两个前沿而不出现锁相环反馈信号的一个前沿时,认定一个检测信号;
无论何时不接连地出现锁相环参考频率信号的两个前沿而不出现锁相环反馈信号的前沿时,不认定该检测信号;以及
根据检测信号被认定预定的次数,认定一个脉冲跳跃信号。
18.权利要求17的方法,其特征在于,其中检测是否出现脉冲跳跃的步骤包括以下步骤:
无论何时接连地出现锁相环反馈信号的两个前沿而不出现锁相环参考频率信号的一个前沿时,认定一个检测信号;
无论何时不接连地出现锁相环反馈信号的两个前沿而不出现锁相环参考频率信号的前沿时,不认定该检测信号;以及
根据检测信号被认定预定的次数,认定一个脉冲跳跃信号。
19.权利要求17的方法,其特征在于,其中无论何时接连地出现锁相环参考频率信号的两个前沿而不出现锁相环反馈信号的一个前沿时,认定一个检测信号的步骤包括以下步骤:
根据锁相环参考频率信号的第一前沿的出现,认定有一个源信号;
根据锁相环反馈信号的前沿的出现,认定有一个吸收阱信号;
根据源信号和吸收阱信号同时被认定,不认定源信号和吸收阱信号;以及
无论何时源信号与锁相环参考频率信号的第二前沿的出现同时地被认定时,认定该检测信号;
20.权利要求19的方法,其特征在于,其中无论何时源信号与锁相环参考频率信号的第二前沿的出现同时地被认定时认定该检测信号的步骤包括以下步骤:
延时源信号一段预定的量;以及
无论何时延时的源信号与锁相环参考频率信号的第二前沿的出现同时地被认定时,认定一个检测信号。
21.权利要求15的方法,其特征在于,其中检测是否出现预定数目的脉冲跳跃的步骤包括以下步骤:
无论何时接连地出现锁相环反馈信号的两个前沿而不出现锁相环参考频率信号的一个前沿时,认定一个检测信号;
无论何时不接连地出现锁相环反馈信号的两个前沿而不出现锁相环参考频率信号的前沿时,不认定该检测信号;以及
根据检测信号被认定预定的次数,认定一个脉冲跳跃信号。
22.权利要求21的方法,其特征在于,其中无论何时接连地出现锁相环反馈信号的两个前沿而不出现锁相环参考频率信号的一个前沿时,认定一个检测信号的步骤包括以下步骤:
根据锁相环参考频率信号的前沿的出现,认定有一个源信号;
根据锁相环反馈信号的第一前沿的出现,认定有一个吸收阱信号;
根据源信号和吸收阱信号同时被认定,不认定源信号和吸收阱信号;以及
无论何时吸收阱信号与锁相环反馈信号的第二前沿的出现同时地被认定时,认定该检测信号;
23.权利要求22的方法,其特征在于,其中无论何时吸收阱信号与锁相环反馈信号的第二前沿的出现同时地被认定时认定该检测信号的步骤包括以下步骤:
延时吸收阱信号一段预定的量;以及
无论何时延时的吸收阱信号与锁相环反馈信号的第二前沿的出现同时地被认定时,认定该检测信号。
24.一种锁相装置,包括:
锁相环,产生输出信号,其频率是参考频率与反馈分频因子的函数;以及
被耦合到锁相环的脉冲跳跃检测器,产生脉冲跳跃信号,表示在锁相环中是否出现脉冲跳跃,其中:
锁相环包括一个可控制的电荷泵;并且
还包括一个控制器,用于:
a)在第一频率上在锁相条件下运行锁相环
b)通过使得锁相环开始锁定到不同于第一频率的第二频率上,把阶跃响应施加到锁相环;
c)使用由脉冲跳跃检测器所产生的脉冲跳跃信号来确定是否出现一个脉冲跳跃,其中是否出现脉冲跳跃表明锁相环带宽是否处在想要的水平;以及
d)通过调节可控制的电荷泵的输出电流来调节锁相环带宽,并且重复步骤a)到d),直至锁相环带宽处在想要的水平为止。
25.权利要求24的装置,其特征在于,其中在锁相环带宽成为想要的水平以后,控制器进一步调节可控制的电荷泵的输出电流一个预定量,由此把锁相环带宽调谐到运行的水平。
26.权利要求24的装置,其特征在于,其中控制器通过改变锁相环的反馈路径上的反馈分频因子而把阶跃响应施加到锁相环。
27.一种锁相装置,包括:
锁相环,产生输出信号,其频率是参考频率与反馈分频因子的函数;以及
脉冲跳跃检测器,被耦合到锁相环,产生脉冲跳跃信号,表示在锁相环中是否出现数目X个脉冲跳跃,其中X是预定的数目;以及
其中脉冲跳跃检测器包括:
单个脉冲跳跃检测装置,用于产生第一信号,它在每次检测到脉冲跳跃时被认定;
分频器,被耦合来接收第一信号,用于由此产生脉冲跳跃信号,脉冲跳跃信号对于每X次认定第一信号,被认定一次;以及
其中:
锁相环包括可控制的电荷泵;以及
还包括控制器,用于:
(a)在第一频率上在锁相条件下运行锁相环;
(b)通过使得锁相环开始锁定到不同于第一频率的第二频率上,把阶跃响应施加到锁相环;
(c)使用由脉冲跳跃检测器产生的脉冲跳跃信号来确定是否出现数目X个脉冲跳跃,其中是否出现X个脉冲跳跃表示锁相环带宽是否处在想要的水平;以及
(d)通过调节可控制的电荷泵的输出电流来调节锁相环带宽,以及重复进行步骤(a)到(d),直至锁相环带宽成为想要的水平为止
28.权利要求27的装置,其特征在于,其中在锁相环带宽成为想要的水平以后,控制器进一步调节可控制的电荷泵的输出电流一个预定量,由此把锁相环带宽调谐到运行的水平。
29.权利要求27的装置,其特征在于,其中控制器通过改变锁相环的反馈路径上的反馈分频因子而把阶跃响应施加到锁相环。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/090,914 US6049255A (en) | 1998-06-05 | 1998-06-05 | Tuning the bandwidth of a phase-locked loop |
US09/090914 | 1998-06-05 | ||
PCT/SE1999/000953 WO1999065146A1 (en) | 1998-06-05 | 1999-06-02 | Method for tuning the bandwidth of a phase-locked loop |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1315080A CN1315080A (zh) | 2001-09-26 |
CN1315080B true CN1315080B (zh) | 2010-06-23 |
Family
ID=22224938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN998093327A Expired - Lifetime CN1315080B (zh) | 1998-06-05 | 1999-06-02 | 调谐锁相环的带宽的方法 |
Country Status (15)
Country | Link |
---|---|
US (1) | US6049255A (zh) |
EP (1) | EP1095457B1 (zh) |
JP (1) | JP4455757B2 (zh) |
KR (1) | KR100624599B1 (zh) |
CN (1) | CN1315080B (zh) |
AT (1) | ATE315286T1 (zh) |
AU (1) | AU754639B2 (zh) |
BR (1) | BR9910924B1 (zh) |
DE (1) | DE69929339T2 (zh) |
EE (1) | EE200000708A (zh) |
HK (1) | HK1040841B (zh) |
IL (1) | IL140068A0 (zh) |
MY (1) | MY118898A (zh) |
PL (1) | PL195271B1 (zh) |
WO (1) | WO1999065146A1 (zh) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6526113B1 (en) | 1999-08-11 | 2003-02-25 | Broadcom Corporation | GM cell based control loops |
US6993106B1 (en) * | 1999-08-11 | 2006-01-31 | Broadcom Corporation | Fast acquisition phase locked loop using a current DAC |
US6459253B1 (en) * | 2000-09-05 | 2002-10-01 | Telefonaktiebolaget Lm Ericsson (Publ) | Bandwidth calibration for frequency locked loop |
JP3696077B2 (ja) * | 2000-11-13 | 2005-09-14 | シャープ株式会社 | 電圧変換回路及びこれを備えた半導体集積回路装置 |
US7003065B2 (en) * | 2001-03-09 | 2006-02-21 | Ericsson Inc. | PLL cycle slip detection |
KR100725935B1 (ko) * | 2001-03-23 | 2007-06-11 | 삼성전자주식회사 | 프랙셔널-앤 주파수 합성기용 위상 고정 루프 회로 |
US6603329B1 (en) | 2001-08-29 | 2003-08-05 | Altera Corporation | Systems and methods for on-chip impedance termination |
US6798237B1 (en) | 2001-08-29 | 2004-09-28 | Altera Corporation | On-chip impedance matching circuit |
US6946872B1 (en) | 2003-07-18 | 2005-09-20 | Altera Corporation | Multiple data rate interface architecture |
US7200769B1 (en) | 2001-08-29 | 2007-04-03 | Altera Corporation | Self-compensating delay chain for multiple-date-rate interfaces |
US6806733B1 (en) | 2001-08-29 | 2004-10-19 | Altera Corporation | Multiple data rate interface architecture |
US7167023B1 (en) | 2001-08-29 | 2007-01-23 | Altera Corporation | Multiple data rate interface architecture |
US7382838B2 (en) * | 2001-09-17 | 2008-06-03 | Digeo, Inc. | Frequency drift compensation across multiple broadband signals in a digital receiver system |
US6812732B1 (en) | 2001-12-04 | 2004-11-02 | Altera Corporation | Programmable parallel on-chip parallel termination impedance and impedance matching |
US6836144B1 (en) | 2001-12-10 | 2004-12-28 | Altera Corporation | Programmable series on-chip termination impedance and impedance matching |
US6812734B1 (en) | 2001-12-11 | 2004-11-02 | Altera Corporation | Programmable termination with DC voltage level control |
US7109744B1 (en) | 2001-12-11 | 2006-09-19 | Altera Corporation | Programmable termination with DC voltage level control |
US6768955B2 (en) * | 2002-05-17 | 2004-07-27 | Sun Microsystems, Inc. | Adjustment and calibration system for post-fabrication treatment of phase locked loop charge pump |
FR2840469A1 (fr) * | 2002-05-28 | 2003-12-05 | Koninkl Philips Electronics Nv | Boucle a verrouillage de phase |
US6836167B2 (en) * | 2002-07-17 | 2004-12-28 | Intel Corporation | Techniques to control signal phase |
GB0220616D0 (en) * | 2002-09-05 | 2002-10-16 | Koninkl Philips Electronics Nv | Improvements relating to phase-lock loops |
US6788155B2 (en) * | 2002-12-31 | 2004-09-07 | Intel Corporation | Low gain phase-locked loop circuit |
US7023285B2 (en) * | 2003-07-15 | 2006-04-04 | Telefonaktiebolaget Lm Ericsson (Publ) | Self-calibrating controllable oscillator |
US6888369B1 (en) | 2003-07-17 | 2005-05-03 | Altera Corporation | Programmable on-chip differential termination impedance |
US6859064B1 (en) | 2003-08-20 | 2005-02-22 | Altera Corporation | Techniques for reducing leakage current in on-chip impedance termination circuits |
US6888370B1 (en) | 2003-08-20 | 2005-05-03 | Altera Corporation | Dynamically adjustable termination impedance control techniques |
US6998922B2 (en) * | 2003-09-08 | 2006-02-14 | Broadcom Corp. | Phase locked loop modulator calibration techniques |
US7236753B2 (en) * | 2003-12-29 | 2007-06-26 | Intel Corporation | Direct outphasing modulator |
US7234069B1 (en) | 2004-03-12 | 2007-06-19 | Altera Corporation | Precise phase shifting using a DLL controlled, multi-stage delay chain |
US7126399B1 (en) | 2004-05-27 | 2006-10-24 | Altera Corporation | Memory interface phase-shift circuitry to support multiple frequency ranges |
US7123051B1 (en) | 2004-06-21 | 2006-10-17 | Altera Corporation | Soft core control of dedicated memory interface hardware in a programmable logic device |
US7030675B1 (en) | 2004-08-31 | 2006-04-18 | Altera Corporation | Apparatus and method for controlling a delay chain |
US7218155B1 (en) | 2005-01-20 | 2007-05-15 | Altera Corporation | Techniques for controlling on-chip termination resistance using voltage range detection |
US7221193B1 (en) | 2005-01-20 | 2007-05-22 | Altera Corporation | On-chip termination with calibrated driver strength |
JP4638806B2 (ja) * | 2005-03-29 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 位相同期ループ回路、オフセットpll送信機、通信用高周波集積回路及び無線通信システム |
US7405633B2 (en) * | 2005-07-18 | 2008-07-29 | Tellabs Reston, Inc. | Methods and apparatus for loop bandwidth control for a phase-locked loop |
US7679397B1 (en) | 2005-08-05 | 2010-03-16 | Altera Corporation | Techniques for precision biasing output driver for a calibrated on-chip termination circuit |
CN100446392C (zh) * | 2006-04-27 | 2008-12-24 | 电子科技大学 | 一种脉冲跨周期调制开关稳压电源控制器 |
US7881401B2 (en) * | 2006-11-17 | 2011-02-01 | Infineon Technologies Ag | Transmitter arrangement and signal processing method |
US8483985B2 (en) * | 2007-01-05 | 2013-07-09 | Qualcomm, Incorporated | PLL loop bandwidth calibration |
US7995697B2 (en) * | 2007-06-18 | 2011-08-09 | Infineon Technologies Ag | Polar modulation / one-point frequency modulation with flexible reference frequency |
DE602008005794D1 (de) * | 2007-11-02 | 2011-05-05 | St Ericsson Sa | Pll-kalibration |
US7737739B1 (en) * | 2007-12-12 | 2010-06-15 | Integrated Device Technology, Inc. | Phase step clock generator |
KR101201116B1 (ko) | 2010-08-17 | 2012-11-13 | 성균관대학교산학협력단 | 동적 루프 대역을 갖는 위상고정루프 및 동적 루프 대역을 사용하여 기준신호에 동기하는 출력신호를 생성하는 방법 |
CN105610434B (zh) * | 2016-02-26 | 2018-08-10 | 西安紫光国芯半导体有限公司 | 一种自适应的延迟锁相环 |
CN112362976B (zh) * | 2020-11-10 | 2024-04-26 | 张国俊 | 在线实时电缆参数测试系统 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4691176A (en) * | 1986-03-17 | 1987-09-01 | General Electric Company | Adaptive carrier tracking circuit |
US4771249A (en) * | 1987-05-26 | 1988-09-13 | Motorola, Inc. | Phase locked loop having a filter with controlled variable bandwidth |
US4926141A (en) * | 1989-05-01 | 1990-05-15 | Motorola, Inc. | Frequency synthesizer with improved automatic control of loop bandwidth selection |
US5295079A (en) * | 1991-07-18 | 1994-03-15 | National Semiconductor Corporation | Digital testing techniques for very high frequency phase-locked loops |
US5233314A (en) * | 1992-03-27 | 1993-08-03 | Cyrix Corporation | Integrated charge-pump phase-locked loop circuit |
US5448763A (en) * | 1993-11-09 | 1995-09-05 | Motorola | Apparatus and method for operating a phase locked loop frequency synthesizer responsive to radio frequency channel spacing |
US5703539A (en) * | 1993-12-17 | 1997-12-30 | Motorola, Inc. | Apparatus and method for controlling the loop bandwidth of a phase locked loop |
US5631587A (en) * | 1994-05-03 | 1997-05-20 | Pericom Semiconductor Corporation | Frequency synthesizer with adaptive loop bandwidth |
-
1998
- 1998-06-05 US US09/090,914 patent/US6049255A/en not_active Expired - Lifetime
-
1999
- 1999-05-26 MY MYPI99002083A patent/MY118898A/en unknown
- 1999-06-02 KR KR1020007013682A patent/KR100624599B1/ko not_active IP Right Cessation
- 1999-06-02 EE EEP200000708A patent/EE200000708A/xx unknown
- 1999-06-02 WO PCT/SE1999/000953 patent/WO1999065146A1/en active IP Right Grant
- 1999-06-02 JP JP2000554054A patent/JP4455757B2/ja not_active Expired - Lifetime
- 1999-06-02 EP EP99930067A patent/EP1095457B1/en not_active Expired - Lifetime
- 1999-06-02 BR BRPI9910924-7A patent/BR9910924B1/pt not_active IP Right Cessation
- 1999-06-02 DE DE69929339T patent/DE69929339T2/de not_active Expired - Lifetime
- 1999-06-02 CN CN998093327A patent/CN1315080B/zh not_active Expired - Lifetime
- 1999-06-02 AU AU46678/99A patent/AU754639B2/en not_active Expired
- 1999-06-02 AT AT99930067T patent/ATE315286T1/de not_active IP Right Cessation
- 1999-06-02 PL PL99346360A patent/PL195271B1/pl unknown
- 1999-06-02 IL IL14006899A patent/IL140068A0/xx not_active IP Right Cessation
-
2002
- 2002-03-19 HK HK02102103.8A patent/HK1040841B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
BR9910924A (pt) | 2001-03-06 |
DE69929339D1 (de) | 2006-03-30 |
PL195271B1 (pl) | 2007-08-31 |
HK1040841A1 (en) | 2002-06-21 |
CN1315080A (zh) | 2001-09-26 |
ATE315286T1 (de) | 2006-02-15 |
BR9910924B1 (pt) | 2013-02-05 |
AU4667899A (en) | 1999-12-30 |
US6049255A (en) | 2000-04-11 |
KR20010052536A (ko) | 2001-06-25 |
JP2002518869A (ja) | 2002-06-25 |
EP1095457A1 (en) | 2001-05-02 |
JP4455757B2 (ja) | 2010-04-21 |
KR100624599B1 (ko) | 2006-09-18 |
DE69929339T2 (de) | 2006-09-07 |
EP1095457B1 (en) | 2006-01-04 |
PL346360A1 (en) | 2002-02-11 |
EE200000708A (et) | 2002-04-15 |
IL140068A0 (en) | 2002-02-10 |
MY118898A (en) | 2005-02-28 |
AU754639B2 (en) | 2002-11-21 |
WO1999065146A1 (en) | 1999-12-16 |
HK1040841B (zh) | 2011-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1315080B (zh) | 调谐锁相环的带宽的方法 | |
US5295079A (en) | Digital testing techniques for very high frequency phase-locked loops | |
CA1057407A (en) | Automatic clock tuning and measuring system for lsi computers | |
KR100721349B1 (ko) | 확산 스펙트럼 클록 생성기를 제어하기 위한 방법 및 확산 스펙트럼 클록 생성 회로 | |
US6816019B2 (en) | Automatically calibrated phase locked loop system and associated methods | |
US5764598A (en) | Delay time measurement apparatus for delay circuit | |
US4943955A (en) | Atomic clock | |
US4005479A (en) | Phase locked circuits | |
US4651089A (en) | Frequency counting arrangement | |
US20080218255A1 (en) | Filter Characteristic Adjusting Apparatus and Filter Characteristic Adjusting Method | |
DE69730628T2 (de) | Optisches Plattengerät | |
CN106253883A (zh) | 内建于芯片内的测量抖动的装置与方法 | |
CA2105233C (en) | Digital phase comparator and phase-locked loop | |
US11099598B2 (en) | Phase alignment of a controller clock to a field | |
EP0094834A1 (en) | Methods and apparatus for rapid and accurate frequency syntonization of an atomic clock | |
US5526333A (en) | Optical disk recording device | |
US4807035A (en) | Signal measurement | |
US3931586A (en) | Scanning oscillator stabilization | |
EP0118783B1 (en) | Detector circuit | |
CN100459433C (zh) | 数字逻辑锁相环的实现装置 | |
US4001726A (en) | High accuracy sweep oscillator system | |
US7342985B1 (en) | Delay locked loop with fixed angle de-skew, quick start and low jitter | |
JPH028438Y2 (zh) | ||
SU1133605A1 (ru) | Устройство дл контрол работы оборудовани | |
EP0490273A2 (en) | Retiming circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
C10 | Entry into substantive examination | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
REG | Reference to a national code |
Ref country code: HK Ref legal event code: GR Ref document number: 1040841 Country of ref document: HK |
|
CX01 | Expiry of patent term | ||
CX01 | Expiry of patent term |
Granted publication date: 20100623 |