JP2005049233A - ジッタ測定方法、ジッタ測定回路及びこれを備えた発振回路 - Google Patents
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Abstract
【課題】 ジッタの測定を容易に行う。
【解決手段】 被測定信号Sinを1周期遅延させた遅延出力Sout1を出力するVCDL11と、被測定信号Sin及び前記遅延出力Sout1とを位相比較する位相比較器12と、位相比較器12の出力を位相差に応じたパルス幅の電流信号に変換するチャージポンプ13と、チャージポンプ13の出力を入力としその出力に応じてVCDL11の遅延時間を調整する低域通過フィルタ14と、からDLL回路10を構成する。DLL回路10がロックとなった状態で、前記位相比較器12の出力をチャージポンプ21で位相差に応じたパルス幅の電流信号に変換しこれを積分回路22で積分し、その積分値出力Sintegをジッタに相当する値とし、これが基準電圧Vrefを上回るときジッタが許容範囲を超えたと判断する。
【選択図】 図1
【解決手段】 被測定信号Sinを1周期遅延させた遅延出力Sout1を出力するVCDL11と、被測定信号Sin及び前記遅延出力Sout1とを位相比較する位相比較器12と、位相比較器12の出力を位相差に応じたパルス幅の電流信号に変換するチャージポンプ13と、チャージポンプ13の出力を入力としその出力に応じてVCDL11の遅延時間を調整する低域通過フィルタ14と、からDLL回路10を構成する。DLL回路10がロックとなった状態で、前記位相比較器12の出力をチャージポンプ21で位相差に応じたパルス幅の電流信号に変換しこれを積分回路22で積分し、その積分値出力Sintegをジッタに相当する値とし、これが基準電圧Vrefを上回るときジッタが許容範囲を超えたと判断する。
【選択図】 図1
Description
本発明は、半導体集積回路に組み込まれた発振回路についてそのジッタを測定するジッタ測定方法、ジッタ測定回路、及びこのジッタ測定回路を備えた発振回路に関する。
従来、PLL回路を用いたPLL発振器は、コンピュータや通信の分野で基準信号発生回路として広く用いられている。このようにコンピュータや通信の分野で用いられる発振器は、低ノイズであることが求められているが、ICで作られた発振器は様々な要因で変調を受け、クロックの時間方向の揺らぎであるジッタが発生してしまう。このジッタが規格値を超えると、コンピュータ等では、クロック供給先の回路の誤動作や、通信分野ではエラーレートの増加を招くことになる。
これを回避するために、PLL発振器のジッタが、このPLL発振器を使用するアプリケーションの規格値内であるかを判定する必要があり、例えば、その出力を高速オシロスコープ等の測定器で測定する方法や、PLL発振器と同一の半導体基板上に測定回路を内蔵する方法、いわゆるBIST回路を搭載する方法等が提案されている。
このBIST回路を備えたPLL発振器としては、例えば図6に示すように、被測定回路としてのPLL発振器110の出力(被測定信号)と、基準周波数fref(基準信号)とを比較し、Adjustable Delay120の遅延量を微少に変化させながら、被測定信号であるPLL発振器110の出力と基準信号frefとの時間的前後関係を調べ、ジッタを測定するようにしたものが提案されている(例えば、特許文献1)。
また、図6に示す方法においては、PLL発振器110を構成する電圧制御発振器VCO111の出力を分周器(1/N)112で分周した信号についてジッタを測定するようにしている。このため、例えば図7に示すように、真に測定する必要のある電圧制御発振器VCO111の出力を抽出し、これと電圧制御発振器VCO111の出力信号自身を半周期或いは一周期遅延させたものとを比較することで、より高精度にジッタの検出を行うと共に、基準信号frefを用いずに位相差信号を得ることで、PLL発振器以外の発振器に対してもジッタ測定を行うことができるようにしたBIST回路等も提案されている(例えば、特許文献2)。
米国特許第6396889号明細書
特開2003−121505号公報
前記高速オシロスコープ等の測定器で測定する方法を用いた場合、スループットが悪いことから、全数検査を行う場合等には多大な検査時間がかかることになる。
また、ジッタの測定には、通常高性能な測定器を必要とすることからコストがかかるという問題がある。このため、ジッタを測定する方法として、前述のBIST回路を設ける方法を採用する方が有利である。
前述のように、BIST回路を用いる方法においては、例えば図7に示すように、被測定信号を1周期遅延させることにより、基準信号frefを用いずにジッタの測定を行うことができる。しかしながら、この場合、1周期遅延させた被測定信号を得るためには、まず、Adjustable Delay131を調整し、1周期遅延させた被測定信号を得た後、さらに、Adjustable Delay131を調整してジッタの測定を行う必要がある。このため、検査のスループットを十分上げることができないという問題がある。
そこで、この発明は上記従来の未解決の問題に着目してなされたものであり、スループットの向上を図ることの可能なジッタ測定方法、ジッタ測定回路及びこれを用いた発振器を提供することを目的としている。
第1の技術手段は、入力される被測定信号とこれ以前に入力され遅延回路で所定周期遅延させた被測定信号との位相差を検出し、この位相差信号に応じて前記位相差がなくなるように前記遅延回路の遅延時間を調整し、前記遅延時間の調整が終了した状態で前記位相差信号を積分手段で積分した積分値出力を前記被測定信号のジッタ相当値として測定するようにしたジッタ測定方法であって、前記積分手段は前記被測定信号のジッタ成分を積分するようになっていることを特徴としている。
この第1の技術手段は、入力される被測定信号と、これ以前に入力された被測定信号を遅延回路で所定周期遅延した信号との位相差を検出し、この位相差信号に応じて前記位相差がなくなるように遅延回路の遅延時間を調整する。そして、遅延時間の調整が終了した状態、つまり前記位相差がなくなるように調整された状態で、前記位相差信号を積分手段で積分した積分値出力を、被測定信号のジッタ相当値として測定する。
このとき、積分手段は、被測定信号に含まれるジッタ成分を積分するように構成しているから、前記積分値出力はすなわち被測定信号に含まれるジッタに相当する値となる。よって、前記遅延回路の遅延時間の調整を、人手を介さずに位相差信号に応じて自動的に行うことができると共に、ジッタの測定を的確に行うことができる。
また、第2の技術手段は、被測定信号を入力し当該被測定信号を所定周期遅延させた信号を帰還信号として出力する遅延回路、前記被測定信号と前記帰還信号との位相を比較しその位相差に応じた位相差信号を出力する位相比較手段、及び当該位相比較手段から出力される位相差信号に応じて前記遅延回路の遅延時間を調整する調整手段を有する遅延ロックループ回路と、前記位相比較手段から出力される位相差信号を積分する積分手段と、前記遅延ロックループ回路により前記被測定信号及び前記帰還信号がロックされた状態で前記積分手段の積分値出力を前記被測定回路のジッタ相当値として測定する測定手段と、を備え、前記積分手段は前記被測定信号のジッタ成分を積分するようになっていることを特徴としている。
この第2の技術手段では、位相比較手段で、被測定信号と、この被測定信号を所定周期遅延させた帰還信号との位相を比較してその位相差に応じた位相差信号を出力し、この位相差信号に応じて調整手段で遅延回路の遅延時間を調整し、被測定信号と帰還信号との位相差がなくなるように遅延時間を調整する。
そして、遅延時間の調整が終了した状態で、前記位相差信号を積分手段で積分した積分値出力を、被測定回路のジッタ相当値として測定手段により測定する。
ここで、積分手段は被測定信号のジッタ成分を積分するようになっているから、前記積分手段の積分値出力はすなわちジッタに相当する値となる。よって、前記遅延回路の遅延時間の調整を、人手を介さずに位相差信号に応じて自動的に行うことができると共に、ジッタの測定を的確に行うことができる。
また、第3の技術手段は、前記調整手段は、前記位相差信号に含まれる前記被測定信号のジッタ成分を除去するフィルタ手段を備え、当該フィルタ手段の出力に基づいて前記遅延時間の調整を行うようになっていることを特徴としている。
この第3の技術手段では、調整手段はフィルタ手段を備え、このフィルタ手段の出力に基づいて遅延時間の調整を行う。ここで、前記フィルタ手段は、位相差信号に含まれる被測定信号のジッタ成分を除去するように構成されているから、ジッタ成分によって遅延時間の調整が行われることが回避され、つまり、ジッタ成分によって前記帰還信号の位相が変化することが回避されるから、ジッタの測定を的確に行うことができる。
また、第4の技術手段は、前記ジッタの測定周期に応じたタイミングで前記積分手段をリセットするリセット手段を備えることを特徴としている。
この第4の技術手段では、リセット手段によって、ジッタの測定周期に応じたタイミングで積分手段をリセットするようにしたから、例えば、積分手段を測定周期毎にリセットすれば、1周期当たりの位相差に応じた位相差信号の積分値出力が得られることになるから、すなわち被測定信号の1周期当たりのジッタを測定することができる。同様に、n測定周期毎にリセットすることで、n周期分の位相差信号の積分値出力が得られることになるから、被測定信号のn周期間におけるジッタの総和を測定することができる。
また、第5の技術手段は、前記被測定信号を半周期遅延させる半周期遅延回路を備え、前記リセット手段は、前記半周期遅延回路の半周期遅延信号に同期して前記積分手段をリセットするようになっていることを特徴としている。
この第5の技術手段では、半周期遅延回路によって被測定信号が半周期遅延され、リセット手段では、この半周期遅延回路の半周期遅延信号に同期して積分手段をリセットするようにしたから、ジッタの測定が行われる被測定信号の立ち上がり或いは立ち下がりタイミングよりも半周期遅延したタイミングに同期して積分手段をリセットすることで、ジッタの測定が終了した時点であり且つジッタの測定が開始される前の、的確なリセットタイミングで、積分手段のリセットを行うことができる。
また、第6の技術手段は、前記遅延回路は、遅延素子を複数直列に接続し且つ前記被測定信号を半周期遅延した信号を取り出し可能に構成され、前記リセット手段は、前記遅延回路から取り出した半周期遅延した信号を前記半周期遅延信号として用いるようになっていることを特徴としている。
この第6の技術手段では、複数の遅延素子を直列に接続して遅延回路が構成され、且つ、被測定信号を半周期遅延した信号を取り出し可能に形成されている。そして、リセット手段では、この遅延回路から取り出した半周期遅延した信号を半周期遅延信号として用いるようにしたから、半周期遅延信号を容易に得ることができると共に、半周期遅延信号を得るための回路を新たにに追加することなく、実現することができる。
さらに、第7の技術手段は、発振回路であって、前記請求項2乃至6の何れかに記載のジッタ測定回路を同じ基板上に備えたことを特徴としている。
この第7の技術手段では、前記請求項2乃至6の何れかに記載のジッタ測定回路を、発振回路と同じ基板上に備えている。このとき、ジッタ測定回路は外部からの調整を行うことなく、ジッタ測定を行うことが可能であるから、ジッタ測定回路が発振回路と同じ基板上に組み込まれている場合であっても容易にジッタ測定を行うことができる。
以下、本発明の実施の形態を説明する。
図1は、本発明の一例を示す、ジッタ測定回路の概略構成図である。
このジッタ測定回路100は、遅延ロックループ回路10及びジッタ測定部20とから構成され、例えばPLL発振器等の発振回路からなる被測定回路50と同じ基板上に配置されている。
前記遅延ロックループ回路(以後、DLL回路ともいう。)10は、前記被測定回路50からの被測定信号Sinの位相を遅延させる電圧制御ディレイライン(以後、VCDLともいう。)11と、前記被測定信号Sinと前記電圧制御ディレイライン11の出力信号との位相を比較し、位相差に応じた位相差信号を出力する位相比較器(PD)12と、位相比較器12の位相差信号に応じた電流信号を出力するチャージポンプ(CP)13と、チャージポンプ13の出力信号を積分する低域通過フィルタ(LPF)14とから構成されている。
前記電圧制御ディレイライン11は、公知の電圧制御ディレイラインと同等に構成され、例えば図2に示すように、遅延素子をk段(図2では、4段)接続して構成され、且つ、入力される被測定信号Sinを、前記k段の遅延素子によって1周期遅延させるように構成されている。なお、前記kは、偶数値である。そして、最終段であるk段目の出力をSout1とし、k/2段目(図2では、2段目)の出力をSout2として取り出すようになっている。
したがって、前記出力Sout1(以後、遅延出力Sout1という。)は被測定信号Sinを1周期遅延させた信号、前記出力Sout2(以後、遅延出力Sout2という。)は被測定信号Sinを半周期遅延させた信号となる。この半周期遅延させた遅延出力Sout2は、前記ジッタ測定部20において、時間軸方向で半周期の時点でリセット信号を生成するための信号として用いられる。
そして、この電圧制御ディレイライン11は、前記低域通過フィルタ14からの制御信号に応じて遅延時間の調整を行うようになっている。
なお、図2においては、遅延素子としてノンインバートタイプの素子を用いた場合について説明しているが、これに限るものではなく、インバータタイプの素子を用いてもよい。
また、前記位相比較器12は、位相進み及び位相遅れを通知するための2つの信号線を有し、前記被測定信号Sinと前記電圧制御ディレイライン11の遅延出力Sout1との位相を比較し、例えば被測定信号Sinの方が、遅延出力Sout1よりも位相が進んでいる場合には、位相進みを通知するための信号線を、位相差に応じた期間HIGHレベルに維持し、逆に被測定信号Sinの方が、遅延出力Sout1よりも位相が遅れている場合には、位相遅れを通知するための信号線を、位相差に応じた期間HIGHレベルに維持する。
前記チャージポンプ13は、位相進みを通知するための信号線及び位相遅れを通知するための信号線の何れがHIGHレベルとなったかに基づいて位相進み及び位相遅れを認識し、被測定信号Sinの方が位相が進んでいる場合には、前記HIGHレベルの期間に相当する正値の電流信号を発生し、逆に被測定信号Sinの方が位相が遅れている場合には、前記HIGHレベルの期間に相当する負値の電流信号を発生する。
前記低域通過フィルタ(LPF)14は、前記チャージポンプ13の出力、つまり前記被測定信号Sin及び前記遅延出力Sout1との位相差に応じた電流信号を積分して電圧値に変換し、これを、前記電圧制御ディレイライン11への制御信号として出力する。
つまり、このDLL回路10では、被測定信号Sinとその遅延出力Sout1との位相差に応じて電圧制御ディレイライン11の遅延時間を調整し、これら間の位相差がなくなるように動作する。
一方、前記ジッタ測定部20は、前記位相比較器12からの位相差信号を入力しこれに応じた電流信号を出力する、前記チャージポンプ13と同様のチャージポンプCP21と、チャージポンプCP21からの位相差に応じた電流信号を積分する積分回路22と、この積分回路22をリセットするためのリセット信号Sresを生成するリセット信号発生回路23と、前記積分回路22の出力をもとに、ジッタの大きさを判定する測定回路24とから構成されている。
前記積分回路22は、例えば図3に示すように、公知の積分回路と同様に構成され、非反転入力端子に抵抗Rの一端を接続し、この抵抗Rの他端とオペアンプOPの出力端子間にキャパシタCを接続すると共に、前記キャパシタCと並列にスイッチング素子SWが接続されている。また、オペアンプOPの反転入力端子は接地されている。そして、リセット信号発生回路23からのリセット信号Sresに応じてこのスイッチング素子SWがオンオフ動作し、スイッチング素子SWがオン状態となったとき、オペアンプOPの入力及び出力端子間が短絡されてその出力が初期値にリセットされるようになっている。
そして、この積分回路22で積分処理を行う帯域及び前記低域通過フィルタLPF14の通過帯域は、前記低域通過フィルタLPF14の通過帯域の最大値が前記積分回路22の通過帯域の最大値よりも十分低くなるように設定される。具体的には、前記積分回路22は、チャージポンプ21の出力信号中の、前記被測定信号Sinに含まれるジッタ成分を積分する帯域に設定される。一方、前記低域通過フィルタLPF14は、チャージポンプ13の出力信号中の、前記被測定信号Sin及びその遅延出力Sout1の位相差に相当する位相差成分の通過を阻害せず且つ前記被測定信号Sinに含まれるジッタに相当するジッタ成分の通過を阻止し得る通過帯域に設定される。
なお、ここでは、低域通過フィルタLPF14を用いているが、前記位相差成分の通過を阻害せず且つ前記被測定信号Sinに含まれるジッタに相当するジッタ成分の通過を阻止し得る通過帯域を有するフィルタ手段であれば適用することができる。
なお、前記積分回路22は、図3に示す構成のものに限るものではなく、積分機能及びその積分値を外部からリセット可能に構成された積分回路であれば適用することができる。
前記リセット信号発生回路23は、前記DLL回路10の電圧制御ディレイライン11で被測定信号Sinを半周期遅延させた遅延出力Sout2を入力し、遅延出力Sout2の立ち上がりをトリガとして、前記積分回路22のスイッチング素子SWを導通制御するリセット信号Sresを生成する。
前記測定回路24は、例えば図4に示すように、前記積分回路22の積分値出力Sintegと、基準電圧Vrefとを比較する比較器31と、この比較器31の出力をラッチするD型フリップフロップ32とで構成されている。
前記比較器31は、前記積分値出力Sintegを非反転入力端子に、また前記基準電圧Vrefを反転入力端子に入力し、前記積分値出力Sintegが前記基準電圧Vrefを超えるときHIGHレベルの比較信号を出力する。また、前記D型フリップフロップ32は、信号入力端子DにHIGHレベルの規定電圧を入力し、クロック入力端子CLKに前記比較器31の出力を入力する。そして、その出力端子Qからの出力を測定結果信号Smとして出力する。
つまり、比較器31の出力の立ち上がりで、D型フリップフロップ32に規定電圧が読み込まれて測定結果信号SmとしてHIGHレベルの信号が出力される。そして、D型フリップフロップ32の出力である測定結果信号SmはHIGHレベルに維持される。
次に、上記実施の形態の動作を図5のタイミングチャートを伴って説明する。
図5は、被測定信号Sinにジッタが生じている場合の各部の信号を表すタイミングチャートである。なお、図5において、(a)は被測定信号Sin、(b)は1周期前の被測定信号であるVCDL11の遅延出力Sout1、(c)は半周期前の被測定信号であるVCDL11の遅延出力Sout2、(d)はチャージポンプ21の出力、(e)は積分回路22の積分値出力Sintegである。
被測定回路50からの被測定信号Sinに対してジッタの測定を行うものとすると、まず、被測定回路50を例えば予めテスト用の発振モードとして設定したテストモードで発振させ、DLL回路10によって、入力される被測定信号Sinと、その1周期前の被測定信号との位相差がなくなるように電圧制御ディレイライン11の遅延時間を調整し、これらの位相差がなくなりロック状態となった時点で、ジッタ測定回路20によるジッタの計測を行う。
例えば、入力される被測定信号Sinと、その1周期前の被測定信号つまりSout1との間に位相のずれがある場合には、位相比較器12で位相差が検出され、これに応じた電流信号がチャージポンプ13から出力され、この電流信号が低域通過フィルタ14によって積分されて電圧信号に変換され、この電圧信号に応じて電圧制御ディレイライン11の遅延時間が調整される。そして、現時点の被測定信号Sinと1周期前の被測定信号(=Sout1)との位相差がなくなった時点で、ロック状態となる。
そして、例えば、DLL回路10がロック状態となったときにロック検出信号を出力する図示しないロック検出回路等により、前記DLL回路10がロック状態となったことが検出されたとき、ジッタ測定回路20によるジッタの計測を開始する。
ここで、入力される被測定信号Sinが、理想的なクロック信号である場合には、現時点における被測定信号Sinと1周期前の被測定信号との間に位相差は生じない。このため、位相比較器12の出力は略零、チャージポンプ21の出力は略零となり、積分回路22の積分値出力Sintegは略零を維持する。
したがって、積分値出力Sintegが基準電圧Vrefよりも小さいから、D型フリップフロップ32の出力はLOWレベルを維持し、すなわち、測定回路24における出力はLOWレベルを維持する。
なお、前記D型フリップフロップ32は、起動時には、LOWレベルの信号を出力するように構成されている。或いは、D型フリップフロップ32として、リセット機能付きのD型フリップフロップ32を適用し、被測定回路50に対するジッタ計測を開始する際に、D型フリップフロップ32へリセット信号を出力するようにし、D型フリップフロップ32の出力をLOWレベルにリセットするようにしてもよい。
そして、被測定信号Sinを半周期遅延させた信号によりリセット信号Sresが生成され、このリセット信号Sresによって、積分回路22の内部積分値がリセットされるが、このとき積分値出力Sintegは略零であって、比較器31の出力は引き続きLOWレベルを維持するから、測定回路24の出力は引き続きLOWレベルを維持する。したがって、測定結果信号SmはLOWレベルを維持することから、被測定信号Sinはジッタの許容範囲Vref以内であることがわかる。
一方、被測定信号Sinにジッタが生じている場合には、被測定信号Sinとその1周期前の信号である遅延出力Sout1との間に位相差が生じることから、これが位相比較器12において検出され、チャージポンプ13の出力が位相差に応じたパルス幅の電流信号となると共に、チャージポンプ21の出力が位相差に応じたパルス幅の電流信号となる。
例えば、チャージポンプ21の出力は、図5(d)に示すように、遅延出力Sout1の立ち上がりの方が、被測定信号Sinの立ち上がりよりも早い場合には、負の電流信号となり、逆に、遅延出力Sout1の立ち上がりの方が、被測定信号Sinの立ち上がりよりも遅い場合には、正の電流信号となる。また、仕様によって電流値は異なるものの、チャージポンプ13の出力も同様の波形となる。そして、これらチャージポンプ13及び21の出力は、それぞれ低域通過フィルタ14及び積分回路22に出力される。
ここで、前記低域通過フィルタ14の通過帯域幅は、前記積分回路22の帯域幅に比較して十分小さく設定している。また、前記被測定信号Sinと遅延出力Sout1とはロック状態となっている。したがって、前記位相比較器12で検出される位相差は、ジッタに相当する位相差であるとみなすことができる。また、ジッタは、比較的高い周波数で周期的に発生する。
したがって、位相比較器12で検出された位相差信号、つまり、ジッタに相当するチャージポンプ13の出力は、低域通過フィルタ14において積分されない。このため、低域通過フィルタ14の出力は略一定を維持することになり、VCDL11の遅延時間は略一定に保たれる。したがって、位相比較器12の出力である位相差に、VCDL11での遅延時間の調整に伴う変動分が含まれることはない。
そして、チャージポンプ21の出力は積分回路22で積分され、測定回路24において積分値出力Sintegと基準電圧Vrefとが比較される。図5(e)の場合には、積分値出力Sintegは基準電圧Vrefを下回るから、比較器31の出力はLOWレベルを維持し、したがって、D型フリップフロップ32の出力もLOWレベルを維持する。したがって、図5の場合には、ジッタは発生してはいるがジッタの大きさが基準電圧Vrefで特定される許容範囲内に収まるから、測定結果信号SmはLOWレベルを維持する。
このとき、基準電圧として、図5(e)に示すように、前記基準電圧Vrefよりも値の小さなVref′が設定された場合には、積分値出力Sintegは、基準電圧Vref′を上回ることから、積分値出力Sintegが基準電圧Vref′を上回った時点t3で比較器31の出力がHIGHレベルに切り替わり、D型フリップフロップ32のクロック入力端子CLKへの入力信号が立ち上がる。このため、D型フリップフロップ32の出力がHIGHレベルに切り替わり、すなわち、測定結果信号SmがHIGHレベルとして出力される。
そして、遅延出力Sout2がLOWレベルに切り替わるタイミングでリセット信号Sresによって積分回路22がリセットされるから、この時点で、一旦比較器31の出力がLOWレベルに切り替わるが、D型フリップフロップ32の信号入力端子Dには、HIGHレベルの電圧信号が入力されているから、D型フリップフロップ32は、HIGHレベルを維持することになる。
つまり、D型フリップフロップ32は、その出力が一旦HIGHレベルに切り替わると、HIGHレベルを維持し、すなわち、測定結果信号Smは、HIGHレベルを維持することになる。
なお、図5のt1に示すように、遅延出力Sout1の立ち上がりのタイミングが、被測定信号Sinの立ち上がりのタイミングよりも遅れた場合には、チャージポンプ21の出力が負値となり、その積分値出力も負値となる。このため、位相差のずれ量は、許容範囲を超えているにも関わらず、積分値出力Sintegが基準電圧Vref′を上回らないことから許容範囲内と判定されることになる。
しかしながら、一般に、ジッタは、位相の進み及び位相の遅れが同等に発生し、このため、図5(d)に示すように、チャージポンプ21の出力は、周期的に、負値及び正値を繰り返すことになるから、時点t2で遅延出力Sout1の立ち上がりタイミングが被測定信号Sinの立ち上がりタイミングよりも遅れ、時点t3で積分値出力Sintegが基準電圧Vref′を上回った時点でジッタが許容範囲を超えたことが検出されることになる。
このように、被測定信号Sinに含まれるジッタの大きさが、基準電圧Vrefで特定される許容範囲を超えるかどうかを検出することができる。したがって、例えば、基準電圧Vrefとして、被測定回路50の被測定信号Sinに基づいて動作するアプリケーションで規定されるジッタ量に応じた値を設定することによって、被測定回路50が、その利用先のアプリケーションで要求される仕様を満足するかどうかを容易に検出することができる。
また、このとき、被測定信号Sinと、1周期前の被測定信号Sinとの位相差に応じてVCDL11の遅延時間を調整するようにしているから、遅延時間の調整をDLL回路10内で行うことができる。したがって、人手を介さずに自動的に調整することができるから、その分、遅延時間の調整に要する処理時間を大幅に短縮することができる。
このため、被測定回路50に対するジッタの測定、つまりジッタが許容範囲を満足しているかどうかを検出するための検査に要する所要時間の短縮を図ることができる。特に、PLL発振回路等の発振器においては全数検査が行われることが多いが、上述のように、1つ当たりの検査に要する所要時間を短縮することができるから、全数検査全体に要する所要時間を大幅に短縮することができ効果的である。
また、DLL回路10によって、現時点における被測定信号Sinと、この被測定信号の1周期前の信号とを一旦ロック状態にした状態で、これら被測定信号Sinとその1周期前の遅延出力Sout1との位相差を検出することで、ジッタを検出するようにしているから、ジッタを検出するための基準となる基準信号を必要とすることなく、実現することができる。したがって、PLL回路等に限定されることなくどのような発振回路のジッタであっても測定することができる。
また、上記実施の形態においては、被測定回路50と同一基板上にジッタ測定回路100を組み込むようにしている。したがって、ジッタ測定を行う場合には、例えば前記被測定回路50を予め設定したテストモードで発振させるだけで、容易にジッタ測定を行うことができる。また、このとき、この被測定回路50が適用されるアプリケーションで要求される仕様に応じて基準電圧Vrefを設定するようにしているから、外部から何ら調整を行うことなく、ジッタが許容範囲内かどうかを容易に判定することができる。
したがって、オペレータは、前記被測定回路50を駆動させるだけでよいから、特に全数検査を行う場合等、検査に要する所要時間を大幅に短縮することができるだけでなく、オペレータの負荷を軽減することができる。
また、上記実施の形態においては、遅延回路として複数の遅延素子で構成した電圧制御ディレイライン11を用い、この電圧制御ディレイライン11から、1周期遅延させた遅延出力Sout1及び半周期遅延させた遅延出力Sout2を取り出すようにしたから、1周期遅延させた信号及び半周期遅延させた信号をそれぞれ取り出すための遅延回路を個別に設けることなく、一つの遅延回路によって生成することができ、その分、構成品点数の削減を図ることができる。
また、被測定信号Sinを半周期遅延させた遅延出力Sout2の立ち上がりタイミングで積分回路22をリセットするようにしているから、的確なタイミングでリセットを行うことができる。つまり、ジッタの測定を、被測定信号Sinの立ち上がりのタイミングで行うようにした場合、積分回路22では、被測定信号Sinの立ち上がりでチャージポンプ21の出力を積分することになるから、積分回路22のリセットは、被測定信号Sinの立ち上がりと立ち上がりの間で行う必要がある。したがって、被測定信号Sinを半周期遅延した信号に同期してリセットを行うことによって、的確なタイミングでリセットを行うことができる。
なお、上記実施の形態においては、測定回路24における基準電圧Vrefを予め設定した場合について説明したがこれに限るものではなく、外部から変更可能に構成し、被発振回路50が適用されるアプリケーションで要求される仕様に応じて基準電圧Vrefを変更するようにしてもよい。このようにすることによって、例えば、積分値出力Sintegと同等となる基準電圧Vrefを選定するようにすれば、被測定信号Sinのジッタ量を推定することも可能である。
また、上記実施の形態においては、測定回路24における基準電圧を正の電圧“Vref”とした場合について説明したが、負の電圧“−Vref”を基準電圧として設定するようにしてもよい。
また、上記実施の形態においては、被測定回路50とジッタ測定回路100とを同一基板上に搭載し、ジッタ測定回路100を被測定回路50に組み込むようにした場合について説明したが、これに限るものではない。例えば前記ジッタ測定回路100を単体で構成し、測定対象の被測定回路50から被測定信号Sinを前記DLL回路10に入力するようにしてもよい。このようにすることによって、所望の被測定回路50に対してそのジッタ測定を行うことができる。
また、上記実施の形態においては、積分値出力Sintegが、基準電圧Vrefを上回った時点で、これをラッチし、ジッタが許容範囲を超えたとして測定結果信号Smによって通知するようにした場合について説明したが、これに限るものではなく、例えば、D型フリップフロップ32に替えてカウンタ回路を設け、積分値出力Sintegが基準電圧Vrefを上回る回数を計測し、この回数値に基づいてジッタが許容範囲を超えたとみなすかどうかを判定するようにしてもよい。
また、上記実施の形態においては、VCDL11によって被測定信号Sinを1周期遅延させ、1周期遅延させたSout1と被測定信号Sinとの間の位相差を積分することで、いわゆるピリオドジッタを検出するようにした場合について説明したが、これに限るものではない。例えば、被測定信号Sinを2周期以上のn周期(nは整数)だけ遅延させ、このn周期遅延させた信号と被測定信号Sinとの間でジッタを測定するようにしてもよい。
また、上記実施の形態においては、被測定信号Sinを半周期遅延させた遅延出力Sout2のタイミングで積分回路22をリセットするようにした場合について説明したが、これに限るものではない。
例えば、リセット信号発生回路23にカウンタを設け、前記遅延出力Sout2の立ち上がりパルスを計測する。そして、パルス数がnとなったときに、積分回路22へのリセット信号Sresを発生させると共にカウンタをリセットすることで、n周期の期間におけるジッタの和を検出することも可能である。
また、上記実施の形態においては、被測定信号Sinと遅延出力Sout1と立ち上がりのタイミングでこれらの位相差を求めるようにした場合について説明したが、これに限るものではなく、立ち下がりのタイミングで位相差を求めるようにすることも可能である。
また、上記実施の形態においては、遅延回路として電圧制御ディレイライン11を用いるようにした場合について説明したが、これに限るものではなく、電圧制御によって遅延時間を調整することができ、また、n周期遅延信号及び半周期遅延信号を取り出すことの可能な遅延回路であれば適用することができる。
なお、上記実施の形態において、電圧制御ディレイライン11が遅延回路及び半周期遅延回路に対応し、積分回路22が積分手段に対応し、位相比較器12が位相比較手段に対応し、チャージポンプ13及び低域通過フィルタ14が調整手段に対応し、低域通過フィルタ14がフィルタ手段に対応し、遅延出力Sout1が帰還信号に対応し、測定回路24が測定手段に対応し、リセット信号発生回路23がリセット手段に対応している。
10 DLL回路、11 電圧制御ディレイラインVCDL、12 位相比較器、13 チャージポンプ、14 低域通過フィルタ、20 ジッタ測定部、21 チャージポンプ、22 積分回路、23 リセット信号発生回路、24 測定回路、50 被測定回路、100 ジッタ測定回路
Claims (7)
- 入力される被測定信号とこれ以前に入力され遅延回路で所定周期遅延させた被測定信号との位相差を検出し、
この位相差信号に応じて前記位相差がなくなるように前記遅延回路の遅延時間を調整し、
前記遅延時間の調整が終了した状態で前記位相差信号を積分手段で積分した積分値出力を前記被測定信号のジッタ相当値として測定するようにしたジッタ測定方法であって、
前記積分手段は前記被測定信号のジッタ成分を積分するようになっていることを特徴とするジッタ測定方法。 - 被測定信号を入力し当該被測定信号を所定周期遅延させた信号を帰還信号として出力する遅延回路、前記被測定信号と前記帰還信号との位相を比較しその位相差に応じた位相差信号を出力する位相比較手段、及び当該位相比較手段から出力される位相差信号に応じて前記遅延回路の遅延時間を調整する調整手段を有する遅延ロックループ回路と、
前記位相比較手段から出力される位相差信号を積分する積分手段と、
前記遅延ロックループ回路により前記被測定信号及び前記帰還信号がロックされた状態で前記積分手段の積分値出力を前記被測定回路のジッタ相当値として測定する測定手段と、を備え、
前記積分手段は前記被測定信号のジッタ成分を積分するようになっていることを特徴とするジッタ測定回路。 - 前記調整手段は、前記位相差信号に含まれる前記被測定信号のジッタ成分を除去するフィルタ手段を備え、当該フィルタ手段の出力に基づいて前記遅延時間の調整を行うようになっていることを特徴とする請求項2記載のジッタ測定回路。
- 前記ジッタの測定周期に応じたタイミングで前記積分手段をリセットするリセット手段を備えることを特徴とする請求項2又は3記載のジッタ測定回路。
- 前記被測定信号を半周期遅延させる半周期遅延回路を備え、
前記リセット手段は、前記半周期遅延回路の半周期遅延信号に同期して前記積分手段をリセットするようになっていることを特徴とする請求項4記載のジッタ測定回路。 - 前記遅延回路は、遅延素子を複数直列に接続し且つ前記被測定信号を半周期遅延した信号を取り出し可能に構成され、
前記リセット手段は、前記遅延回路から取り出した半周期遅延した信号を前記半周期遅延信号として用いるようになっていることを特徴とする請求項5記載のジッタ測定回路。 - 前記請求項2乃至6の何れかに記載のジッタ測定回路を同じ基板上に備えたことを特徴とする発振回路。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007123055A1 (ja) * | 2006-04-20 | 2007-11-01 | Advantest Corporation | 試験装置、試験方法、ジッタフィルタ回路、及びジッタフィルタ方法 |
JP2008259089A (ja) * | 2007-04-09 | 2008-10-23 | Nippon Telegr & Teleph Corp <Ntt> | Cdr回路 |
JP2010516195A (ja) * | 2007-01-11 | 2010-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測のための装置。 |
JP2015230296A (ja) * | 2014-06-06 | 2015-12-21 | 富士通株式会社 | データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法 |
-
2003
- 2003-07-29 JP JP2003281914A patent/JP2005049233A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007123055A1 (ja) * | 2006-04-20 | 2007-11-01 | Advantest Corporation | 試験装置、試験方法、ジッタフィルタ回路、及びジッタフィルタ方法 |
US7394277B2 (en) | 2006-04-20 | 2008-07-01 | Advantest Corporation | Testing apparatus, testing method, jitter filtering circuit, and jitter filtering method |
JP2010516195A (ja) * | 2007-01-11 | 2010-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測のための装置。 |
US8736323B2 (en) | 2007-01-11 | 2014-05-27 | International Business Machines Corporation | Method and apparatus for on-chip phase error measurement to determine jitter in phase-locked loops |
JP2008259089A (ja) * | 2007-04-09 | 2008-10-23 | Nippon Telegr & Teleph Corp <Ntt> | Cdr回路 |
JP2015230296A (ja) * | 2014-06-06 | 2015-12-21 | 富士通株式会社 | データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法 |
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