JP2010516195A - 位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測のための装置。 - Google Patents

Abstract

【課題】 位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測の方法及び装置を提供する。
【解決手段】 装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループＰＬＬ回路（１００）を含む。位相誤差モニター回路（１０２）は、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成される。記憶素子（１２４）は瞬時位相誤差変化をストアするように構成される。
【選択図】 図２

Description

本発明はオンチップ診断及び可試験性（テスト容易性）に関し、特に、ジッター計測を有する位相ロック・ループ回路に関する。

技術が進歩するにつれて、トランジスタ・デバイス並びに抵抗及びキャパシタのような受動素子の挙動を予測することがますます難しくなる。これらのデバイスのモデル化において増加した不確定さは、集積回路設計に対して、プロセス、電圧、及び温度（ＰＶＴ）変動を越える十分な性能マージンをもたらすように、本来の目標を超えた機能を要求することがある。伝統的な設計は、必要以上に多くの電力及び面積を消費することが多い。

内部システム・パラメータを計測しシステム・パラメータの調節に用いることができる場合、システム設計マージンは大いに高めることができる。従来、システム診断は利用可能なオフチップのテスト・ノードを計測することにより実施された。しかし外部診断パスは遅く、解決法が必ずしも見出されるとは限らない。さらに、内部のアナログ／デジタル波形の限定されたオフチップ可視性は、歩留りに対する限定的な学習率をもたらす。従って、オンチップ可試験性及び診断に対する要求が大いに増加している。

位相ロック・ループ（ＰＬＬ）設計において、重要なＰＬＬパラメータ、例えばジッター、静的位相誤差、及び制御電圧範囲は、統合システム内で評価することが極めて難しい。とりわけジッター性能の計測は、クロック生成におけるタイミングの不確定さが最近のテクノロジーと共に増加しているので、非常にやりがいのある課題である。

ジッター計測法では、多数セットのラッチ内のタイミングの準安定性を検出することができる。多数セットのラッチ及び遅延ラインを配備することにより、幾つかのラッチのゼロ時間交差（ゼロタイム・クロッシング）におけるタイミング不確定さを検出することができる。しかし、多数の遅延ラインは付加的なジッター発生を誘起する可能性があり、ジッター計測性能を低下させる可能性がある。例えば、オンチップのデジタル・スィッチング回路に起因する電源電圧の瞬間的な変動は、短期ジッター計測の信頼性のある実施を妨げる可能性がある。また、アナログ電荷ポンプを用いるジッター計測は、トランジスタの不整合要件のために好ましくない。

一方、長期ジッター計測は瞬間的なオンチップ変動をより受けにくく、システムの性能を評価するための信頼度がより高い方法を与える。本発明の実施形態による例証的な方法は、位相ロック・ループ（ＰＬＬ）回路に焦点を合わせ、従ってＰＬＬについて既に存在する情報を用いることでハードウェアの複雑さを簡単にしたものである。モニター回路は、プログラム可能な誤差検出閾値を用いて、各基準クロック・サイクルにおける位相誤差を計測することで動作し、ラッチ内の情報を後処理のためにセーブする。

本発明の原理による例証的な回路は、全デジタル式の瞬時位相誤差検出器（ＩＰＥＤ）を用いたもので、ゼロ時間交差における準安定性を計測する代わりに、ピーク位相誤差振幅のみを検出する。これは、比較的簡単な集中遅延ラインを使用することを可能にする。さらに、ハードウェアの複雑さは、ハードウェアが位相・周波数検出器（ＰＦＤ）の出力における位相誤差振幅を検出するので、電圧制御発信器（ＶＣＯ）の周波数には依存しない。

装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ（ＰＬＬ）回路を含む。位相誤差モニター回路は、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成される。記憶素子は瞬時位相誤差変化をストアするように構成される。

別の装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ（ＰＬＬ）回路を含む。位相誤差モニター回路は瞬時ピーク位相誤差を決定するように構成される。位相誤差モニター回路は、位相誤差信号を論理的に結合して第１の出力信号を与えるように構成された排他的ＯＲゲートと、各基準クロック・サイクルにおいて出力信号の瞬時位相誤差変化を計測するための閾値として、第１の出力信号に対する遅延時間を供給するように構成されたプログラム可能な遅延ラインとを含む。記憶素子は瞬時位相誤差変化をストアするように構成される。

さらに別の装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ（ＰＬＬ）回路、及び、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによりピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路を含む。瞬時位相誤差変化は差分信号及び未処理信号を含む。マルチプレクサは、差分信号及び未処理信号を入力として受信してそのうちの１つを選択するように構成される。アキュムレータはマルチプレクサの出力に結合されて、時間窓（ウィンドウ）に関連する瞬時位相誤差変化カウントを蓄積する。

さらに別の装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループ（ＰＬＬ）回路、及び、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによりピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路を含む。瞬時位相誤差変化は第１の信号と差分信号を含む。マルチプレクサは、第１の信号及び差分信号を入力として受信してそのうちの１つを選択するように構成される。複数のカウンタがマルチプレクサの出力に結合されて、複数の瞬時位相誤差閾値に関連する瞬時位相誤差変化カウントを蓄積し、その結果位相誤差の振幅及び時間が与えられてジッターのヒストグラムが作成される。

短期ジッター計測のための装置は、クロック信号に対する異なる遅延量を選択して、ジッター移動の調節可能な短期計測のための遅延クロック信号を供給するように構成された、複数のプラグラム可能な遅延ステージを含む。位相検出器は入力としてクロック信号及び遅延クロック信号を含む。位相検出器は位相誤差信号を出力するように構成された位相・周波数検出器を含む。位相誤差モニター回路は位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによってピーク瞬時位相誤差変化を決定するように構成される。

これら及び他の特徴及び利点は、その例証的な実施形態に関する、添付の図面と共に読まれる以下の詳細な説明から明白となる。

本開示は、添付の図面に関連する好ましい実施形態の以下の記述中に詳細に与えられることになる。

従来技術の位相ロック・ループ（ＰＬＬ）を示すブロック図である。 例証的な一実施形態による、ＰＬＬに接続された瞬時位相誤差検出器（ＩＰＥＤ）を示すブロック図である。 一実施形態による、パターン分析器により供給することができる複数のＩＰＥＤ閾値を有するタイミング基準信号を示す図である。 例証的な一実施形態による瞬時位相誤差検出器（ＩＰＥＤ）を示す略図である。 例証的な一実施形態による、ＩＰＥＤの出力の変遷に関するパルス幅の比較を例証的に示すタイミング図である。 別の例証的な実施形態による、複数レベルの閾値（k＝８）を有するＩＰＥＤを示す略図である。 図６の複数のラッチに関する時間に対する出力値を示す図である。 別の実施形態による、差分瞬時位相誤差検出器（ＩＰＥＤ）を示す略図である。 ジッター・ヒストグラム計測機能を含む瞬時位相誤差検出器（ＩＰＥＤ）を示すブロック図である。 ロック検出器（ＬＤ）及び／又は静的位相オフセット・モニターとしてＩＰＥＤを示すブロック図である。 例証的な実施形態による、ＩＰＥＤ内の遅延較正スキームを示す略図である。 例証的な実施形態による、より微細な分解能を達成するためのバーニア法を用いたＩＰＥＤを示す略図である。 例証的な実施形態による、ＩＰＥＤを用いた短期ジッター計測を示すブロック図である。

システム、装置及び方法は、位相ロック・ループ（ＰＬＬ）回路を用いて、ＰＬＬ内に既に存在する情報によりハードウェアの複雑さを簡単化するものである。本発明の原理によるモニター回路は、位相誤差を、各基準クロック・サイクルにおいてプログラム可能な誤差検出閾値によって計測し、その情報を後処理のためにラッチにセーブする。ゼロ時間交差における準安定性を計測する代わりにピーク位相誤差振幅のみを検出する、全デジタル式ピーク検出器を用いることができる。簡単な集中遅延ラインを用いることが好ましい。ハードウェアの複雑さ及び電力消費が減少するが、その理由は、位相誤差振幅が位相・周波数検出器（ＰＦＤ）の出力において検出され、モニター回路が（典型的にはより高い）ＶＣＯ周波数で動作する必要がなくなるからである。

本発明の実施形態は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態、又はハードウェア及びソフトウェアの両方の要素を含む実施形態を取ることができる。ソフトウェアで実施される実施形態において、ソフトウェアは、ファームウェア、常駐ソフトウェア、マイクロコードなどを含むことができる。好ましい実施形態はハードウェア内の回路として、例えば集積回路の部分として実施される。

本明細書で説明する回路は、集積回路チップの設計の一部分とすることができる。チップ設計はグラフィカル・コンピュータ・プログラミング言語で作成し、コンピュータ記憶媒体（例えば、ディスク、テープ、物理的ハード・ドライブ、又は記憶アクセス・ネットワーク内におけるような仮想ハード・ドライブ）にストアすることができる。設計者がチップ又はチップ製造に用いるフォトリソグラフィ・マスクを製造しない場合、設計者は結果として得られた設計を、物理的手段により（例えば、設計をストアした記憶媒体のコピーを提供することにより）又は電子的に（例えば、インターネットにより）製造事業体に直接又は間接に渡すことができる。ストアされた設計は、次に、フォトリソグラフィ・マスクの製造に適した形式（例えば、グラフィック・データ・システムＩＩ（ＧＤＳＩＩ））に変換され、これは通常、ウェハ上に形成される当該チップ設計の複数のコピーを含む。フォトリソグラフィ・マスクは、エッチング又は他の処理を行うウェハ（及び／又はその上の層）の範囲を画定するのに用いられる

結果として得られた集積回路チップは、製造者により、裸のダイ（ｄｉｅ）として未処理ウェハの形態（即ち、多数のパッケージされていないチップを有する単一のウェハ）で、又はパッケージされた形態で配布することができる。後者の場合、チップは単一チップ・パッケージ（例えば、マザーボード又は他のより高レベルの担体に接続されたリード線を有するプラスチック・キャリア）内に又はマルチチップ・パッケージ（例えば、片面又は両面の相互接続、又は埋め込み相互接続を有するセラミック・キャリア）内に取り付けられる。何れの場合にもチップは次に、（ａ）マザーボードのような中間製品又は（ｂ）最終製品の部分として、他のチップ、別個の回路素子、及び／又は他の情報処理デバイスと統合される。最終製品は、玩具及び他の低価格用途から、ディスプレイ、キーボード又は他の入力デバイス、及び中央処理装置を有する高度なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品とすることができる。

本明細書で説明する方法は、集積回路チップの製造、又はオンチップ・プロセスの試験及びモニタリングに用いることができる。

本出願に含まれる図面において、類似の参照符号は同じ又は類似の要素を表す。初めに図１を参照すると、従来の位相ロック・ループ（ＰＬＬ）システム１０のブロック図が示され、このシステムには位相・周波数検出器（ＰＥＤ）１４、電荷ポンプ（ＣＰ）１６、ループ・フィルター（ＬＰＦ）１８、電圧制御発信器（ＶＣＯ）２０、分周器（ＤＩＶ）２２、及びロック検出器（ＬＤ）２４が含まれる。ＰＦＤ１４は、入力する基準クロックＦ_ＲＥＦの位相を、分周器（ＤＩＶ）２２の出力において与えられたフィードバック・クロック１２の位相と比較する。ＰＦＤ１４は、変動するパルス幅で論理出力を生成し、これが電荷ポンプ１６に供給される。電荷ポンプ１６は、誤差電圧を生成してＶＣＯ周波数を調整する。ＰＦＤ１４とＶＣＯ２０の間のループ・フィルター１８は、高周波ノイズを阻止し、他のループ・コンポーネントと共に全体のＰＬＬ挙動の特性を決定する。分周器２２は一般に、ＶＣＯ周波数Ｆ_ＯＵＴが基準クロック周波数Ｆ_ＲＥＦよりも高くなることを可能にするように用いられる。ロック検出器２４は、ＰＬＬロック状態を指示するようにＰＬＬ内に用いられることが多い。

図２を参照すると、本発明の原理による、瞬時位相誤差検出器（ＩＰＥＤ）１０２及びパターン分析器システム１０４を有するＰＬＬ１００のブロック図が例証的に示される。デジタル式プログラム可能なピーク瞬時位相誤差検出の境界又は閾値１０６を用いることにより、全デジタル式ＩＰＥＤ１０２は、複数閾値によるピーク位相誤差移動検出を可能にする。オンチップ又はオフチップに置くことができるパターン分析器ブロック内の後処理と組み合わせるとき、位相誤差計測値のシークエンスはジッター推定値に変換することができる。複数閾値（図３の点線１０８）は１つ又は複数のプログラム可能な遅延ラインを用いて供給することができる。

ＩＰＥＤ１０２は、各基準クロック・サイクルにおいて瞬時位相誤差検出器として機能する。瞬時位相誤差情報の蓄積はジッターに変換することができる。ＩＰＥＤ境界は、ＩＰＥＤ出力がロー（low）である場合の遅延ステップと、ＩＰＥＤ出力がハイ（high）である場合の遅延ステップの間の遷移を表す。ＩＰＥＤ閾値は、それを越えると瞬時静的位相誤差が出力１を生じることになる遅延である。ＩＰＥＤ遅延境界とＩＰＥＤ遅延閾値の間の違いは、ＩＰＥＤ閾値が参照される入力（例えば、ＩＰＥＤ出力がハイになるパルス幅内の実際のトリップ・ポイントである）であり、ＩＰＥＤ境界は参照される出力であることである。

ＩＰＥＤ１０２は、パルス幅変調に基づく位相誤差情報を含むＰＦＤの論理出力、ＵＰ及びＤＮを受け取るので、ＩＰＥＤ１０２は拡張時間デジタル変換器と考えることができる。パターン分析器１０４はＩＰＥＤ１０２が捕捉したデジタル出力を収集し、それの後処理は、後で説明するジッター・ヒストグラム、ロック検出、静的位相オフセットなどの有用なデータ解析結果をもたらす。

図４及び図５を参照すると、ＩＰＥＤ１０２の動作が例証的に描かれている。簡単のためにＩＰＥＤ１０２は、図４に示すように単一レベル検出を含む。ＩＰＥＤ１０２は、ＸＯＲゲート１２０、ＡＮＤゲート１２６、遅延ライン１２２、及びＤ型フリップフロップ（ＤＦＦ）ラッチ１２４を含む。ＸＯＲゲート１２０は、正味の（ネット）位相誤差情報を含むパルス（１）を生成し、そのパルス幅は基準クロックＦ_ＲＥＦとフィードバック・クロック１２の間の到達時間差の大きさである。この到達時間差は、図１及び図４にラベルされたＵＰ及びＤＮ信号の幅の差の大きさに反映され、ＸＯＲゲート１２０がこの差の大きさを捉えたパルス（１）を出力する。

再び図４を参照すると、パルス（１）は、制御信号ＣＴＲにより制御される遅延ライン１２２によって遅延させられ、遅延パルス（２）がＤＦＦラッチ１２４にデータ入力として供給される。ＤＦＦラッチ１２４のクロック入力（３）はＡＮＤゲート１２６により生成される。

正味の位相誤差を表す（１）のパルス幅に応じて、ＤＦＦ１２４の出力Ｐは図５に示すようにハイ（high）又はロー（low）となることができる。例えば、（１）のパルス幅が遅延ライン１２２により設定された遅延量（（２）参照）よりも大きい場合、ＤＦＦ１２４はハイに設定される（タイミング図内の第１の場合）。（１）のパルス幅が遅延ライン１２２により設定された遅延量よりも小さい場合には、ＤＦＦ１２４はローに設定される（タイミング図内の第２の場合）。即ち、遅延ライン１２２により与えられる遅延量は、位相誤差検出の閾値を設定する。従って、時間とともに変動する位相移動は、位相検出閾値が位相移動のＩＰＥＤ境界に近い場合に、検出することができる。複数のサンプルにわたるＩＰＥＤ境界の移動はＰＬＬのジッターの計測値又は推定値となる（図７参照）。遅延量がプログラム可能な遅延ライン１２２により又は複数の遅延ラインにより設定される場合、位相移動又は位相ジッターは、後処理（例えば、パターン分析器１０４）によってより高い信頼度で検出することができる。

図６及び図７を参照すると、８レベルの検出閾値によるＩＰＥＤ２００の実装の一例が例証的に示されている。この場合、８個の遅延ライン２０２がカスケード接続されて、各サンプリング時間に対して異なる検出レベルを設定して８個のデータ出力（Ｐ_１乃至Ｐ_８）を生成する。任意の数のレベルを用いることができることを理解されたい。図７に、レジスタにストアされた、５個の基準クロック周期（Ｔ_ＲＥＦ）に対するデータの例（円）を与える。暗円は、ハイのＩＰＥＤ出力（Ｐ_１−８）を表し、明円はローのＩＰＥＤ出力（Ｐ_１−８）を表す。図７に見られるように、各列内の暗円の数の変化は、５つの基準クロック周期にわたる位相移動（ΔＴ_ＲＥＦ）を表す。与えられたパターンをパターン分析器１０４で分析して、傾向を発見し、ジッターを計算し、そして、場合により、必要ならば適切な措置を講ずることができる。従って、ＩＰＥＤ２００の全体的な動作は、時間デジタル変換器（ＴＤＣ）又は可変検出閾値を有するデジタル・ロック検出器に類似のものである。ＩＰＥＤ境界は時間ステップ１１１に対してＰ_４とＰ_５の間に生じ、時間ステップ１１２に対してはＰ_５とＰ_６の間に生じるなどのことに注意されたい。

図８を参照すると、ＩＰＥＤデータ変動の遷移のみを検出するＩＰＥＤ３００の別の実施形態が示されている。２つの連続するラッチ１２４及び３０４の出力にＸＯＲゲート３０２を加えることにより、差分ジッター情報を得ることができる。このように、交流位相変動の周波数もまた後処理により検出することができる。

詳細な後処理法は、以下に説明するが、カウンタ又はアキュムレータを用いてジッター移動を計測し記録することを含むことができる。ＩＰＥＤ１０２、２００、３００により生成される全てのデータをストアすることは、大量のレジスタを必要とし、かなりの面積を消費する。全てのデータをストアする代わりに、データ変動の出現をカウントすることは、ハードウェア面積を節約すると共にジッター・ヒストグラム解析を可能にする。

図９を参照すると、例証的なシステム４００が、ＩＰＥＤ２００（図６）を用いてジッター・ヒストグラムを達成することの一例を示す。タイマー周期制御入力（ＴＧＥＮ）、及び、ここでは基準クロック（ＲＥＦＣＬＫ）で与えられるカウンタ・クロック入力を有するタイマー回路４０６によって設定される特定の時間の間、カウンタ４０４が活性化されて、図６に示す複数レベル閾値検出に基づいてＩＰＥＤ２００の出力の出現をカウントする。各々のカウンタ４０４は、瞬時位相誤差振幅に対する異なる閾値量と関連する。マルチプレクサ（ＭＵＸ）４０２は、ＩＰＥＤ出力（Ｐ）（図４及び図５に示す方法に基づく）又はＩＰＥＤ差分出力（Ｐ_ｄ）（図８に示すスキームに基づく）のいずれかを選択する（選択（ＳＥＬ）信号に従って）。ＩＰＥＤ出力及びＩＰＥＤ差分出力（位相角に対する）の各レベルをカウントすることにより、ジッター・ヒストグラム情報を取得することができる。直接又は未処理のＩＰＥＤ出力及び差分出力の組合せは、異なるカウンタ割当て又はこれらのタスク用の付加的カウンタの割当てを費やして、同時に供給し処理することができることに留意されたい。

複数レベル閾値を有するＩＰＥＤは既に静的位相情報を含むので、ＩＰＥＤは、図１０に示すように、ロック検出器及び／又は静的位相オフセット・モニターとして用いることができる。静的位相オフセットは基準クロックとフィードバック・クロックの到達時間の間の平均時間差である。これは一般に有符号の量である。「静的」部分はＤＣ位相オフセットを示す。非公式には静的位相オフセットは時間と共に実際に変化する可能性がある。静的位相オフセットは、比較的長時間にわたって計測された平均位相オフセットと考えることができる。

図１０を参照すると、本発明の原理により、回路５００はロック検出器及び静的位相オフセット・モニターとして用いることができる。アキュムレータ５０２により、長時間にわたってＩＰＥＤ出力の出現をカウントし蓄積することにより、ＩＰＥＤ境界値（例えば、ジッター振幅の尺度）の統計平均、即ち静的位相オフセット情報を取得することができる。オンチップ遅延変動は温度及びプロセス変動よりも顕著であるので、静的位相オフセットをピコ秒のような標準単位で定量化するためには、遅延回路の較正が必要になる。

ＩＰＥＤ出力は、ＩＰＥＤ＿ｒ及びＩＰＥＤ＿ｄ信号を含むことができる。ＩＰＥＤ＿ｒ及びＩＰＥＤ＿ｄは、それぞれＩＰＥＤの未処理出力及び差分出力である。従ってＩＰＥＤ＿ｒは、基準クロック・サイクル毎に一度出力ラッチによって捕捉された未処理の瞬時位相誤差に対応する。従ってＩＰＥＤ＿ｄは、連続した基準クロック・サイクル上で出力ラッチが捕捉した瞬時位相誤差の連続した計測値の間の差の絶対値に対応する（例えば、未処理（raw）出力の遷移検出器として機能する）。

図１１を参照すると、遅延ラインの遅延を計測し（従って較正し）、必要な場合には信号入力の付加的なセット、ＤＬＹ＿ＴＵＮＥ＜０：ｋ＞６１４、を用いて、遅延ラインを所望の周波数に設定することが可能な、例証的な回路６００が示されている。ＤＬＹ＿ＴＵＮＥ信号は、アナログ較正ループを用いてアナログ・レベルで交互に実施及び制御することができることに留意されたい。

各遅延素子の遅延を計測するために、較正される遅延回路と同じ種類の遅延回路６０６を用いたリング発信器６１８が形成される。遅延信号は、ＮＡＮＤゲート６０８により較正モード信号（ＣＡＬＭＯＤ、例えば、オン又はオフ）と論理的に結合されてリング発信器６１８の動作を可能にする。イネーブル・カウント信号（ＥＮ＿ＣＮＴ）がライン・イネーブル・カウンタ（ＬＥ＿ＣＮＴ）６０２を活性化し、基準クロック・サイクルをカウントして時間窓６１２を決定する。カウンタ６０４は時間窓６１２に従って動作可能にされる。カウンタ６０４を用いて、特定の時間窓６１２（例えば、ＮｘＴ_ＲＥＦ）内の、リング発信器６１８からの出力クロックの数がカウントされる。このようにして各遅延回路の遅延時間を推定することができる。

較正処理システム６１０はまた、プロセス、電源、及び温度変動による遅延量を調節して、遅延ラインが、そのような変化にも関わらず殆ど同じ値を供給できるようにすることができる。較正処理システム６１０はフィードバック信号を供給し、この信号が遅延素子内の絶対遅延を目標の絶対遅延値により厳密に一致するように調節することを可能にする。

較正処理システム６１０は、較正出力信号（ＣＡＬＯＵＴ）を受信して所与の遅延ラインが調整を必要とするかどうかを判断する。具体的に言えば、較正リング発信器の動作周波数を知ることにより、この発信器の有効パスに関連するＡＮＤゲートの遅延の影響を無視して、遅延素子のステージ毎の遅延を計算することができる。リングを無効化する代わりの手段が可能であることに留意されたい。この構成においてステージ毎の遅延はＩＰＥＤの検出感度閾値を表す。固定した絶対検出感度閾値を維持することが望ましい場合には、図１１に与えられたｄｅｌａｙ＿ｔｕｎｅ＜０：ｋ＞のような遅延制御信号を調節してプロセス、電源、及び／又は遅延素子変動に対する補償を可能にすることができる。

遅延ロック・ループ（ＤＬＬ）を用いた較正法と比較すると、図１１の手法は、一般に受動ループ・フィルター、位相検出器、及び電荷ポンプを用いるアナログ遅延ロック・ループを必要としないので、デジタル・システムにとってより好ましい。

最小のＩＰＥＤ閾値は遅延ラインの最小伝搬遅延で決定されるので、インバータのような固定単位ゲートを遅延素子として用いた微細分解能を有するＩＰＥＤを達成することは、用いるテクノロジーの固有速度に依存する。或いは、遅延素子のより微細なアナログ又はデジタル制御を実施することが、より高い分解能を可能にし得る。

図１２を参照すると、付加的な遅延ラインＤＬＹ２ ７０２を加えることによって、最小の検出可能な瞬時位相オフセットに下限を設定する、遅延ラインＤＬＹ１ １２２に関連する挿入遅延を、回路７００内で補償することができる。補助遅延ラインＤＬＹ２ ７０２の遅延量を制御することによって、より微細なＩＰＥＤ分解能を達成することができるが、これは、ＤＬＹ１ １２２に関連する最小の挿入遅延を補償する直接の作用、並びに、有効検出閾値を設定するのにバーニア技術の適用を可能にすることによる。

基準クロックを用いてＰＬＬの位相オフセット挙動をサンプリングするので、これまで説明したモニター・システムが適用される一次周波数範囲は、ＰＬＬ帯域幅周波数から基準クロック周波数までである。ＰＬＬ帯域幅周波数以下では、基準クロックのノイズがＰＬＬノイズ挙動を支配する可能性がある。基準クロックは説明したモニター・システム内の時間基準として機能するので、ループ帯域幅以下の入力基準クロック・ジッターが支配的なＰＬＬ出力ジッターは捕捉されないことになる。一方、基準クロック周波数を越える瞬時位相誤差（ジッターに関連する）もまた、説明したモニター・システムのサンプリング・レートが基準クロック周波数に限定されるので、検出されないことになる。

従って、これまで説明したＩＰＥＤシステムはＰＬＬ回路内の主に中期乃至長期ジッターの計測が可能である場合である。図１３は、本明細書で開示された原理が一般的にどのように短期ジッターの計測に拡張できるかを示す例証的な実施形態を示す。

図１３を参照すると、ＩＰＥＤ入力としてＩＰＥＤの出力を用いる代りに、入力クロックＣＬＫ及び遅延入力クロック８１０が位相検出器８０６の入力として用いられる。位相誤差信号（ＵＰ及びＤＮ）が次にＩＰＥＤ１０２（２００、３００など）に入力される。マルチプレクサ８０４及び選択信号ＳＥＬを用いて、異なる数の遅延ステージ８０２を選択することができ、異なるオフセット条件下のクロックの挙動を計測することができる。ＣＴＲ信号によるステージ８０２の異なる選択によって生成された出力の統計的計測及び処理に基づいて、サイクル・ツー・サイクルのジッターを後処理（例えば、パターン分析器を用いるなど）によって予測することができる。

位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測のためのシステム、装置及び方法の好ましい実施形態を説明（例証のためであり、限定することを意図したものではない）したので、当業者であれば上記の教示を考慮して修正及び変更を施すことができることが分かる。従って、添付の特許請求の範囲に概説される本発明の範囲及び趣旨の範囲内にある開示された特定の実施形態に変更を施すことができることを理解されたい。このように本発明の態様を特許法により要求されるように詳細且つ具体的に説明した上で、特許請求し、特許証で保護されることを望む事項を添付の特許請求の範囲に開示する。

１０：従来の位相ロック・ループ（ＰＬＬ）システム
１２：フィードバック・クロック
１４：位相・周波数検出器（ＰＦＤ）
１６：電荷ポンプ（ＣＰ）
１８：ループ・フィルター（ＬＰＦ）
２０：電圧制御発信器（ＶＣＯ）
２２：分周器（ＤＩＶ）
２４：ロック検出器（ＬＤ）
１００：位相ロック・ループ（ＰＬＬ）
１０２、２００、３００：瞬時位相誤差検出器（ＩＰＥＤ）
１０４：パターン分析器システム
１０６：閾値
１０８：点線（複数閾値）
１１１、１１２，１１３：時間ステップ
１２０、３０２：ＸＯＲゲート
１２２、２０２、７０２：遅延ライン
１２４，３０４：Ｄ型フリップフロップ（ＤＦＦ）ラッチ
１２６：ＡＮＤゲート
（１）、（２）：パルス
（３）：クロック入力
４００：システム
４０２、８０４：マルチプレクサ
４０４：カウンタ
４０６：タイマー回路
５００、６００、７００、８００：回路
５０２：アキュムレータ
６０２：ライン・イネーブル・カウンタ（ＬＥ＿ＣＮＴ）
６０４：カウンタ
６０６：遅延回路
６０８：ＮＡＮＤゲート
６１０：較正処理システム
６１２：時間窓
６１４：ＤＬＹ＿ＴＵＮＥ＜０：ｋ＞（信号入力の付加的なセット）
６１８：リング発信器
８０２：遅延ステージ
８０６：位相検出器
８１０：入力クロック

Claims (34)

1. 位相誤差信号を出力するように構成された位相・周波数検出器（１４）を含む位相ロック・ループＰＬＬ（１００）回路と、
   前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成された位相誤差モニター回路（１０２）と、
   前記瞬時位相誤差変化をストアするように構成された記憶素子（１２４）と
   を備える装置。
2. 瞬時位相誤差情報を決定してストアするように構成された複数のカスケード接続された遅延ライン（２０２）をさらに備える、請求項１に記載の装置。
3. 前記記憶素子（１２４、４０４、５０２）に結合され、前記瞬時位相誤差変化のパターンを決定してＰＬＬジッターを推定するためのパターン分析器（１０４）をさらに備える、請求項１に記載の装置。
4. 前記パターン分析器（１０４）は前記ＰＬＬのロック検出器（２４）によって動作可能にされる、請求項３に記載の装置。
5. 前記パターン分析器（１０４）はピーク位相誤差閾値を決定し、該ピーク位相誤差閾値は前記遅延時間を供給する遅延ラインを調節するのに用いられる、請求項３に記載の装置。
6. 前記基準クロックは前記位相誤差信号の論理的結合を含む、請求項１に記載の装置。
7. 前記位相誤差信号は排他的ＯＲゲート（１２０）により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン（１２２）によって供給される、請求項１に記載の装置。
8. 前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に第１の瞬時位相誤差変化信号が供給され、そうでない場合に第２の瞬時位相誤差変化信号が供給される、請求項１に記載の装置。
9. 前記記憶素子（１２４）に結合された少なくとも１つの付加的な記憶素子（３０４）であって、該記憶素子及び該少なくとも１つの付加的な記憶素子は前記基準クロックにより前記瞬時位相誤差変化を出力する、前記少なくとも１つの付加的な記憶素子と、
   前記記憶素子及び前記少なくとも１つの付加的な記憶素子の出力を論理的に結合して差分瞬時位相誤差信号を供給するように構成された論理ゲート（３０２）と
   をさらに備える、請求項１に記載の装置。
10. 基準クロック信号を遅延させて瞬時位相誤差検出のより微細な分解能をもたらすように構成されたプラグラム可能な遅延ライン（１２２）をさらに備える、請求項１に記載の装置。
11. 位相誤差信号を出力するように構成された位相・周波数検出器（１４）を含む位相ロック・ループＰＬＬ（１００）回路と、
    瞬時ピーク位相誤差を決定するように構成された位相誤差モニター回路（１０２）であって、
    前記位相誤差信号を論理的に結合して第１の出力信号を供給するように構成された排他的ＯＲゲート（１２０）と、
    前記出力信号の瞬時位相誤差変化を各基準クロック・サイクルにおいて計測するための閾値として、前記第１の出力信号に遅延時間を与えるように構成されたプログラム可能な遅延ライン（１２２）と、
    前記瞬時位相誤差変化をストアするように構成された記憶素子（１２４）と
    を含む前記位相誤差モニター回路（１０２）と
    を備える装置。
12. 瞬時位相誤差変化情報を決定してストアするように構成された複数のカスケード接続された遅延ライン（２０２）をさらに備える、請求項１１に記載の装置。
13. 前記記憶素子（１２４）に結合され、前記瞬時位相誤差変化の情報のパターンを決定するためのパターン分析器（１０４）をさらに備える、請求項１１に記載の装置。
14. 前記パターン分析器（１０４）は前記ＰＬＬのロック検出器（２４）によって動作可能にされる、請求項１３に記載の装置。
15. 前記パターン分析器（１０４）はピーク位相誤差閾値を決定し、該ピーク位相誤差閾値は前記遅延時間を供給する前記遅延ラインを調節するのに用いられる、請求項１３に記載の装置。
16. 前記基準クロックは前記位相誤差信号の論理的結合を含む、請求項１１に記載の装置。
17. 前記第１の出力信号のパルス幅が、各基準クロック・サイクルにおいて前記遅延時間を越えた場合に第１の瞬時位相誤差変化信号が供給され、そうでない場合に第２の瞬時位相誤差変化信号が供給される、請求項１１に記載の装置。
18. 前記記憶素子（１２４）に結合された少なくとも１つの付加的な記憶素子（３０４）であって、該記憶素子及び該少なくとも１つの付加的な記憶素子は前記基準クロックにより瞬時位相誤差変化信号を出力する、前記少なくとも１つの付加的な記憶素子と、
    前記記憶素子及び前記少なくとも１つの付加的な記憶素子の出力を論理的に結合して差分瞬時位相誤差信号を供給するように構成された論理ゲート（３０２）と
    をさらに備える、請求項１１に記載の装置。
19. 基準クロック信号を遅延させて瞬時位相誤差検出のより微細な分解能をもたらすように構成されたプラグラム可能な遅延ライン（１２２）をさらに備える、請求項１１に記載の装置。
20. 位相誤差信号を出力するように構成された位相・周波数検出器（１４）を含む位相ロック・ループＰＬＬ（１００）回路と、
    前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して、差分信号及び未処理信号を含む瞬時位相誤差変化を決定することにより、ピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路（２００、３００）と、
    前記差分信号及び前記未処理信号を入力として受信し、そのうちの１つを選択するように構成されたマルチプレクサ（４０２）と、
    前記マルチプレクサの出力に結合され、時間窓に関連する瞬時位相誤差変化のカウントを蓄積するアキュムレータ（５０２）と
    を備える装置。
21. 前記アキュムレータに結合され、前記瞬時位相誤差変化の情報のパターンを決定してロック検出をもたらすパターン分析器（１０４）をさらに備える、請求項２０に記載の装置。
22. 前記アキュムレータに結合され、前記瞬時位相誤差変化の情報のパターンを決定して静的位相オフセット・モニタリングをもたらすパターン分析器（１０４）をさらに備える、請求項２０に記載の装置。
23. 前記基準クロックに基づいてタイミング窓を画定するタイマー（４０６）をさらに備える、請求項２２に記載の装置。
24. 前記位相誤差信号は排他的ＯＲゲート（１２０）により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン（１２２）によって供給される、請求項２０に記載の装置。
25. 前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に第１の瞬時位相誤差変化信号が供給され、そうでない場合に第２の瞬時位相誤差変化信号が供給される、請求項２０に記載の装置。
26. 位相誤差信号を出力するように構成された位相・周波数検出器（１４）を含む位相ロック・ループＰＬＬ（１００）回路と、
    前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して、第１の信号及び差分信号を含む瞬時位相誤差変化を決定することによってピーク瞬時位相誤差を決定するように構成された位相誤差モニター回路（２００、３００）と、
    前記第１の信号及び前記差分信号を入力として受信し、そのうちの１つを選択するように構成されたマルチプレクサ（４０２）と、
    前記マルチプレクサの出力に結合され、複数の瞬時位相誤差閾値に関連する瞬時位相誤差変化カウントを、位相誤差振幅及び時間が与えられてジッター・ヒストグラムが作成されるように、蓄積するための複数のカウンタ（４０４）と
    を備える装置。
27. 前記基準クロックに基づいて、前記カウンタに対するタイミング窓を画定するタイマー（４０６）をさらに備える、請求項２６に記載の装置。
28. 前記位相誤差信号は排他的ＯＲゲート（１２０）により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン（１２２）によって供給される、請求項２６に記載の装置。
29. 前記第１の信号は、前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に供給される第１の瞬時位相誤差変化信号を含み、そうでない場合に第２の瞬時位相誤差変化信号が供給される、請求項２６に記載の装置。
30. 前記位相誤差モニター回路は、互いに結合された少なくとも２つの記憶素子（１２４、３０４）を含み、該少なくとも２つの記憶素子の各々は前記基準クロックによって瞬時位相誤差変化信号を出力し、
    論理ゲート（３０２）が、前記少なくとも２つの記憶素子の出力を論理的に結合して差分信号を供給するように構成される、
    請求項２６に記載の装置。
31. 短期ジッター計測のための装置であって、
    クロック信号に対する異なる遅延量の選択を可能にして、ジッター移動の調節可能な短期計測のための遅延クロック信号を供給するように構成された、複数のプログラム可能な遅延ステージ（８０２）と、
    前記クロック信号及び前記遅延クロック信号を入力として含み、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相検出器（８０６）と、
    前記位相誤差信号を論理的に結合し、該論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプラグラム可能な遅延時間と比較して瞬時位相誤差変化を決定することによりピーク瞬時位相誤差変化を決定するように構成された位相誤差モニター回路（１０２、２００、３００）と
    を備える装置。
32. サイクル・ツー・サイクルのジッターが、遅延ステージの異なる選択の統計的計測値を用いて予測される、請求項３１に記載の装置。
33. 前記位相誤差信号は排他的ＯＲゲート（１２０）により論理的に結合され、前記プログラム可能な遅延時間は遅延ライン（１２２）によって供給される、請求項３１に記載の装置。
34. 前記論理的に結合された位相誤差信号の前記パルス幅が、各基準クロック・サイクルにおいて前記プログラム可能な遅延時間を越えた場合に第１の瞬時位相誤差変化信号が供給され、そうでない場合に第２の瞬時位相誤差変化信号が供給される、請求項３１に記載の装置。

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