CN102073007B - 用于检测轻错误的系统和方法 - Google Patents

Abstract

本发明提供了用于检测集成电路中的轻错误的系统和方法。电路包括具有第一信号输入端和第二信号输入端的组合逻辑块以及连接至组合逻辑块的输出端的锁存器。当由第一信号输入端提供的第一信号或由第二信号输入端提供的第二信号中的仅一个为逻辑高值时，组合逻辑块产生脉冲，并且如果该脉冲具有大于第二阈值的脉冲宽度，则锁存器捕获该脉冲。该脉冲具有基于第一信号上的第一信号转变和第二信号上的第二信号转变之间的定时差的脉冲宽度，如果定时差大于第一阈值，则组合逻辑块产生该脉冲，并且组合逻辑块利用平衡输入进行操作。

Description

用于检测轻错误的系统和方法

本申请要求于2009年11月25日提交的标题为“System and Method forDetecting Soft-Fails”的美国临时专利申请第61/264,515号的优先权，其全部内容结合于此作为参考。

技术领域

本发明总体上涉及集成电路，更具体地，涉及用于检测集成电路中的轻错误的系统和方法。

背景技术

通常，在集成电路中，轻错误(或软故障，Soft-Fails)可以被描述为电子连接中的小缺陷。电子连接中的缺陷可能导致通过电子连接的电阻的增加。典型地，缺陷可以导致电阻增加到没有缺陷的电子连接的电阻的几倍到几千倍。

电子连接的电阻增加会给包含电子连接的信号传播路径引入附加延迟。图1a示出了两个电子信号路径，第一路径105标为“NORMAL”，第二路径110标为“HI-R”。这两个电子信号路径均连接至标为“IN”的信号输入端。第一路径105和第二路径110都包括两个信号通路，第二路径110的两个通路中的一个是有缺陷的(示为划叉)。第二路径110中的缺陷通路可以具有比所示其他通路更高的电阻。

图1b示出了三个信号轨迹，第一轨迹155表示输入信号，第二轨迹160表示在第一路径105的输出处测量的电子信号，第三轨迹165表示在第二路径110的输出处测量的电子信号。第二轨迹160和第三轨迹165均源于从低电位转变为高电位的输入信号(第一轨迹155)。

由于信号通路的固有电阻，通过第一路径105传播的电信号将显示出小传播延迟。然而，该传播延迟是可以忽略的。通过第一路径105传播的输入信号的上升时间(示为间隔175)可以基本等于输入信号的上升时间(示为间隔170)。

然而，由于由缺陷通路所引起的第二路径110的电阻的显著增加，通过第二路径110传播的输入信息的上升时间(示为间隔180)可以远远大于输入信号的上升时间(示为间隔170)。间隔180的持续时间可以是由缺陷通路所引起的电阻增加的函数，电阻的较大增加导致间隔180的较长持续时间。

我们可能很难使用标准电路测试技术来检测到由轻错误所引起的传播延迟的增加。此外，可检测的轻错误是大幅度增加电阻的轻错误，即，不能够检测到仅在一定程度上增加电阻数百倍的轻错误。

图2示出了由轻错误所引起的传播延迟分布的数据曲线图。如图2所示，增加了小于1ns的传播延迟可以被认为处于标准制造公差内且可以接受，而增加大于3s的传播延迟可以通过标准电路测试技术来检测到。然而，相对少数量的轻错误会导致增加3ns以上的传播延迟。

增加1ns和3ns之间的引起传播延迟的轻错误可以占据大量的轻错误。然而，标准电路测试技术不能够检测到增加1ns和3ns之间的轻错误。因此，需要能够检测小传播延迟增加的电路测试技术。

发明内容

通过用于检测集成电路中的轻错误的系统和方法的实施例，解决或避开了这些和其他问题并基本实现了技术优点。

根据一个实施例，提供了一种电路。该电路包括具有第一信号输入端和第二信号输入端的组合逻辑块以及连接至组合逻辑块的输出端的锁存器。当由第一信号输入端提供的第一信号或由第二信号输入端提供的第二信号中的仅一个为逻辑高值时，组合逻辑块产生脉冲，并且如果该脉冲具有大于第二阈值的脉冲宽度，则锁存器捕获该脉冲。该脉冲具有基于第一信号上的第一信号转变(transition)和第二信号上的第二信号转变之间的定时差(timing difference)的脉冲宽度，如果定时差大于第一阈值，则组合逻辑块产生该脉冲，并且组合逻辑块利用平衡输入进行操作。

根据另一实施例，提供了一种集成电路测试系统。该集成电路测试系统包括将被测试是否存在轻错误的集成电路、控制集成电路的测试以检测是否存在轻错误的测试控制器、以及连接在集成电路和测试控制器之间的测试模块。测试模块向集成电路输入测试信号，并输出来自集成电路的对应于测试信号的信号。测试模块包括具有连接至集成电路的第一信号输入端和第二信号输入端的组合逻辑块以及连接至组合逻辑块的输入端的锁存器。只有当由第一信号输入端提供的第一信号和由第二信号输入端提供的第二信号的值不同时，组合逻辑块才产生脉冲，并且如果逻辑高脉冲具有大于第二阈值的脉冲宽度，则锁存器捕获逻辑高脉冲。该脉冲具有基于第一信号上的第一信号转变和第二信号上的第二信号转变之间的定时差的脉冲宽度，如果定时差大于第一阈值，则组合逻辑块产生该脉冲，并且组合逻辑块利用平衡输入进行操作。

其中，测试模块还包括：测试信号生成单元，连接至测试控制器和集成电路，测试信号生成单元被配置为生成被输入至集成电路的测试信号；以及数据捕获单元，连接至集成电路，数据捕获单元被配置为存储来自集成电路的对应于测试信号的信号。

其中，测试控制器被进一步配置为通过检查存储在锁存器中的值来确定在集成电路中是否存在轻错误。

其中，当值等于逻辑高值时，集成电路有故障。

其中，集成电路具有预定传播延迟，以及其中，集成电路测试系统还包括连接至组合逻辑块的第二信号输入端的基准电路，基准电路被配置为具有基本等于预定传播延迟的第二传播延迟，其中，当集成电路具有轻错误时，集成电路的实际传播延迟大于预定传播延迟。

其中，基准电路和集成电路在一个基板上。

其中，基准电路和集成电路在不同基板上。

其中，测试模块还包括：第一可扫描触发器，连接至测试电路的输入端和基准电路的输入端，第一可扫描触发器被配置为扫描输入测试信号到测试电路的输入端和基准电路的输入端；以及第二可扫描触发器，连接至锁存器的输出端，第二可扫描触发器被配置为扫描输出在测试电路中是否存在轻错误的指示。

根据另一实施例，提供了一种用于测试集成电路的方法。该方法包括：向测试电路和基准电路提供测试信号；生成脉冲，该脉冲具有基于响应于测试信号的测试电路的第一输出和响应于测试信号的基准电路的第二输出之间的定时差的脉冲宽度；以及基于该脉冲宽度的持续时间来确定测试电路中是否存在故障。

其中，生成脉冲包括：响应于确定第一输出和第二输出具有不同逻辑值来生成脉冲。

其中，确定是否存在故障包括：响应于确定脉冲宽度大于阈值，确定测试电路具有至少一个故障；以及响应于确定脉冲宽度小于阈值，确定测试电路不具有故障。

其中，故障为轻错误。

实施例的优点在于，通过简单、纯粹的数字电路可以检测到传播延迟增加非常小量的轻错误，即，小电子连接缺陷。数字操作还使得容易转换为数字数据，能够进行轻错误的快速检测。

实施例的又一优点在于，简单的测试电路是灵活的，并且使得实施测试下的不同设备的不同布局更容易。

实施例的另一优点在于，可以使用允许确定缺陷位置的诊断检测器。

前面概述了本发明的特征和技术优点，以使得更加容易理解实施例的详细描述。下文将描述实施例的附加特征和优点，其形成本发明权利要求的主题。本领域的技术人员应该理解，所公开的概念性和具体实施例可以被容易得用作修改或设计用于执行本发明的相同目的的其他结果或处理的基础。本领域的技术人员还应该意识到，这种等效构造并不偏离在所附权利要求中阐述的本发明的精神和范围。

附图说明

为了更完整地理解实施例及其优点，现在结合附图进行以下描述，其中：

图1a是两个电子信号路径的示图；

图1b是三个信号轨迹的示图；

图2是由于轻错误而引起的传播延迟增加的分布的数据曲线图；

图3是集成电路测试系统的示图；

图4是用于测试集成电路测试系统中的集成电路的电路的测试电路结构的示图；

图5a是第一电路的示图；

图5b是第二电路的示图；

图6a是表示脉冲比较单元的输入的两个轨迹(第一和第二轨迹)的示图；

图6b是表示第一电路的输出的第三轨迹的示图；

图6c是表示第二电路的输出的第七轨迹的示图；

图7a是表示脉冲比较单元的输入的两个轨迹(第四和第五轨迹)的示图；

图7b是表示第一电路的输出的第六轨迹的示图；

图7c是表示第二电路的输出的第八轨迹的示图；

图8a是第一测试结构的示图；

图8b是第二测试结构的示图；

图8c是第三测试结构的示图；

图9a是第四测试结构的示图；

图9b是第五测试结构的示图；

图10是对于六种第二电路类型的每一种的最小检测电阻的数据曲线图；

图11a是确定电路中是否存在轻错误的高等级操作的流程图；以及

图11b是确定电路中是否存在轻错误的详细操作的流程图。

具体实施方式

下面详细讨论实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种特定环境中具体化的可应用发明概念。所讨论的具体实施例仅仅示出了制造和使用本发明的特定方式，并不用于限制本发明的范围。

在特定环境中，即包含形成在基板上的各种电路的集成电路中描述这些实施例。然而，这些实施例还可以应用于多芯片模块、三维堆叠多芯片模块、芯片上系统等等。

目前已经提出了许多技术来检测轻错误，包括关键路径上的转变测试，快速扫描测试等，检测信号转变定时中的变化。然而，通过这些技术，通常检测不到增加大约3ps以下的传播延迟，尽管传播延迟的3ps增加会导致电阻增加大约500倍。此外，通过以1GHz以上的频率工作的电路，3ps可能感测不到成比例的电路路径延迟时间。

此外，快速扫描测试的性能可以依赖于被测试的电路的时钟频率。例如，对于以800MHz工作的电路，快速扫描测试能够检测100％的导致电阻增加普通通路电阻的21000倍的轻错误，而对于以200MHz工作的电路，快速扫描测试能够检测100％的导致电阻增加普通通路电阻的84000倍的轻错误。

可用于检测轻错误的可选技术涉及使用晶片验收测试(WAT，waferacceptance testing)测试设备的直接测量。然而，由于需要高分辨率和高精度测试器，WAT测试设备通常是高成本且低产出。此外，难以收集足够的测量结果。

图3示出了集成电路测试系统300。集成电路测试系统300可用于测试集成电路305中是否存在轻错误。被测试的集成电路305可以为包含多个集成电路的晶片、管芯、封装管芯、多芯片模块、三维堆叠多芯片模块、芯片上系统等的形式。通常，集成电路305可以为任何特定状态或形式，并且可以在给定使用适当适配器或模块的集成电路测试系统300中进行测试。

可通过测试控制器310来控制集成电路305的测试，测试控制器310可以是具有测试软件和硬件的计算机系统以利于集成电路305的测试。例如，测试控制器310可包括生成测试信号和矢量的软件以及可用于分析测试结果以确定集成电路305是否有故障的分析软件。如果集成电路305有故障，则分析软件能够确定集成电路305的哪个部分有故障、故障类型、故障位置等。测试控制器310还可以具有用于存储测试矢量、测试软件和测试结果的存储器。

测试模块315可用作集成电路305和测试控制器310之间的接口。测试模块315可包括用于在对集成电路305进行测试时将集成电路305保持在适当位置的固定设备。测试模块315还可以包括测试探针320，其使得电信号被输入至集成电路305并从集成电路305中输出。测试探针320还用于提供电能给集成电路305。

测试模块315还包括测试信号生成单元322。测试信号生成单元322可用于生成将被用于测试集成电路305的测试信号。例如，测试信号生成单元322可接收来自测试控制器310的测试信号和/或测试矢量的描述，并且测试信号生成单元322可以根据测试信号和/或测试矢量的描述生成实际测试信号。

测试模块315还可以包括数据捕获单元324。数据捕获单元324可用于响应于提供给集成电路305的测试信号和/或测试矢量来捕获来自集成电路305的输出。数据捕获单元324可以将来自集成电路305的输出存储在其自身的机载存储器中，或者数据捕获单元324可以缓存来自集成电路305的输出，同时输出被提供给测试控制器310用于处理和/或存储。

在可选实施例中，测试信号生成单元322和/或数据捕获单元324可以是测试控制器310的一部分，而不是测试模块315的一部分。在这种实施例中，测试模块315可以主要用作测试控制器310和集成电路305之间的接口。

图4示出了用于测试集成电路测试系统中集成电路的电路的测试电路结构400。测试电路结构400可用于测试测试电路405是否存在轻错误。测试电路405可统称为被测设备(DUT)。测试电路405可以是诸如集成电路305的集成电路的一部分。

为了测试是否存在轻错误，测试电路405可以与基准电路410进行比较。基准电路410可以与测试电路405相同或基本相同。可选地，基准电路410的传播延迟可以被设计为等于(或基本等于)测试电路405的预定传播延迟。

测试电路405和基准电路410可以是集成电路的一部分。例如，测试电路405和基准电路410可以在集成电路上彼此相邻构建。可选地，测试电路405可以是被测试的集成电路的一部分，而基准电路410可以是用于测试正在被测试的集成电路的不同集成电路的一部分。

测试电路结构400还包括可扫描触发器415和416。可扫描触发器415和416可以放置在测试电路405和基准电路410的输入端和输出端处。所使用的可扫描触发器允许测试信号的扫描输入和输出信号的扫描输出。可扫描触发器可以是包括测试电路405的集成电路的一部分。可选地，可扫描触发器可以是诸如测试模块315的测试模块的一部分。

在测试电路405和基准电路410的输出端以及可扫描触发器416之间，可以为脉冲比较单元420。脉冲比较单元420可将测试电路405和基准电路410的输出作为输入。根据该输入，脉冲比较单元420可基于两个输入之间的相对定时产生输出信号。例如，如果测试电路405和基准电路410的输出均由于提供给它们各自输入的输入信号而具有上升沿，则脉冲比较单元420可产生一脉冲，该脉冲具有作为测试电路405和基准电路410的输出中的上升沿中的任何定时差的函数的脉冲宽度。

优选地，脉冲比较单元420可以根据具有充分响应时间的组合逻辑来创建以测量测试电路405和基准电路410的输出之间的小定时差(例如，相当于皮秒的级别)。此外，脉冲比较单元420可具有平衡输入，使得在其输入中存在的定时差可以产生相同的输出信号，与哪个输入靠前或者靠后无关。

脉冲比较单元420可以为包含测试电路405的集成电路的一部分。可选地，脉冲比较单元420可以是用于提供包含测试电路405的集成电路与诸如测试控制器310的测试控制器的接口的测试模块315的一部分。

在脉冲比较单元420的输出与可扫描触发器416之间，可以为脉冲锁存器425。脉冲锁存器425可被设计为捕获脉冲比较单元420的输出上的脉冲，并保持该值直到可扫描触发器416可存储该值为止。脉冲锁存器425可被设计为仅在脉冲超过期望持续时间时捕获脉冲比较单元420的输出上的脉冲。例如，如果脉冲比较单元420的输出上的脉冲比期望持续时间短，则脉冲锁存器425不捕获该脉冲，因为短脉冲持续时间可以指示在制造容限内的传播延迟改变。可扫描触发器416可以捕获脉冲锁存器425的输出，以使得对输出信号进行扫描输出，用于由集成电路测试系统进行处理。

图5a示出了第一电路500。第一电路500可以为脉冲比较单元420的逻辑实现。如图5a所示，第一电路500可以为逻辑异或(X-OR)门。如果两个输入端的信号不同，则X-OR门可以在其输出端产生逻辑高值。而如果其两个输入端的信号相同，则X-OR门可以在其输出端产生逻辑低值。第一电路500的输入(在图5a中标为A和B)可以为测试电路405和基准电路410的输出。第一电路500的输出可以被提供给脉冲锁存器425。

图6a示出了表示脉冲比较单元的输入的两个轨迹。第一轨迹605表示脉冲比较单元(诸如脉冲比较单元420)的第一输入(例如，输入A)，第二轨迹610表示脉冲比较单元420的第二输入(例如，输入B)。如图6a所示，第二输入比第一输入滞后间隔615的量。

图6b示出了表示第一电路500的输出的第三轨迹630。第三轨迹630开始于逻辑低值，这时第一轨迹605和第二轨迹610均相同(逻辑低值)，然后第一轨迹605转变为逻辑高值且第二轨迹610保持为逻辑低值，第三轨迹630转变为逻辑高值。最后，随着第二轨迹610转变为逻辑高值，且第一轨迹605和第二轨迹610达到相同的逻辑高值，第三轨迹630转变回逻辑低值。

图7a示出了表示脉冲比较单元的输入的两个轨迹。第四轨迹705表示脉冲比较单元(诸如脉冲比较单元420)的第一输入(例如，输入A)，第五轨迹710表示脉冲比较单元420的第二输入(例如，输入B)。如图7a所示，第二输入比第一输入领先间隔715的量。

图7b示出了表示第一电路500的输出的第六轨迹730。第六轨迹730开始于逻辑低值，这时第五轨迹710和第四轨迹705均相同(逻辑低值)，然后第五轨迹710转变为逻辑高值且第四轨迹705保持为逻辑低值，第六轨迹730转变为逻辑高值。最后，随着第四轨迹705转变为逻辑高值，且第四轨迹705和第五轨迹710达到相同的逻辑高值，第六轨迹730转变回逻辑低值。

然而，由于第一电路500(逻辑X-OR门)的不平衡设计，第三轨迹630和第六轨迹730的脉冲宽度可能不对称。根据第一电路500的设计，其输出的脉冲宽度可根据其两个输入(输入A或输出B)的哪个靠前或靠后而不同。如图6b和图7b所示，对于第一电路500的给定设计，第三轨迹630的脉冲宽度会远远宽于第六轨迹730的脉冲宽度，即使其两个输入之间的靠前或靠后间隔(在图6a和图7a中分别示出为间隔615和715)基本相同。

图5b示出了第二电路550。第二电路550可以为具有平衡输入的脉冲比较单元420的逻辑实现。如果两个输入的信号不通，则第二电路550可以在其输出处产生逻辑高值，而如果其两个输入处的信号相同，则第二电路550可在其输出处产生逻辑低值。第二电路550的输入(在图5b中标为A和B)可以为测试电路405和基准电路410的输出。第二电路550的输出可以被提供给脉冲锁存器425。

第二电路550可以为逻辑X-OR门的平衡输入实现。作为平衡输入逻辑X-OR门，第二电路550可以产生脉冲宽度基本相同的输出脉冲，而与这两个输入的哪一个靠前或靠后无关。

第二电路550的两个输入可以是对称的，以帮助确保平衡输入操作。第二电路550的输入A包括第一缓冲器555、第一反相缓冲器560以及第一逻辑AND门565。第一缓冲器555和第一反相缓冲器560可用于向输入A处的信号给予小延迟。类似地，第二电路550的输入B包括第二缓冲器556、第二反相缓冲器561以及第二逻辑AND门566。缓冲器和反相缓冲器的数量可以取决于给予输入A和输出B处的信号的延迟量。

第一逻辑AND门565和第二逻辑AND门566可以为交叉耦合，输入B处的信号被提供给第一逻辑AND门565的第二输入端，输入A处的信号被提供给第二逻辑AND门566的第二输入端。第一逻辑AND门565和第二逻辑AND门566的交叉耦合输入帮助确保平衡输入操作。

第一逻辑AND门565和第二逻辑AND门566的输出可以被提供给逻辑OR门570，其可以组合其输入处的两个信号，以提供脉冲比较单元420的输出。

图6c使出了表示第二电路550的输出的第七轨迹650。第七轨迹650开始于逻辑低值，这时第一轨迹605和第二轨迹610均相同(逻辑低值)，然后第一轨迹605转变为逻辑高值且第二轨迹610保持为逻辑低值，第七轨迹650转变为逻辑高值。最后，随着第二轨迹610转变为逻辑高值，且第一轨迹605和第二轨迹610达到相同的逻辑高值，第七轨迹650转变回逻辑低值。

图7c示出了表示第二电路550的输出的第八轨迹750。第八轨迹750开始于逻辑低值，这时第五轨迹710和第四轨迹705均相同(逻辑低值)，然后第五轨迹710转变为逻辑高值且第四轨迹705保持为逻辑低值，第八轨迹750转变为逻辑高值。最后，随着第四轨迹705转变为逻辑高值，且第四轨迹705和第五轨迹710达到相同的逻辑高值，第八轨迹750转变回逻辑低值。

由于第二电路550的平衡输入，如图6c所示的第七轨迹650的脉冲宽度和如图7c所示的第八轨迹750的脉冲宽度基本相同，这可以使得无论哪个输入信号靠前或靠后，都可以进行集成电路测试系统的适当操作。

图8a示出了第一测试结构800。第一测试结构800测试第一测试电路805和第一基准电路806。如图8a所示，第一测试电路805和第一基准电路806是基本相同的电路。第一轨迹810示出了来自第一测试电路805和第一基准电路806的输出的脉冲比较单元420的输出。由于第一测试电路805和第一基准电路806，脉冲比较单元420的输出(第一轨迹810)可以为短持续时间的脉冲，持续时间足够短以至于不能被脉冲锁存器425锁存。脉冲锁存器425的输出(第一输出轨迹815)可以被可扫描触发器416捕获。

图8b示出了第二测试结构820。第二测试结构820测试第二测试电路825和第二基准电路826。如图8b所示，第二测试电路825包含轻错误(示为划叉通路)。第二基准电路826基本等同于第二测试电路825，但不具有轻错误。第二轨迹830示出了来自第二测试电路825和第二基准电路826的输出的脉冲比较单元420的输出。由于第二测试电路825具有轻错误而第二基准电路826不具有轻错误，所以脉冲比较单元420的输出(第二轨迹830)可以为长持续时间的脉冲，其具有充分长的持续时间使得其可以被脉冲锁存器425锁存。脉冲锁存器425的输出(第二输出轨迹835)可以被可扫描触发器416捕获。脉冲锁存器425(和可扫描触发器416)的高输出表明在第二测试电路825中至少存在一个轻错误。

图8c示出了第三测试结构840。第三测试结构840测试第三测试电路845和第三基准电路846。如图8c所示，第三测试电路845基本与第一测试电路805相同。第三基准电路846不包含电路，并且仅仅为电导体。第三轨迹850示出了来自第三测试电路845和第三基准电路846的输出的脉冲比较单元420的输出。虽然第三测试电路845具有电路而第三基准电路846没有电路，因此第三测试电路845可以对其输入处的信号给予可测量的传播延迟而第三基准电路846不会如此，但脉冲比较单元420的输出(第三轨迹850)保持短持续时间的脉冲，持续时间足够短以至于不能被脉冲锁存器425锁存。脉冲锁存器425的输出(第三输出轨迹855)可以被可扫描触发器416捕获。脉冲比较单元420的平衡输入操作确保具有非常大传播延迟差的输入不表明在第三测试电路845中存在轻错误。

图9a示出了第四测试结构900。第四测试结构900包括：基准电路，具有12欧姆电阻(信号通路的预定电阻)的电阻器905；以及测试电路，具有3k欧姆电阻(表明轻错误比普通通路大大约180倍的电阻差)的电阻器906。第一轨迹910和第二轨迹911分别示出了基准电路和测试电路的输出处的信号。基准电路和测试电路之间的差仅为电阻器905和906的电阻，相应地，第二轨迹911比第一轨迹910滞后大约3.59ps。

第三轨迹915示出了脉冲比较单元420的输出处的信号。第三轨迹915示出具有第一轨迹910和第二轨迹911所示的脉冲，脉冲比较单元420产生具有13.50ps脉冲宽度的脉冲。第四轨迹920示出了脉冲锁存器425的输出处的信号。由于第三轨迹915所示脉冲的脉冲宽度的持续时间不够长，所以脉冲锁存器不能够捕获第三轨迹915中的变化。因此，第四轨迹920保持逻辑低值，并且没有检测到导致电阻变化大约180倍的轻错误。

图9b示出了第五测试结构950。第五测试结构950包括：基准电路，具有12欧姆电阻(信号通路的预定电阻)的电阻器955；以及测试电路，具有3.1k欧姆电阻(表明轻错误比普通通路大大约187倍的电阻差)的电阻器956。第五轨迹960和第六轨迹961分别示出了基准电路和测试电路的输出处的信号。基准电路和测试电路之间的差仅为电阻器955和956的电阻，相应地，第六轨迹961比第五轨迹960滞后大约3.60ps。

第七轨迹965示出了脉冲比较单元420的输出处的信号。第七轨迹965示出具有第五轨迹960和第六轨迹961所示的脉冲，脉冲比较单元420产生具有13.53ps脉冲宽度的脉冲。第八轨迹970示出了脉冲锁存器425的输出处的信号。由于第三轨迹915所示脉冲的脉冲宽度的持续时间足够长，所以脉冲锁存器能够捕获第七轨迹965中的变化，并转换为逻辑高电平。因此，检测到了导致电阻变化大约187倍的轻错误。

实现为第二电路550的脉冲比较单元420的轻错误检测能力可以根据组成第二电路550的逻辑门的驱动能力而变化。不考虑逻辑OR门570，第二电路550包括逻辑AND门、反相器和缓冲器。执行具有不同驱动能力的逻辑AND门、反相器和缓冲器的第二电路550的分析，以确定可通过实现为用于不同的工艺角(process corner)的第二电路550的脉冲比较单元420检测的最小电阻改变。

分析利用具有200个串联通路(其中，一般通路电阻为8欧姆)的基准电路和测试电路。评估具有从D0(最小)到D4(最大)的各种驱动能力的逻辑AND门、反相器和缓冲器。评估总共六种第二电路550的类型(类型A至F)。例如，第二电路550类型A具有均含D2驱动能力的逻辑AND门、反相器和缓冲器，而第二电路550类型B具有含D2驱动能力的逻辑AND门和反相器以及含D1驱动能力的缓冲器。

评估的工艺角包括：FF-FAST(快速)PMOS晶体管和FAST NMOS晶体管；FS-FAST PMOS晶体管和SLOW(缓慢)NMOS晶体管；TT-TYPICAL(普通)PMOS晶体管和TYPICAL NMOS晶体管；SF-SLOWPMOS晶体管和FAST NMOS晶体管；以及SS-SLOW PMOS晶体管和SLOW NMOS晶体管。

表1和表2提供了结果的总结，表1总结了具有第一驱动能力的缓冲器的结果，表2总结了具有第二驱动能力的缓冲器的结果。表1和表2的列“工艺角(K欧姆)”中的项目表示，对于第二电路550的部件的给定驱动能力(可从D0(小)到D4(大))以及对于给定的工艺角(FF、FS、TT、SF或SS)，第二电路550能够检测到将通路的电阻改变为所列电阻的轻错误。例如，对于类型A的第二电路550(均具有驱动能力D2的逻辑AND门、反相器和缓冲器)和FF工艺角，可以检测到具有8.5K欧姆的增加电阻的轻错误。

表1和表2的列“工艺角(电阻乘数)”中的项目表示，对于第二电路550的部件的给定驱动能力(可从D0(小)到D4(大))以及对于给定的工艺角(FF、FS、TT、SF或SS)，第二电路550能够检测到将通路的电阻改变所列乘数的轻错误。例如，对于类型A的第二电路550(均具有驱动能力D2的逻辑AND门、反相器和缓冲器)和FF工艺角，可以检测到具有标准通路(8欧姆)的862.5倍的电阻的轻错误。乘数被计算为 $\sqrt{\frac{(8.5\mathrm{K\Ω}-1.6\mathrm{K\Ω})}{8\mathrm{\Ω}}}=862.5.$

表1：第二电路类型A-C的最小检测电阻和电阻乘数

表2：第二电路类型D-F的最小检测电阻和电阻乘数

图10示出了对于六种第二电路类型的每一种的最小检测电阻的数据曲线图1000。例如，电阻范围1005从8.5K欧姆扩展到11K欧姆。

图11a示出了确定在电路中是否存在轻错误的高等级操作1100的流程图。操作1100可以表示发生在集成电路测试系统(诸如集成电路测试系统300)中的高级操作，其中，集成电路测试系统利用诸如脉冲比较单元420的脉冲比较单元，以检测将电阻增加较小余量的轻错误。操作1100可在集成电路测试系统测试集成电路是否存在故障(诸如轻错误)的同时进行。操作1100可以在集成电路测试系统测试集成电路的故障的同时继续，并且可以在集成电路测试系统不再测试集成电路时停止。

操作1100可以开始于集成电路测试系统向基准电路和集成电路的测试电路提供测试信号(块1105)。如先前所讨论的，基准电路和测试电路可以为集成电路的一部分，或者它们可以在单独的集成电路中。根据一个实施例，测试信号可以为可被扫描到测试电路和基准电路的一个或多个信号转变。

随着测试信号被扫描到测试电路和基准电路，可以比较与来自测试电路和基准电路的测试信号相对应的输出(块1110)。来自测试电路和基准电路的输出的比较可以基于对应信号电平转变(例如，从高到低或从低到高)的相对定时。基于来自测试电路和基准电路的输出的比较，测试电路可以被确定为有故障或者没有故障(块1115)。例如，如果在对应信号电平转变的定时中存在非常小的差别或者没有差别，则测试电路可确定没有故障。如果在对应信号电平转变的定时中存在非常大的差别，则测试电路的故障/无故障特性不被确定，并且需要执行其他测试。如果对应信号电平转变的定时中的差落入特定间隔，则测试电路可以被确定为有故障。然后可以终止操作1100。

图11b示出了确定在电路中是否存在轻错误的详细操作1150的流程图。操作1150可以表示发生在集成电路测试系统(诸如集成电路测试系统300)中的高级操作，其中，集成电路测试系统利用诸如脉冲比较单元420的脉冲比较单元，以检测将电阻增加较小余量的轻错误。操作1150可在集成电路测试系统测试集成电路是否存在故障(诸如轻错误)的同时进行。操作1150可以在集成电路测试系统测试集成电路的故障的同时继续，并且可以在集成电路测试系统不再测试集成电路时停止。

操作1150可以开始于集成电路测试系统向基准电路和集成电路的测试电路提供测试信号(块1155)。如先前所讨论的，基准电路和测试电路可以为集成电路的一部分，或者它们可以在单独的集成电路中。根据一个实施例，测试信号可以为可被扫描到测试电路和基准电路的一个或多个信号转变。

然后，对应于测试信号的输出可用于生成脉冲(块1160)。该脉冲的脉冲宽度可基于与来自测试电路和基准电路的测试信号相对应的输出之间的定时差。脉冲可以通过诸如脉冲比较单元420的脉冲比较单元产生。例如，脉冲比较单元420可以实现为平衡输入逻辑X-OR门。

然后，根据与来自测试电路和基准电路的测试信号相对应的输出之间的定时差所生成的脉冲的脉冲宽度可以与阈值进行比较(块1165)。可通过试图由脉冲锁存器锁存脉冲的值来实现脉冲与阈值的比较。如果脉冲的脉冲宽度小于阈值，则脉冲锁存器不能够锁存脉冲，并且存储在脉冲锁存器中的值没有改变。如果脉冲的脉冲宽度大于阈值，则脉冲锁存器能够锁存脉冲，并且存储在脉冲锁存器中的值对应于脉冲的值(例如，逻辑高)。

如果存储在脉冲锁存器中的值为逻辑低(即，脉冲锁存器由于脉冲的脉冲宽度小于阈值而不能够锁存脉冲)，则测试电路可以被确定为没有故障(块1170)。如果存储在脉冲锁存器中的值为逻辑高(即，脉冲锁存器由于脉冲的脉冲宽度大于或等于阈值而能够锁存脉冲)，则测试电路可以被确定为有故障(块1175)。然后可以终止操作1150。

尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种电路，包括：

组合逻辑块，具有第一信号输入端和第二信号输入端，所述组合逻辑块被配置为当由所述第一信号输入端提供的第一信号或由所述第二信号输入端提供的第二信号中的仅一个为逻辑高值时产生脉冲，

其中，所述脉冲的脉冲宽度基于所述第一信号上的第一信号转变和所述第二信号上的第二信号转变之间的定时差，

其中，当所述定时差大于第一阈值时，所述组合逻辑块产生所述脉冲，以及

其中，所述组合逻辑块利用平衡输入进行操作，使得所述组合逻辑块产生的所述脉冲的脉冲宽度与所述第一信号的转变和所述第二信号的转变中哪一个滞后无关；以及

锁存器，连接至所述组合逻辑块的输出端，所述锁存器被配置为在所述脉冲的脉冲宽度大于第二阈值时捕获所述脉冲。

2.根据权利要求1所述的电路，其中，所述组合逻辑块包括平衡输入逻辑异或门。

3.根据权利要求2所述的电路，其中，所述组合逻辑块包括：

第一缓冲器，其第一输入端连接至所述第一信号输入端；

第一反相器，其第一输入端连接至所述第一缓冲器的输出端；

第一AND门，其第一输入端连接至所述第一反相器的输出端，以及其第二输入端连接至所述第二信号输入端；

第二缓冲器，其第一输入端连接至所述第二信号输入端；

第二反相器，其第一输入端连接至所述第二缓冲器的输出端；

第二AND门，其第一输入端连接至所述第二反相器的输出端，以及其第二输入端连接至所述第一信号输入端；以及

OR门，其第一输入端连接至所述第一AND门的输出端，以及其第二输入端连接至所述第二AND门的输出端。

4.根据权利要求3所述的电路，其中，所述第一缓冲器包括第一多个缓冲器，其中，所述第二缓冲器包括第二多个缓冲器，以及其中，所述第一多个缓冲器中缓冲器的数目和所述第二多个缓冲器中缓冲器的数目相同。

5.根据权利要求4所述的电路，其中，所述第一多个缓冲器中缓冲器的数目和所述第二多个缓冲器中缓冲器的数目基于所述第一阈值。

6.根据权利要求1所述的电路，其中，所述组合逻辑块包括互补金属氧化物半导体(CMOS)晶体管。

7.根据权利要求1所述的电路，还包括：

测试电路，连接至所述组合逻辑块的第一信号输入端，其中，所述测试电路具有预定传播延迟；以及

基准电路，连接至所述组合逻辑块的第二信号输入端，所述基准电路被配置为具有等于所述预定传播延迟的第二传播延迟，

其中，所述电路用于确定在所述测试电路中是否存在轻错误，以及

其中，当所述测试电路具有轻错误时，所述测试电路的实际传播延迟大于所述预定传播延迟。

8.根据权利要求7所述的电路，还包括：

第一可扫描触发器，连接至所述测试电路的输入端和所述基准电路的输入端，所述第一可扫描触发器被配置为扫描输入测试信号到所述测试电路的输入端和所述基准电路的输入端；以及

第二可扫描触发器，连接至所述锁存器的输出端，所述第二可扫描触发器被配置为扫描输出在所述测试电路中是否存在轻错误的指示。

9.一种集成电路测试系统，包括：

集成电路，用于被测试是否存在轻错误；

测试控制器，被配置为控制所述集成电路的测试以检测是否存在轻错误；以及

测试模块，连接在所述集成电路和所述测试控制器之间，所述测试模块被配置为向所述集成电路输入测试信号，并输出来自所述集成电路的对应于所述测试信号的信号，所述测试模块包括：

组合逻辑块，具有第二信号输入端和连接至所述集成电路的第一信号输入端，所述组合逻辑块被配置为仅当由所述第一信号输入端提供的第一信号和由所述第二信号输入端提供的第二信号的值不同时才产生脉冲，

其中，所述脉冲的脉冲宽度基于所述第一信号上的第一信号转变和所述第二信号上的第二信号转变之间的定时差，

其中，当所述定时差大于第一阈值时，所述组合逻辑块产生所述脉冲，

其中，所述组合逻辑块利用平衡输入进行操作，使得所述组合逻辑块产生的所述脉冲的脉冲宽度与所述第一信号的转变和所述第二信号的转变中哪一个滞后无关；以及

锁存器，连接至所述组合逻辑块的输出端，所述锁存器被配置为在所述脉冲的脉冲宽度大于第二阈值时捕获所述脉冲。

10.一种用于测试集成电路的方法，该方法包括：

向测试电路和基准电路提供测试信号；

将响应于所述测试信号的所述测试电路的第一输出和响应于所述测试信号的所述基准电路的第二输出作为输入信号来生成具有以所述第一输出所述第二输出之间的定时差为基础的脉冲宽度的脉冲，其中，对作为输入信号的所述第一输出和所述第二输出进行平衡输入处理，使得生成的所述脉冲的脉冲宽度与所述第一输出的转变和所述第二输出的转变中哪一个滞后无关；以及

基于所述脉冲宽度的持续时间来确定所述测试电路中是否存在故障。

Images