JP2001208803A - 半導体集積回路の故障シミュレーション方法および故障シミュレータ - Google Patents
半導体集積回路の故障シミュレーション方法および故障シミュレータInfo
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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Abstract
(57)【要約】
【課題】 遅延故障や断線故障（遅延故障を伴う）が起
る可能性のある論理ゲートや信号線および信号伝搬パス
のリストを生成可能とする。 【解決手段】 テストパターン系列を選択し（１０
１）、その選択したテストバターン系列の各パターンを
被試験ＩＣに入力した場合の論理シミュレーションを行
って回路内の信号線に生じる論理信号値列を計算し（１
０２）、その各信号線の論理信号値列をもちいて、選択
したテストパターン系列により過渡電源電流試験で検出
可能な故障を起す可能性のある個所を故障リストに登録
する（１０３）。
る可能性のある論理ゲートや信号線および信号伝搬パス
のリストを生成可能とする。 【解決手段】 テストパターン系列を選択し（１０
１）、その選択したテストバターン系列の各パターンを
被試験ＩＣに入力した場合の論理シミュレーションを行
って回路内の信号線に生じる論理信号値列を計算し（１
０２）、その各信号線の論理信号値列をもちいて、選択
したテストパターン系列により過渡電源電流試験で検出
可能な故障を起す可能性のある個所を故障リストに登録
する（１０３）。
Description
【０００１】
【発明の属する技術分野】この発明は、あるテストパタ
ーン系列で検出されうる半導体集積回路における故障の
リストを生成する故障シミュレーション方法および故障
シミュレータに関する。
ーン系列で検出されうる半導体集積回路における故障の
リストを生成する故障シミュレーション方法および故障
シミュレータに関する。
【０００２】
【従来の技術】従来、半導体集積回路の故障シミュレー
ションは、集積回路内部に故障を仮定し、所定のテスト
パターンに対する出力端子からの出力値を論理シミュレ
ーションをもちいて計算し、出力値が故障がない場合に
対し変化するものを求めその結果を故障辞書（fault di
ctionary）と呼ばれる仮定故障と入出力論理値の対応表
としてまとめることにより、各テストパターンで検出で
きる故障のリストを生成していた。半導体集積回路を試
験する場合は、各テストパターンを半導体集積回路に入
力し、その時の出力値と、入力とから故障辞書を参照し
て集積回路内部のどの部分に故障があるか否かを推定す
る。
ションは、集積回路内部に故障を仮定し、所定のテスト
パターンに対する出力端子からの出力値を論理シミュレ
ーションをもちいて計算し、出力値が故障がない場合に
対し変化するものを求めその結果を故障辞書（fault di
ctionary）と呼ばれる仮定故障と入出力論理値の対応表
としてまとめることにより、各テストパターンで検出で
きる故障のリストを生成していた。半導体集積回路を試
験する場合は、各テストパターンを半導体集積回路に入
力し、その時の出力値と、入力とから故障辞書を参照し
て集積回路内部のどの部分に故障があるか否かを推定す
る。
【０００３】また、論理不良を生じない故障、たとえば
短絡故障や電流リーク故障などに対応するために、ＩＤ
ＤＱ（静止電源電流、quiescent power supply curren
t）試験法と論理シミュレーションを併用した故障シミ
ュレーション方法が提案されている。この方法は、論理
シミュレーションによりあるテストパターンに対する集
積回路内の信号線における論理信号値を算出し、集積回
路内部に故障を仮定してＩＤＤＱ異常発生条件を満たす
故障を列挙することにより検出可能な故障リストを生成
する。集積回路にあるテストパターンを入力したとき、
集積回路内の各信号線は通常“０”または“１”の論理
値をもつ。このため、このテストパターンにより集積回
路内部に生じた論理値“０”をもつ信号線と論理値
“１”をもつ信号線の間に短絡故障が生じたとき、集積
回路はＩＤＤＱに異常を生じる。したがって、集積回路
内のすべての論理値“０”をもつ信号線と論理値“１”
をもつ信号線の組み合わせに対し、両信号線間に生じた
短絡故障は、入力されているテストパターンによりＩＤ
ＤＱ試験法をもちいて検出可能であり、これらの短絡故
障を列挙することによりＩＤＤＱ試験法で検出可能な故
障リストを生成することができる。
短絡故障や電流リーク故障などに対応するために、ＩＤ
ＤＱ（静止電源電流、quiescent power supply curren
t）試験法と論理シミュレーションを併用した故障シミ
ュレーション方法が提案されている。この方法は、論理
シミュレーションによりあるテストパターンに対する集
積回路内の信号線における論理信号値を算出し、集積回
路内部に故障を仮定してＩＤＤＱ異常発生条件を満たす
故障を列挙することにより検出可能な故障リストを生成
する。集積回路にあるテストパターンを入力したとき、
集積回路内の各信号線は通常“０”または“１”の論理
値をもつ。このため、このテストパターンにより集積回
路内部に生じた論理値“０”をもつ信号線と論理値
“１”をもつ信号線の間に短絡故障が生じたとき、集積
回路はＩＤＤＱに異常を生じる。したがって、集積回路
内のすべての論理値“０”をもつ信号線と論理値“１”
をもつ信号線の組み合わせに対し、両信号線間に生じた
短絡故障は、入力されているテストパターンによりＩＤ
ＤＱ試験法をもちいて検出可能であり、これらの短絡故
障を列挙することによりＩＤＤＱ試験法で検出可能な故
障リストを生成することができる。
【０００４】
【発明が解決しようとする課題】しかし、論理シミュレ
ーションをもちいる故障シミュレーション法は、シミュ
レーションであつかうことができる故障モデルが、１つ
の信号線がある状態（０又は１）に固定される故障、つ
まり単一の縮退故障（Stuck-At-0またはStuck-At-1）の
みである。このため、この故障シミュレーション法は、
複数の信号線が０又は１に固定される多重縮退故障や遅
延故障、信号線間の短絡故障等を感度よくシミュレーシ
ョンすることができず、これらの故障に対して検出可能
な故障リストを生成することができない。
ーションをもちいる故障シミュレーション法は、シミュ
レーションであつかうことができる故障モデルが、１つ
の信号線がある状態（０又は１）に固定される故障、つ
まり単一の縮退故障（Stuck-At-0またはStuck-At-1）の
みである。このため、この故障シミュレーション法は、
複数の信号線が０又は１に固定される多重縮退故障や遅
延故障、信号線間の短絡故障等を感度よくシミュレーシ
ョンすることができず、これらの故障に対して検出可能
な故障リストを生成することができない。
【０００５】また、ＩＤＤＱ試験法と論理シミュレーシ
ョンを併用した故障シミュレーション法は、ＩＤＤＱ試
験法が半導体集積回路の安定状態における電源電流を測
定する試験法であり、主に回路内の短絡故障を対象とし
ているため、半導体集積回路の過渡現象、たとえば、遅
延時間に影響をあたえる遅延故障や断線故障、局所的ま
たは大域的なプロセスパラメータ（シート抵抗、酸化膜
厚など）の異常などの故障に対し、検出可能な故障リス
トを生成することができないという問題があった。
ョンを併用した故障シミュレーション法は、ＩＤＤＱ試
験法が半導体集積回路の安定状態における電源電流を測
定する試験法であり、主に回路内の短絡故障を対象とし
ているため、半導体集積回路の過渡現象、たとえば、遅
延時間に影響をあたえる遅延故障や断線故障、局所的ま
たは大域的なプロセスパラメータ（シート抵抗、酸化膜
厚など）の異常などの故障に対し、検出可能な故障リス
トを生成することができないという問題があった。
【０００６】このため、集積回路の遅延故障や断線故
障、パラメータ異常故障に対し、あるテストパターン系
列で検出可能な故障リストを生成できる故障シミュレー
ション法が必要となる。この発明の目的は、回路の過渡
現象を試験できる可観測性の高い過渡電源電流（ＩＤＤ
Ｔ，transient power supply current）試験法と論理シ
ミュレーションを併用することによって、半導体集積回
路内の遅延故障や断線故障、パラメータ異常故障に対
し、あるテストパターン系列で検出可能な故障リストを
生成できる故障シミュレーション方法を提供することに
ある。
障、パラメータ異常故障に対し、あるテストパターン系
列で検出可能な故障リストを生成できる故障シミュレー
ション法が必要となる。この発明の目的は、回路の過渡
現象を試験できる可観測性の高い過渡電源電流（ＩＤＤ
Ｔ，transient power supply current）試験法と論理シ
ミュレーションを併用することによって、半導体集積回
路内の遅延故障や断線故障、パラメータ異常故障に対
し、あるテストパターン系列で検出可能な故障リストを
生成できる故障シミュレーション方法を提供することに
ある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明によれば、入力テストパターン系列で検出
可能な故障リストを生成する方法において、被試験半導
体集積回路にあたえる２つ以上のテストパターンからな
るテストパターン系列を選択するステップと、上記選択
したテストパターン系列における各テストパターンを被
試験半導体集積回路に入力した場合の論理シミュレーシ
ョンをおこない、被試験半導体集積回路内部の信号線に
生じる論理信号値列を計算するステップと、論理シミュ
レーションにより計算された各信号線の論理信号値列を
用いて、上記テストパターン系列により過渡電源電流試
験で検出可能な故障リストを生成するステップと、を具
備することを特徴とする。
め、この発明によれば、入力テストパターン系列で検出
可能な故障リストを生成する方法において、被試験半導
体集積回路にあたえる２つ以上のテストパターンからな
るテストパターン系列を選択するステップと、上記選択
したテストパターン系列における各テストパターンを被
試験半導体集積回路に入力した場合の論理シミュレーシ
ョンをおこない、被試験半導体集積回路内部の信号線に
生じる論理信号値列を計算するステップと、論理シミュ
レーションにより計算された各信号線の論理信号値列を
用いて、上記テストパターン系列により過渡電源電流試
験で検出可能な故障リストを生成するステップと、を具
備することを特徴とする。
【０００８】この方法によって、従来不可能であった遅
延故障あるいは遅延故障を生じる断線故障に対し、ある
テストパターンをもちいて過渡電源電流試験で検出可能
な故障リストを生成できるため、遅延故障や断線故障に
対する試験の効率を大幅に改善することができる。上記
故障リストを生成するステップにおける一形態は、論理
ゲートを単位として故障リストを生成する。
延故障あるいは遅延故障を生じる断線故障に対し、ある
テストパターンをもちいて過渡電源電流試験で検出可能
な故障リストを生成できるため、遅延故障や断線故障に
対する試験の効率を大幅に改善することができる。上記
故障リストを生成するステップにおける一形態は、論理
ゲートを単位として故障リストを生成する。
【０００９】上記故障リストを生成するステップにおけ
る他の形態は、信号線を単位として故障リストを生成す
る。上記故障リストを生成するステップにおける他の形
態は、信号伝搬パスを単位として故障リストを生成す
る。また、上記目的を達成するため、この発明によれば
入力テストパターン系列で検出可能な故障リストを生成
する装置であって、被試験半導体集積回路にあたえる２
つ以上のテストパターンからなるテストパターン系列を
発生するテストパターン発生手段と、上記発生したテス
トパターン系列における各テストパターンを被試験半導
体集積回路に入力した場合の論理シミュレーションをお
こない、被試験半導体集積回路内部の信号線に生じる論
理信号値列を計算する論理シミュレータと、その論理シ
ミュレータにより計算された各信号線の論理信号値列を
もちいて上記テストパターン系列により過渡電源電流試
験で検出可能な故障リストを生成する故障リスト生成手
段と、を具備することを特徴とする。
る他の形態は、信号線を単位として故障リストを生成す
る。上記故障リストを生成するステップにおける他の形
態は、信号伝搬パスを単位として故障リストを生成す
る。また、上記目的を達成するため、この発明によれば
入力テストパターン系列で検出可能な故障リストを生成
する装置であって、被試験半導体集積回路にあたえる２
つ以上のテストパターンからなるテストパターン系列を
発生するテストパターン発生手段と、上記発生したテス
トパターン系列における各テストパターンを被試験半導
体集積回路に入力した場合の論理シミュレーションをお
こない、被試験半導体集積回路内部の信号線に生じる論
理信号値列を計算する論理シミュレータと、その論理シ
ミュレータにより計算された各信号線の論理信号値列を
もちいて上記テストパターン系列により過渡電源電流試
験で検出可能な故障リストを生成する故障リスト生成手
段と、を具備することを特徴とする。
【００１０】この故障シミュレータ装置によって、従来
不可能であった遅延故障あるいは遅延故障を生じる断線
故障に対し、あるテストパターンを用いて過渡電源電流
試験で検出可能な故障リストを生成できるため、遅延故
障や断線故障に対する試験の効率を大幅に改善すること
ができる。また、上記目的を達成するため、この発明に
よれば、入力テストパターン系列で検出可能な故障リス
トを生成する方法において、仮定した故障を被試験半導
体集積回路に挿入するステップと、被試験半導体集積回
路にあたえる２つ以上のテストパターンからなるテスト
パターン系列を選択するステップと、上記故障を挿入し
た被試験半導体集積回路に上記テストパターン系列をあ
たえた場合の回路シミュレーションをおこなうことによ
り、被試験半導体集積回路の過渡電源電流を計算するス
テップと、その回路シミュレーションにより計算された
過渡電源電流を正常回路の過渡電源電流と比較し、上記
故障が上記テストパターン系列により過渡電源電流試験
で検出可能であるか否かを判定するステップと、を具備
することを特徴とする。
不可能であった遅延故障あるいは遅延故障を生じる断線
故障に対し、あるテストパターンを用いて過渡電源電流
試験で検出可能な故障リストを生成できるため、遅延故
障や断線故障に対する試験の効率を大幅に改善すること
ができる。また、上記目的を達成するため、この発明に
よれば、入力テストパターン系列で検出可能な故障リス
トを生成する方法において、仮定した故障を被試験半導
体集積回路に挿入するステップと、被試験半導体集積回
路にあたえる２つ以上のテストパターンからなるテスト
パターン系列を選択するステップと、上記故障を挿入し
た被試験半導体集積回路に上記テストパターン系列をあ
たえた場合の回路シミュレーションをおこなうことによ
り、被試験半導体集積回路の過渡電源電流を計算するス
テップと、その回路シミュレーションにより計算された
過渡電源電流を正常回路の過渡電源電流と比較し、上記
故障が上記テストパターン系列により過渡電源電流試験
で検出可能であるか否かを判定するステップと、を具備
することを特徴とする。
【００１１】この方法によって、従来不可能であった遅
延故障あるいは遅延故障を生じる断線故障やパラメータ
異常故障に対し、あるテストパターンを用いて過渡電源
電流試験で検出可能な故障リストを生成できるため、遅
延故障や断線故障、パラメータ異常故障に対する試験の
効率を大幅に改善することができる。また、上記目的を
達成するため、この発明によれば入力テストパターン系
列で検出可能な故障リストを生成する装置であって、被
試験半導体集積回路にあたえる２つ以上のテストパター
ンからなるテストパターン系列を選択するテストパター
ン系列選定手段と、仮定した故障を被試験半導体集積回
路に挿入する故障挿入手段と、上記故障を挿入した被試
験半導体集積回路に上記テストパターン系列をあたえた
場合の回路シミュレーションをおこなうことにより、被
試験半導体集積回路の過渡電源電流を計算する回路シミ
ュレータと、回路シミュレータにより計算された過渡電
源電流を正常回路の過渡電源電流と比較し、上記故障が
上記テストパターン系列により過渡電源電流試験で検出
可能であるか否かを判定することにより故障リストを生
成する故障リスト生成手段と、を具備することを特徴と
する。
延故障あるいは遅延故障を生じる断線故障やパラメータ
異常故障に対し、あるテストパターンを用いて過渡電源
電流試験で検出可能な故障リストを生成できるため、遅
延故障や断線故障、パラメータ異常故障に対する試験の
効率を大幅に改善することができる。また、上記目的を
達成するため、この発明によれば入力テストパターン系
列で検出可能な故障リストを生成する装置であって、被
試験半導体集積回路にあたえる２つ以上のテストパター
ンからなるテストパターン系列を選択するテストパター
ン系列選定手段と、仮定した故障を被試験半導体集積回
路に挿入する故障挿入手段と、上記故障を挿入した被試
験半導体集積回路に上記テストパターン系列をあたえた
場合の回路シミュレーションをおこなうことにより、被
試験半導体集積回路の過渡電源電流を計算する回路シミ
ュレータと、回路シミュレータにより計算された過渡電
源電流を正常回路の過渡電源電流と比較し、上記故障が
上記テストパターン系列により過渡電源電流試験で検出
可能であるか否かを判定することにより故障リストを生
成する故障リスト生成手段と、を具備することを特徴と
する。
【００１２】この故障シミュレータ装置によって、従来
不可能であった遅延故障あるいは遅延故障を生じる断線
故障やパラメータ異常故障に対し、あるテストパターン
をもちいて過渡電源電流試験で検出可能な故障リストを
生成できるため、遅延故障や断線故障、パラメータ異常
故障に対する試験の効率を大幅に改善することができ
る。
不可能であった遅延故障あるいは遅延故障を生じる断線
故障やパラメータ異常故障に対し、あるテストパターン
をもちいて過渡電源電流試験で検出可能な故障リストを
生成できるため、遅延故障や断線故障、パラメータ異常
故障に対する試験の効率を大幅に改善することができ
る。
【００１３】
【作用】以下では、もっとも一般的な半導体集積回路で
あるＣＭＯＳ集積回路を例に説明する。ＣＭＯＳ集積回
路の電源電流は、ＣＭＯＳ集積回路に流れ込む電源電流
であり、集積回路内の各論理ゲートを流れる電流の和で
表される。過渡電源電流 図１に、ＣＭＯＳインバータの過渡応答（transient re
sponse)を示す。この過渡応答は、回路シミュレータで
求めた。図１ａは、過渡状態における入力電圧ＶINに対
する出力電圧ＶOUT の応答と、電源からＣＭＯＳインバ
ータに流れ込む電流ＩDDの応答である。この電流を過渡
電流（transient current)と呼ぶ。インバータの入力が
“１”から“０”に遷移するとき（図１ｂ）、入力電圧
がｎ−ＭＯＳのしきい電圧より高くｐ−ＭＯＳのしきい
電圧より低いあいだ、ｎ−ＭＯＳとｐ−ＭＯＳが一瞬だ
け同時にオンとなり、電源からグランドへ貫通電流（sh
ort circuit current)ＩSが流れる。このとき、インバ
ータの出力信号線は“０”から“１”に遷移するため、
貫通電流と同時にインバータの出力信号線に接続された
寄生容量（parasitic capacitance)Ｃloadへの充電（ca
pacitance charging）にともなう電流ＩCが電源端子Ｔ
VDから流れる。したがって、インバータの入力に立ち下
がり遷移が生じるとき（添字“ｆ”で記述する）、イン
バータに流れ込む過渡電流ＩGfは、貫通電流ＩSfと充電
電流（capacitance charging current）ＩC の和であた
えられる。
あるＣＭＯＳ集積回路を例に説明する。ＣＭＯＳ集積回
路の電源電流は、ＣＭＯＳ集積回路に流れ込む電源電流
であり、集積回路内の各論理ゲートを流れる電流の和で
表される。過渡電源電流 図１に、ＣＭＯＳインバータの過渡応答（transient re
sponse)を示す。この過渡応答は、回路シミュレータで
求めた。図１ａは、過渡状態における入力電圧ＶINに対
する出力電圧ＶOUT の応答と、電源からＣＭＯＳインバ
ータに流れ込む電流ＩDDの応答である。この電流を過渡
電流（transient current)と呼ぶ。インバータの入力が
“１”から“０”に遷移するとき（図１ｂ）、入力電圧
がｎ−ＭＯＳのしきい電圧より高くｐ−ＭＯＳのしきい
電圧より低いあいだ、ｎ−ＭＯＳとｐ−ＭＯＳが一瞬だ
け同時にオンとなり、電源からグランドへ貫通電流（sh
ort circuit current)ＩSが流れる。このとき、インバ
ータの出力信号線は“０”から“１”に遷移するため、
貫通電流と同時にインバータの出力信号線に接続された
寄生容量（parasitic capacitance)Ｃloadへの充電（ca
pacitance charging）にともなう電流ＩCが電源端子Ｔ
VDから流れる。したがって、インバータの入力に立ち下
がり遷移が生じるとき（添字“ｆ”で記述する）、イン
バータに流れ込む過渡電流ＩGfは、貫通電流ＩSfと充電
電流（capacitance charging current）ＩC の和であた
えられる。
【００１４】 ＩGf＝ＩSf＋ＩC （１） 一方、入力が“０”から“１”に遷移するとき（出力が
“１”から“０”に遷移するとき（添字“ｒ”で記述す
る）（図１ｃ）、出力信号線に接続された寄生容量Ｃ
loadからの放電（capacitance discharging)がおこり、
放電電流（capacitance discharging current)ＩD が生
じるが、電源端子ＴVDからインバータへ流れ込む電流Ｉ
Grは貫通電流ＩSrだけである。このため、電流ピークは
わずかに小さくなる。
“１”から“０”に遷移するとき（添字“ｒ”で記述す
る）（図１ｃ）、出力信号線に接続された寄生容量Ｃ
loadからの放電（capacitance discharging)がおこり、
放電電流（capacitance discharging current)ＩD が生
じるが、電源端子ＴVDからインバータへ流れ込む電流Ｉ
Grは貫通電流ＩSrだけである。このため、電流ピークは
わずかに小さくなる。
【００１５】 ＩGr＝ＩSr （２） ＣＭＯＳインバータの伝達特性は、図２ａに示すように
入力電圧ＶINの変化に対し三角パルス状の電流ＩS を示
す。このため、ＣＭＯＳインバータの入力が立ち上がり
遷移をもつとき、ＣＭＯＳインバータを流れる貫通電流
波形ＩSrは、入力電圧ＶINがランプ状に遷移すると仮定
すると、図２ｂにおいて“ＩS ”で示した三角パルスで
近似できる。また、図２ｂに示した入力信号の立ち上が
り遷移に対するＣＭＯＳインバータの貫通電流波形ＩSr
は、つぎのような近似式であたえられる。
入力電圧ＶINの変化に対し三角パルス状の電流ＩS を示
す。このため、ＣＭＯＳインバータの入力が立ち上がり
遷移をもつとき、ＣＭＯＳインバータを流れる貫通電流
波形ＩSrは、入力電圧ＶINがランプ状に遷移すると仮定
すると、図２ｂにおいて“ＩS ”で示した三角パルスで
近似できる。また、図２ｂに示した入力信号の立ち上が
り遷移に対するＣＭＯＳインバータの貫通電流波形ＩSr
は、つぎのような近似式であたえられる。
【００１６】
【数１】
【００１７】ここで、ＩSmaxはＣＭＯＳインバータに流
れ込む過渡電流（貫通電流）の最大値、ＶDDは電源電
圧、ＶTHNはｎ−ＭＯＳトランジスタのしきい電圧、Ｖ
THPはｐ−ＭＯＳトランジスタのしきい電圧、ｔrは入力
信号の立ち上がり遷移時間である。。ただし、ＶTHPは
絶対値で示した。また、近似式を簡略化するため、入力
電圧ＶINの遷移開始時刻は０とし、遷移終了時刻ｔrで
入力電圧はＶDDになるとした。
れ込む過渡電流（貫通電流）の最大値、ＶDDは電源電
圧、ＶTHNはｎ−ＭＯＳトランジスタのしきい電圧、Ｖ
THPはｐ−ＭＯＳトランジスタのしきい電圧、ｔrは入力
信号の立ち上がり遷移時間である。。ただし、ＶTHPは
絶対値で示した。また、近似式を簡略化するため、入力
電圧ＶINの遷移開始時刻は０とし、遷移終了時刻ｔrで
入力電圧はＶDDになるとした。
【００１８】入力信号の立ち下がり遷移に対するＣＭＯ
Ｓインバータの貫通電流波形ＩSfについても同様に、
Ｓインバータの貫通電流波形ＩSfについても同様に、
【００１９】
【数２】
【００２０】と求めることができる。ここで、ｔf は入
力信号の立ち下がり遷移時間である。念のためにこの場
合の電源電流の立ち上がり開始時刻、最大値ＩSmaxの時
刻、立ち下り終了時刻を図２ｂに、括弧を付けて示し
た。さらに、ＣＭＯＳインバータの出力信号線の寄生容
量Ｃloadへの充電電流ＩCは、出力信号線の電圧変化を
ｖout(t)とすると次式であたえられる。
力信号の立ち下がり遷移時間である。念のためにこの場
合の電源電流の立ち上がり開始時刻、最大値ＩSmaxの時
刻、立ち下り終了時刻を図２ｂに、括弧を付けて示し
た。さらに、ＣＭＯＳインバータの出力信号線の寄生容
量Ｃloadへの充電電流ＩCは、出力信号線の電圧変化を
ｖout(t)とすると次式であたえられる。
【００２１】
【数３】
【００２２】これらの式は、インバータ以外の論理ゲー
トに対しても同様に求めることができる。論理ゲートに
流れ込む過渡電流ＩGは、そのほとんどが貫通電流であ
ると仮定すると、図２ｂにＩSで示すような三角パルス
で近似できる。実際、ＣＭＯＳインバータの過渡電流波
形ＩGは、図１ａに示すような三角パルスを示す。した
がって、論理ゲートの過渡電流ＩGは、図２ｂに示すよ
うに、最大値ＩSmaxになるまでは単調に増加し、最大値
ＩSmax以降は単調に減少する。また、ＩGが最大値Ｉ
Smaxとなるのは、入力電圧ＶINが論理ゲートのスイッチ
ング電圧ＶSPになったときである。すなわち、図２ｂに
示すように、ＩGがピークとなる時刻と論理ゲートの入
力遷移の時刻が一致する。論理ゲートは遅延時間をもつ
ため、論理ゲートの出力遷移の時刻は入力遷移の時刻よ
りわずかに遅れる。すなわち、ＩGがピークとなる時刻
は論理ゲートの出力遷移の時刻よりわずかに先行する。
この場合、過渡電流波形ＩGの立ち下がりエッジ（立ち
下り部分）が、出力遷移の時刻に一致すると考えること
ができる。さらに、論理ゲートの過渡電流波形ＩGのパ
ルス幅は、入力電圧の遷移時間（たとえば立ち上がり遷
移時間ｔr）に比例する。
トに対しても同様に求めることができる。論理ゲートに
流れ込む過渡電流ＩGは、そのほとんどが貫通電流であ
ると仮定すると、図２ｂにＩSで示すような三角パルス
で近似できる。実際、ＣＭＯＳインバータの過渡電流波
形ＩGは、図１ａに示すような三角パルスを示す。した
がって、論理ゲートの過渡電流ＩGは、図２ｂに示すよ
うに、最大値ＩSmaxになるまでは単調に増加し、最大値
ＩSmax以降は単調に減少する。また、ＩGが最大値Ｉ
Smaxとなるのは、入力電圧ＶINが論理ゲートのスイッチ
ング電圧ＶSPになったときである。すなわち、図２ｂに
示すように、ＩGがピークとなる時刻と論理ゲートの入
力遷移の時刻が一致する。論理ゲートは遅延時間をもつ
ため、論理ゲートの出力遷移の時刻は入力遷移の時刻よ
りわずかに遅れる。すなわち、ＩGがピークとなる時刻
は論理ゲートの出力遷移の時刻よりわずかに先行する。
この場合、過渡電流波形ＩGの立ち下がりエッジ（立ち
下り部分）が、出力遷移の時刻に一致すると考えること
ができる。さらに、論理ゲートの過渡電流波形ＩGのパ
ルス幅は、入力電圧の遷移時間（たとえば立ち上がり遷
移時間ｔr）に比例する。
【００２３】これまでは、論理ゲートに流れ込む過渡電
流ＩGの大部分が貫通電流ＩSであると仮定して議論して
きた。しかし、ＣＭＯＳ製造プロセスの微細化によっ
て、ゲート遅延より配線遅延が支配的となる。これは、
入力電圧の遷移時間が一定であると仮定すると、ＣＭＯ
Ｓ論理ゲートに流れ込む過渡電流ＩGにおいて、貫通電
流ＩSの割合より出力信号線への充電電流ＩCの割合が大
きくなることを意味する。このため、論理ゲートの過渡
電流波形がピークとなる時刻は、充電電流ＩCと貫通電
流ＩSの比に依存する。ＩCがＩSより小さいとき、過渡
電流波形ＩGのピークはＩSのピークと一致する。ＩSの
ピークは入力電圧の遷移時刻と一致するため、ＩGのピ
ークは論理ゲートの出力の遷移時刻より先行する。逆
に、ＩCがＩSより大きいとき、過渡電流波形のピークは
ＩCのピークと一致する。充電電流ＩCは出力信号線の電
圧遷移に関係するため、ＩGのピークは論理ゲートの出
力時刻とほぼ一致する。
流ＩGの大部分が貫通電流ＩSであると仮定して議論して
きた。しかし、ＣＭＯＳ製造プロセスの微細化によっ
て、ゲート遅延より配線遅延が支配的となる。これは、
入力電圧の遷移時間が一定であると仮定すると、ＣＭＯ
Ｓ論理ゲートに流れ込む過渡電流ＩGにおいて、貫通電
流ＩSの割合より出力信号線への充電電流ＩCの割合が大
きくなることを意味する。このため、論理ゲートの過渡
電流波形がピークとなる時刻は、充電電流ＩCと貫通電
流ＩSの比に依存する。ＩCがＩSより小さいとき、過渡
電流波形ＩGのピークはＩSのピークと一致する。ＩSの
ピークは入力電圧の遷移時刻と一致するため、ＩGのピ
ークは論理ゲートの出力の遷移時刻より先行する。逆
に、ＩCがＩSより大きいとき、過渡電流波形のピークは
ＩCのピークと一致する。充電電流ＩCは出力信号線の電
圧遷移に関係するため、ＩGのピークは論理ゲートの出
力時刻とほぼ一致する。
【００２４】図３ａに示すＣＭＯＳ集積回路は、図１に
示したインバータを直列に４つ（Ｇ１，Ｇ２，Ｇ３，Ｇ
４ ）組み合わせたものであり、各インバータＧ１，Ｇ
２，Ｇ３，Ｇ４をそれぞれ流れる過渡電流ＩG1，ＩG2，
ＩG3，ＩG4は通常一つの電源端子ＴVDから供給される。
このため、集積回路の過渡電源電流（transient power
supply current）応答は、図３ｂに示すように各論理ゲ
ートを流れる過渡電流の和として表され、次式で与えら
れる。
示したインバータを直列に４つ（Ｇ１，Ｇ２，Ｇ３，Ｇ
４ ）組み合わせたものであり、各インバータＧ１，Ｇ
２，Ｇ３，Ｇ４をそれぞれ流れる過渡電流ＩG1，ＩG2，
ＩG3，ＩG4は通常一つの電源端子ＴVDから供給される。
このため、集積回路の過渡電源電流（transient power
supply current）応答は、図３ｂに示すように各論理ゲ
ートを流れる過渡電流の和として表され、次式で与えら
れる。
【００２５】
【数４】
【００２６】ここで、Ｎは入力されたテストパターン系
列によりスイッチングする論理ゲートの数であり、図３
の例ではＮ＝４である。論理ゲートの過渡電流波形のピ
ーク（または、立ち下がりエッジ）がその論理ゲートの
出力の遷移時刻に対応することから、ＣＭＯＳ集積回路
の過渡電源電流波形の最終ピーク（最終の立ち下がりエ
ッジ）がＣＭＯＳ集積回路において最後にスイッチング
する論理ゲートの出力遷移時刻に一致する。したがっ
て、ＣＭＯＳ集積回路の過渡電源電流波形の最終ピーク
（最終の立ち下がりエッジ）を検出し入力遷移の時刻と
比較することにより、回路のパス遅延時間を求めること
ができる。ここで、過渡電源電流の最終の立ち下がりエ
ッジの時刻は、たとえば、過渡電源電流がある既定の電
流値となる時刻の最大値として求めることができる。こ
の電流値は、被試験パス上の最後の論理ゲートの出力が
電源電圧の半分の値となるときの電源電流の値であり、
被試験回路に対する回路シミュレーションや実デバイス
をもちいた統計データなどからもとめることができる。
列によりスイッチングする論理ゲートの数であり、図３
の例ではＮ＝４である。論理ゲートの過渡電流波形のピ
ーク（または、立ち下がりエッジ）がその論理ゲートの
出力の遷移時刻に対応することから、ＣＭＯＳ集積回路
の過渡電源電流波形の最終ピーク（最終の立ち下がりエ
ッジ）がＣＭＯＳ集積回路において最後にスイッチング
する論理ゲートの出力遷移時刻に一致する。したがっ
て、ＣＭＯＳ集積回路の過渡電源電流波形の最終ピーク
（最終の立ち下がりエッジ）を検出し入力遷移の時刻と
比較することにより、回路のパス遅延時間を求めること
ができる。ここで、過渡電源電流の最終の立ち下がりエ
ッジの時刻は、たとえば、過渡電源電流がある既定の電
流値となる時刻の最大値として求めることができる。こ
の電流値は、被試験パス上の最後の論理ゲートの出力が
電源電圧の半分の値となるときの電源電流の値であり、
被試験回路に対する回路シミュレーションや実デバイス
をもちいた統計データなどからもとめることができる。
【００２７】また、もとめた遅延時間を既定の時間（た
とえば、システムクロックの周期Ｔ CLK ）と比較するこ
とにより、被試験パスにおける遅延故障を検出すること
ができる。遅延故障 最初に、遅延故障について定義する。ＣＭＯＳ論理回路
において、２つのテストパターンｖ1，ｖ2をもつテスト
パターン系列Ｔ＝＜ｖ1，ｖ2＞（電圧信号Ｖ1の次に電
圧信号Ｖ2が続くことを表わす）をもちいてパスＰ＝
｛ｇ0，ｇ1，ｇ2，…，ｇm｝を活性化するときを考え
る。ここで、ｇ0はパスＰの入力信号線であり、ｇ1，ｇ
2，…，ｇmはパスＰ上の論理ゲートＧ1，Ｇ2，…，Ｇm
の出力信号線である。同時に、ｇ0，ｇ1，…，ｇm-1は
パスＰ上の論理ゲートＧ1，Ｇ2，…，Ｇmの入力信号線
でもある。各信号線ｇ0，ｇ1，…，ｇmの信号遷移の時
刻（電圧信号がＶDD／２をよこぎる時刻）をそれぞれτ
0，τ1，…，τmとすると、パスＰ上の各論理ゲート
Ｇ1，Ｇ2，…，Ｇmのゲート遅延時間ｔgdi，１＜ｉ＜ｍ
は、それぞれ ｔgdi ＝τi −τi-1 （７） であたえられる。したがって、パスＰのパス遅延時間ｔ
pdは、ゲート遅延時間ｔ gdi の和として、
とえば、システムクロックの周期Ｔ CLK ）と比較するこ
とにより、被試験パスにおける遅延故障を検出すること
ができる。遅延故障 最初に、遅延故障について定義する。ＣＭＯＳ論理回路
において、２つのテストパターンｖ1，ｖ2をもつテスト
パターン系列Ｔ＝＜ｖ1，ｖ2＞（電圧信号Ｖ1の次に電
圧信号Ｖ2が続くことを表わす）をもちいてパスＰ＝
｛ｇ0，ｇ1，ｇ2，…，ｇm｝を活性化するときを考え
る。ここで、ｇ0はパスＰの入力信号線であり、ｇ1，ｇ
2，…，ｇmはパスＰ上の論理ゲートＧ1，Ｇ2，…，Ｇm
の出力信号線である。同時に、ｇ0，ｇ1，…，ｇm-1は
パスＰ上の論理ゲートＧ1，Ｇ2，…，Ｇmの入力信号線
でもある。各信号線ｇ0，ｇ1，…，ｇmの信号遷移の時
刻（電圧信号がＶDD／２をよこぎる時刻）をそれぞれτ
0，τ1，…，τmとすると、パスＰ上の各論理ゲート
Ｇ1，Ｇ2，…，Ｇmのゲート遅延時間ｔgdi，１＜ｉ＜ｍ
は、それぞれ ｔgdi ＝τi −τi-1 （７） であたえられる。したがって、パスＰのパス遅延時間ｔ
pdは、ゲート遅延時間ｔ gdi の和として、
【００２８】
【数５】
【００２９】で求めることができる。しかし、実際のゲ
ート遅延時間ｔgdi は、故障の影響により変動する。 ｔgdi ＝ｔgdi,typ ＋δi ，１＜ｉ＜ｍ （９） ここで、ｔgdi,typは論理ゲートＧiのゲート遅延時間の
典型値であり、δiはゲート遅延時間の変動成分であ
る。たとえば、断線故障は、故障をもつ論理ゲートのゲ
ート遅延時間のみを増加させ、ほかの論理ゲートの遅延
時間を増加させない。また、パラメータ異常故障は、す
べての論理ゲートの遅延時間を増加させる。ゲート遅延
時間の変動にともなって、パス遅延時間ｔpdも同様に変
動する。
ート遅延時間ｔgdi は、故障の影響により変動する。 ｔgdi ＝ｔgdi,typ ＋δi ，１＜ｉ＜ｍ （９） ここで、ｔgdi,typは論理ゲートＧiのゲート遅延時間の
典型値であり、δiはゲート遅延時間の変動成分であ
る。たとえば、断線故障は、故障をもつ論理ゲートのゲ
ート遅延時間のみを増加させ、ほかの論理ゲートの遅延
時間を増加させない。また、パラメータ異常故障は、す
べての論理ゲートの遅延時間を増加させる。ゲート遅延
時間の変動にともなって、パス遅延時間ｔpdも同様に変
動する。
【００３０】
【数６】
【００３１】ここで、ｔpd,typはパスＰのパス遅延時間
の典型値であり、Δはパス遅延時間の変動成分である。
図４に遅延故障試験方法の基本原理を模式的に示す。図
４ａの被試験回路（ＣＵＴ）が正常に動作するために
は、入力ラッチに生成された信号遷移がパスＰをとおっ
て出力ラッチまで既定の時間内に伝搬しなければならな
い。したがって、図４ｂに示す入力ＶIN及び出力ＶOUT
の関係と、システムクロックＣＬＫとの関係からパスＰ
のパス遅延時間ｔpdは以下の条件を満たさなければなら
ない。
の典型値であり、Δはパス遅延時間の変動成分である。
図４に遅延故障試験方法の基本原理を模式的に示す。図
４ａの被試験回路（ＣＵＴ）が正常に動作するために
は、入力ラッチに生成された信号遷移がパスＰをとおっ
て出力ラッチまで既定の時間内に伝搬しなければならな
い。したがって、図４ｂに示す入力ＶIN及び出力ＶOUT
の関係と、システムクロックＣＬＫとの関係からパスＰ
のパス遅延時間ｔpdは以下の条件を満たさなければなら
ない。
【００３２】 ｔpd＋ＴSU＜ＴCLK −ＴSKW （11） ここで、ＴSUは信号のセットアップ時間、ＴCLKはシス
テムクロックの周期、ＴS KW はシステムクロックのクロ
ックスキュー（ジッタでありエッジが±に変動する）で
ある。変形すると、 ｔpd＜ＴCLK −ＴSKW −ＴSU≡Ｔ （12） となる。すなわち、パスＰのパス遅延時刻ｔpdは、クロ
ック周期からセットアップ時間やクロックスキューなど
のマージンをひいた時間（これをＴ′とする）より小さ
くなければならない。もし、ｔpdがＴ′より大きけれ
ば、パスＰに沿った信号伝搬がシステムクロックに間に
合わず、回路は正しい動作をしない。この状態を遅延故
障と定義する。すなわち、ｔpdがある既定の時間Ｔ′よ
り大きいとき、パスＰは遅延故障をもつと定義する。こ
こで、Ｔ′は、許容できる遅延時間の上限値である。断線故障（遅延故障を伴う） つぎに、遅延故障を生じる断線故障について定義する。
断線故障は、故意でない電気的不連続であり、ある信号
線を二つ以上の異なる信号線に分割する。断線故障に
は、金属の欠損や酸化膜による断線コンタクト、パター
ニング不良やエッチング不良などによる金属配線断線、
マスク不良などによる拡散層あるいはポリシリコンにお
ける断線などが含まれる。また、断線故障は、図５ａに
示すように“論理故障”を生じる断線故障と図５ｂに示
すように“遅延故障”を生じる断線故障の二つのタイプ
に分類できる。論理故障を生じる断線故障は、断線の規
模が大きく故障の両端の信号線に電圧をあたえても電流
が流れないため、信号遷移に伴う寄生容量の充放電がお
こなわれず論理がある一定の値に固定される論理故障を
生じる。これに対し、遅延故障を生じる断線故障では、
故障の両端の信号線に電圧をあたえると微小な電流が流
れるが、その電流量は正常時より小さいため、信号遷移
に伴う寄生容量の充放電が遅くなり、回路の遅延時間が
増加する。遅延故障を生じる断線故障には、コンタクト
などの不良により信号線間の抵抗値が正常値より大きく
なってしまったり、信号線に生じた不良などにより信号
線の抵抗値が正常値より大きくなってしまう抵抗性断線
故障と、トンネル効果により断線故障を通してごく微量
なリーク電流が流れる非常に小さな（＜１００ｎｍ）微
小断線故障がある。微小断線故障を流れるトンネル電流
については、たとえば、C.L.Henderson,J.M.Soden,and
C.F.Hawkins,“The Behavior and Testing Implication
s of CMOS IC Logic Gate Open Circuits,”Proceeding
s of IEEE International Test Conference,pp.302-31
0,1991.に記載されている。この明細書では、遅延故障
を生じる断線故障を対象とし、これを単に断線故障と呼
ぶ。遅延故障検出方法（過渡電源電流パルス幅利用） つぎに、上で述べた過渡電源電流のパルス幅を利用して
遅延故障を検出する方法について述べる。上記方法は、
被試験回路の電源電流波形のパルス幅を測定し、既定の
時間と比較する方法である。上記方法の基本原理を図６
に示す。
テムクロックの周期、ＴS KW はシステムクロックのクロ
ックスキュー（ジッタでありエッジが±に変動する）で
ある。変形すると、 ｔpd＜ＴCLK −ＴSKW −ＴSU≡Ｔ （12） となる。すなわち、パスＰのパス遅延時刻ｔpdは、クロ
ック周期からセットアップ時間やクロックスキューなど
のマージンをひいた時間（これをＴ′とする）より小さ
くなければならない。もし、ｔpdがＴ′より大きけれ
ば、パスＰに沿った信号伝搬がシステムクロックに間に
合わず、回路は正しい動作をしない。この状態を遅延故
障と定義する。すなわち、ｔpdがある既定の時間Ｔ′よ
り大きいとき、パスＰは遅延故障をもつと定義する。こ
こで、Ｔ′は、許容できる遅延時間の上限値である。断線故障（遅延故障を伴う） つぎに、遅延故障を生じる断線故障について定義する。
断線故障は、故意でない電気的不連続であり、ある信号
線を二つ以上の異なる信号線に分割する。断線故障に
は、金属の欠損や酸化膜による断線コンタクト、パター
ニング不良やエッチング不良などによる金属配線断線、
マスク不良などによる拡散層あるいはポリシリコンにお
ける断線などが含まれる。また、断線故障は、図５ａに
示すように“論理故障”を生じる断線故障と図５ｂに示
すように“遅延故障”を生じる断線故障の二つのタイプ
に分類できる。論理故障を生じる断線故障は、断線の規
模が大きく故障の両端の信号線に電圧をあたえても電流
が流れないため、信号遷移に伴う寄生容量の充放電がお
こなわれず論理がある一定の値に固定される論理故障を
生じる。これに対し、遅延故障を生じる断線故障では、
故障の両端の信号線に電圧をあたえると微小な電流が流
れるが、その電流量は正常時より小さいため、信号遷移
に伴う寄生容量の充放電が遅くなり、回路の遅延時間が
増加する。遅延故障を生じる断線故障には、コンタクト
などの不良により信号線間の抵抗値が正常値より大きく
なってしまったり、信号線に生じた不良などにより信号
線の抵抗値が正常値より大きくなってしまう抵抗性断線
故障と、トンネル効果により断線故障を通してごく微量
なリーク電流が流れる非常に小さな（＜１００ｎｍ）微
小断線故障がある。微小断線故障を流れるトンネル電流
については、たとえば、C.L.Henderson,J.M.Soden,and
C.F.Hawkins,“The Behavior and Testing Implication
s of CMOS IC Logic Gate Open Circuits,”Proceeding
s of IEEE International Test Conference,pp.302-31
0,1991.に記載されている。この明細書では、遅延故障
を生じる断線故障を対象とし、これを単に断線故障と呼
ぶ。遅延故障検出方法（過渡電源電流パルス幅利用） つぎに、上で述べた過渡電源電流のパルス幅を利用して
遅延故障を検出する方法について述べる。上記方法は、
被試験回路の電源電流波形のパルス幅を測定し、既定の
時間と比較する方法である。上記方法の基本原理を図６
に示す。
【００３３】ＣＭＯＳ論理回路において、２つのテスト
パターンｖ1，ｖ2を持つテストパターン系列Ｔ＝＜
Ｖ1，Ｖ2＞により複数のパスＰ1，Ｐ2，…，Ｐnが活性
化されるとする。パスＰi上の入力から数えてｊ番目の
論理ゲートがスイッチングする時刻をτijとすると、各
パスＰ1，…，Ｐnにより論理ゲートの数は異なり、パス
Ｐ 1 ，Ｐ2，…，Ｐnにおいてもっとも遅くスイッチング
する論理ゲートＧfinalの出力遷移の時刻τmax は、
パターンｖ1，ｖ2を持つテストパターン系列Ｔ＝＜
Ｖ1，Ｖ2＞により複数のパスＰ1，Ｐ2，…，Ｐnが活性
化されるとする。パスＰi上の入力から数えてｊ番目の
論理ゲートがスイッチングする時刻をτijとすると、各
パスＰ1，…，Ｐnにより論理ゲートの数は異なり、パス
Ｐ 1 ，Ｐ2，…，Ｐnにおいてもっとも遅くスイッチング
する論理ゲートＧfinalの出力遷移の時刻τmax は、
【００３４】
【数７】
【００３５】であたえられる。したがって、パスＰ1，
Ｐ2，…，Ｐnにおけるパス遅延時間の最大値ｔ
pd,maxは、τmaxと入力遷移の時刻τ0のあいだの時間間
隔としてつぎのようにもとめることができる。 ｔpd,max＝τmax −τ0 （14） 一方、ＣＭＯＳ論理回路の過渡電源電流波形のパルス幅
ｔPWを、回路入力の信号遷移の時刻τ0と過渡電源電流
波形の最終ピーク（立ち下がりエッジ）の時刻τIDDの
あいだの時間間隔と定義する。
Ｐ2，…，Ｐnにおけるパス遅延時間の最大値ｔ
pd,maxは、τmaxと入力遷移の時刻τ0のあいだの時間間
隔としてつぎのようにもとめることができる。 ｔpd,max＝τmax −τ0 （14） 一方、ＣＭＯＳ論理回路の過渡電源電流波形のパルス幅
ｔPWを、回路入力の信号遷移の時刻τ0と過渡電源電流
波形の最終ピーク（立ち下がりエッジ）の時刻τIDDの
あいだの時間間隔と定義する。
【００３６】 ｔPW≡τIDD −τ0 （15） 前に述べたように、過渡電源電流波形の最終ピークの時
刻τIDDは、最後にスイッチングする論理ゲートＧfinal
の出力遷移時刻τmaxより先行し、過渡電源電流波形の
立ち下がりエッジは最後にスイッチングする論理ゲート
Ｇfinalの出力遷移時刻τmaxと一致する。従って過渡電
源電流波形のパルス幅ｔPWは、テストパターンＴにより
活性化されるパスＰの遅延時間ｔpd,maxに対応する。
刻τIDDは、最後にスイッチングする論理ゲートＧfinal
の出力遷移時刻τmaxより先行し、過渡電源電流波形の
立ち下がりエッジは最後にスイッチングする論理ゲート
Ｇfinalの出力遷移時刻τmaxと一致する。従って過渡電
源電流波形のパルス幅ｔPWは、テストパターンＴにより
活性化されるパスＰの遅延時間ｔpd,maxに対応する。
【００３７】 ｔPW＝τIDD −τ0 ＜τmax −τ0 ＝ｔpd,max （16） もし、ｔPWが許容できる遅延時間の上限値Ｔ′より大き
いならば、 Ｔ′＜ｔPW ＜ｔpd,max （17） となる。もっとも大きな遅延時間ｔpd,maxをもつパスに
おいて、信号の伝搬がシステムロックに間に合わない。
すなわち、回路には遅延故障が存在する。したがって、
Ｔ′より大きいｔPWは活性化されたパスのいずれかに遅
延故障があることを示し、Ｔ′より小さいｔPWは活性化
されたパスのいずれにも遅延故障が存在しないことを示
す。
いならば、 Ｔ′＜ｔPW ＜ｔpd,max （17） となる。もっとも大きな遅延時間ｔpd,maxをもつパスに
おいて、信号の伝搬がシステムロックに間に合わない。
すなわち、回路には遅延故障が存在する。したがって、
Ｔ′より大きいｔPWは活性化されたパスのいずれかに遅
延故障があることを示し、Ｔ′より小さいｔPWは活性化
されたパスのいずれにも遅延故障が存在しないことを示
す。
【００３８】 遅延故障なし，ｔPW ＜Ｔ′ 遅延故障あり，ｔPW＞Ｔ′ （18） 以上のように、過渡電源電流波形のパルス幅ｔPWを既定
の時間Ｔ′と比較することにより、回路の遅延故障をテ
ストすることができる。また、図１に示すように、論理
ゲートの過渡電源電流はピーク値以降単調に減少するこ
とから、図３に示すＣＭＯＳ集積回路の電源電流は、同
集積回路において最後にスイッチングする論理ゲートの
出力遷移時刻以降単調に減少する。つまり、故障のない
ＣＭＯＳ集積回路において、最後にスイッチングする論
理ゲートの出力遷移時刻をτmaxとし、時刻τmaxにおけ
る過渡電源電流の瞬時値をＩ′とすると、τmax以後Ｃ
ＭＯＳ集積回路の過渡電源電流がＩ′より大きくなるこ
とはない。
の時間Ｔ′と比較することにより、回路の遅延故障をテ
ストすることができる。また、図１に示すように、論理
ゲートの過渡電源電流はピーク値以降単調に減少するこ
とから、図３に示すＣＭＯＳ集積回路の電源電流は、同
集積回路において最後にスイッチングする論理ゲートの
出力遷移時刻以降単調に減少する。つまり、故障のない
ＣＭＯＳ集積回路において、最後にスイッチングする論
理ゲートの出力遷移時刻をτmaxとし、時刻τmaxにおけ
る過渡電源電流の瞬時値をＩ′とすると、τmax以後Ｃ
ＭＯＳ集積回路の過渡電源電流がＩ′より大きくなるこ
とはない。
【００３９】この原理をもちい、ある既定時刻における
ＣＭＯＳ集積回路の過渡電源電流の瞬時値を測定するこ
とにより、被試験回路における遅延故障を検出すること
ができる。ここで、故障検出の判断基準となる電流値
Ｉ′は、被試験パス上の最後の論理ゲートの出力が電源
電圧の半分の値となるときの電源電流の値であり、被試
験回路に対する回路シミュレーションや実デバイスをも
ちいた統計データなどからもとめることができる。遅延
故障検出方法（過渡電源電流瞬時値利用） つぎに、上で述べた過渡電源電流の瞬時値を利用して遅
延故障を検出する方法について述べる。上記方法は、規
定の時刻における被試験回路の過渡電源電流の瞬時値を
測定し、遅延故障のないゴールデン回路の過渡電源電流
値と比較する方法である。上記方法の基本原理を図７に
示す。
ＣＭＯＳ集積回路の過渡電源電流の瞬時値を測定するこ
とにより、被試験回路における遅延故障を検出すること
ができる。ここで、故障検出の判断基準となる電流値
Ｉ′は、被試験パス上の最後の論理ゲートの出力が電源
電圧の半分の値となるときの電源電流の値であり、被試
験回路に対する回路シミュレーションや実デバイスをも
ちいた統計データなどからもとめることができる。遅延
故障検出方法（過渡電源電流瞬時値利用） つぎに、上で述べた過渡電源電流の瞬時値を利用して遅
延故障を検出する方法について述べる。上記方法は、規
定の時刻における被試験回路の過渡電源電流の瞬時値を
測定し、遅延故障のないゴールデン回路の過渡電源電流
値と比較する方法である。上記方法の基本原理を図７に
示す。
【００４０】ＣＭＯＳ論理回路において、テストパター
ン系列Ｔ＝＜Ｖ1，Ｖ2＞により複数のパスＰ1，Ｐ2，
…，Ｐnが活性化されるとする。パスＰi上の入力から数
えてｊ番目の論理ゲートがスイッチングする時刻をτij
とすると、パスＰ1，Ｐ2，…，Ｐnにおいてもっとも遅
くスイッチングする論理ゲートＧfinalの出力遷移の時
刻τmax は、
ン系列Ｔ＝＜Ｖ1，Ｖ2＞により複数のパスＰ1，Ｐ2，
…，Ｐnが活性化されるとする。パスＰi上の入力から数
えてｊ番目の論理ゲートがスイッチングする時刻をτij
とすると、パスＰ1，Ｐ2，…，Ｐnにおいてもっとも遅
くスイッチングする論理ゲートＧfinalの出力遷移の時
刻τmax は、
【００４１】
【数８】
【００４２】であたえられる。したがって、パスＰ1，
Ｐ2，…，Ｐnにおけるパス遅延時間の最大値ｔ
pd,maxは、τmaxと入力遷移の時刻τ0の間の時間間隔と
してつぎのように求めることができる。 ｔpd,max＝τmax −τ0 （20） 前にも述べたように、論理ゲートの出力遷移の時刻が論
理ゲートの過渡電源電流のピークまたは立ち下がりの時
刻に一致するので、τmaxは回路の過渡電源電流波形Ｉ
DDTの最終ピークまたは立ち下がりエッジの時刻τIDDに
対応する。論理ゲートの電源電流ＩGは三角波で近似で
き、Ｇfinalは最後にスイッチングするゲートであるか
ら、τmax以降に電源電流のピークをもつ論理回路は存
在しない。したがって、ｔ＞τmaxなる時刻ｔにおいて
電源電流波形関数ｉDDT(t)は、単調減少関数である。す
なわち、電源電流波形の時間関数をｉDDT(t)とし、時刻
τma x における電源電流の瞬時値を Ｉ′≡ｉDDT(τmax） （21） とすると、ｔ＞τmax なるｔにおいて、 ｉDDT(t)＜ｉDDT（τmax）＝Ｉ′，ｔ＞τmax （22） が成立する。回路が正常に動作するためには、ｔpd,max
が遅延時間の上限値Ｔ′（＝ＴCLK −ＴSKEW−ＴSU）よ
り小さくなければならない。
Ｐ2，…，Ｐnにおけるパス遅延時間の最大値ｔ
pd,maxは、τmaxと入力遷移の時刻τ0の間の時間間隔と
してつぎのように求めることができる。 ｔpd,max＝τmax −τ0 （20） 前にも述べたように、論理ゲートの出力遷移の時刻が論
理ゲートの過渡電源電流のピークまたは立ち下がりの時
刻に一致するので、τmaxは回路の過渡電源電流波形Ｉ
DDTの最終ピークまたは立ち下がりエッジの時刻τIDDに
対応する。論理ゲートの電源電流ＩGは三角波で近似で
き、Ｇfinalは最後にスイッチングするゲートであるか
ら、τmax以降に電源電流のピークをもつ論理回路は存
在しない。したがって、ｔ＞τmaxなる時刻ｔにおいて
電源電流波形関数ｉDDT(t)は、単調減少関数である。す
なわち、電源電流波形の時間関数をｉDDT(t)とし、時刻
τma x における電源電流の瞬時値を Ｉ′≡ｉDDT(τmax） （21） とすると、ｔ＞τmax なるｔにおいて、 ｉDDT(t)＜ｉDDT（τmax）＝Ｉ′，ｔ＞τmax （22） が成立する。回路が正常に動作するためには、ｔpd,max
が遅延時間の上限値Ｔ′（＝ＴCLK −ＴSKEW−ＴSU）よ
り小さくなければならない。
【００４３】 ｔpd,max＝τmax−τ0＜Ｔ′ （23） したがって、回路に故障がないとき、ｔ＝Ｔ′＋τ0＞
τmaxなる時刻ｔにおいて、式（２２）より ｉDDT（Ｔ′＋τ0）＜Ｉ′ （24） が成立する。もし、Ｔ′＋τ0におけるＩDDTの瞬時値が
Ｉ′より大きいならば、つまり、 ｉDDT（Ｔ′＋τ0）＞Ｉ′＝ｉDDT（τmax） （25） ならば、式（２２）よりＴ′＋τ0 がτmax より大きい
ことはありえないので、 τmax＞Ｔ′＋τ0 （26） ∴ｔpd,max＝τmax−τ0＞Ｔ′ （27） となる。もっとも大きな遅延時間ｔpd,maxをもつパスに
おいて、信号の伝搬がシステムクロックに間に合わな
い。すなわち、回路には遅延故障が存在する。したがっ
て、時刻Ｔ′＋τ0における電源電流値ｉDDT（Ｔ′＋τ
0）がＩ′より大きいということは、活性化されたパス
のいずれかに遅延故障があることを示す。逆に、ｉDDT
（Ｔ′＋τ0）がＩ′より小さいということは、活性化
されたパスのいずれにも遅延故障が存在しないことを示
す。
τmaxなる時刻ｔにおいて、式（２２）より ｉDDT（Ｔ′＋τ0）＜Ｉ′ （24） が成立する。もし、Ｔ′＋τ0におけるＩDDTの瞬時値が
Ｉ′より大きいならば、つまり、 ｉDDT（Ｔ′＋τ0）＞Ｉ′＝ｉDDT（τmax） （25） ならば、式（２２）よりＴ′＋τ0 がτmax より大きい
ことはありえないので、 τmax＞Ｔ′＋τ0 （26） ∴ｔpd,max＝τmax−τ0＞Ｔ′ （27） となる。もっとも大きな遅延時間ｔpd,maxをもつパスに
おいて、信号の伝搬がシステムクロックに間に合わな
い。すなわち、回路には遅延故障が存在する。したがっ
て、時刻Ｔ′＋τ0における電源電流値ｉDDT（Ｔ′＋τ
0）がＩ′より大きいということは、活性化されたパス
のいずれかに遅延故障があることを示す。逆に、ｉDDT
（Ｔ′＋τ0）がＩ′より小さいということは、活性化
されたパスのいずれにも遅延故障が存在しないことを示
す。
【００４４】 遅延故障なし，ｉDDT(Ｔ′＋τ0 ）＜Ｉ′ 遅延故障あり，ｉDDT(Ｔ′＋τ0 ）＞Ｉ′ （28） 以上のように、ある既定の時刻におけるＩDDT の瞬時値
を故障のない回路のＩ DDT レベルと比較することによ
り、回路の遅延故障を検出することができる。過渡電源電流積分値 さらに、式（３）および式（４）より、貫通電流ＩSrお
よびＩSfの時間積分値ＱSrおよびＱSfは、それぞれ、
を故障のない回路のＩ DDT レベルと比較することによ
り、回路の遅延故障を検出することができる。過渡電源電流積分値 さらに、式（３）および式（４）より、貫通電流ＩSrお
よびＩSfの時間積分値ＱSrおよびＱSfは、それぞれ、
【００４５】
【数９】
【００４６】であたえられる。したがって、スイッチン
グのとき論理ゲートを流れる貫通電流の積分値ＱS は、
グのとき論理ゲートを流れる貫通電流の積分値ＱS は、
【００４７】
【数１０】
【００４８】であたえられる。ここで、ｔT は入力信号
の遷移時間である。すなわち、論理ゲートに流れ込む貫
通電流ＩS（ＩSrまたはＩSf）の積分値ＱSは、論理ゲー
トの入力遷移時間ｔTに比例する。また、ＱSは、入力信
号の遷移方向が立ち上がり遷移であるか、立ち下がり遷
移であるかに関係ないことがわかる。ＣＭＯＳインバー
タの出力負荷容量Ｃloadへの充電電流ＩCの積分値ＱCは
式（５）より
の遷移時間である。すなわち、論理ゲートに流れ込む貫
通電流ＩS（ＩSrまたはＩSf）の積分値ＱSは、論理ゲー
トの入力遷移時間ｔTに比例する。また、ＱSは、入力信
号の遷移方向が立ち上がり遷移であるか、立ち下がり遷
移であるかに関係ないことがわかる。ＣＭＯＳインバー
タの出力負荷容量Ｃloadへの充電電流ＩCの積分値ＱCは
式（５）より
【００４９】
【数１１】
【００５０】であたえられ、ＣＭＯＳインバータの入力
遷移時間ｔT には依存しない。したがって、論理ゲート
を流れる過渡電流ＩGfおよびＩGrの積分値ＱGfおよびＱ
Grは、式（１），（２），（３１），（３２）より、
遷移時間ｔT には依存しない。したがって、論理ゲート
を流れる過渡電流ＩGfおよびＩGrの積分値ＱGfおよびＱ
Grは、式（１），（２），（３１），（３２）より、
【００５１】
【数１２】
【００５２】ともとめられる。すなわち、論理ゲートの
過渡電流の積分値は論理ゲートの入力遷移時間に比例す
る。図８に、インバータの入力遷移時間を変化させたと
きのインバータの過渡電流の積分値の変化に関する回路
シミュレーションの結果を示している。これらからも、
式（３３），（３４）の考察が正しいことがわかる。図
３ａに示すＣＭＯＳ集積回路は、図１に示したインバー
タを直列に４つ（Ｇ 1，Ｇ2，Ｇ3，Ｇ4）組み合わせたも
のであり、各インバータを流れる電流（ＩG1，ＩG2，Ｉ
G3，ＩG4）は通常一つの電源から供給される。このた
め、集積回路の過渡電源電流応答ＩDDTは、図３ｂのよ
うに各論理ゲートを流れる電流の和として表される（式
（６））。したがって、過渡電源電流ＩDDTの積分値Ｑ
DDTも、各論理ゲートを流れる電流の積分値ＱGn（１＜
ｎ＜Ｎ）の和として表される。Ｎは入力されたテストパ
ターン系列によりスイッチングする論理ゲートの数であ
り、図３ａの場合はＮ＝４である。
過渡電流の積分値は論理ゲートの入力遷移時間に比例す
る。図８に、インバータの入力遷移時間を変化させたと
きのインバータの過渡電流の積分値の変化に関する回路
シミュレーションの結果を示している。これらからも、
式（３３），（３４）の考察が正しいことがわかる。図
３ａに示すＣＭＯＳ集積回路は、図１に示したインバー
タを直列に４つ（Ｇ 1，Ｇ2，Ｇ3，Ｇ4）組み合わせたも
のであり、各インバータを流れる電流（ＩG1，ＩG2，Ｉ
G3，ＩG4）は通常一つの電源から供給される。このた
め、集積回路の過渡電源電流応答ＩDDTは、図３ｂのよ
うに各論理ゲートを流れる電流の和として表される（式
（６））。したがって、過渡電源電流ＩDDTの積分値Ｑ
DDTも、各論理ゲートを流れる電流の積分値ＱGn（１＜
ｎ＜Ｎ）の和として表される。Ｎは入力されたテストパ
ターン系列によりスイッチングする論理ゲートの数であ
り、図３ａの場合はＮ＝４である。
【００５３】
【数１３】
【００５４】図３の例では、過渡電源電流ＩDDTの積分
値ＱDDTは、各インバータを流れる電流の積分値
（ＱG1，ＱG2，ＱG3，ＱG4）の和として表される。各論
理ゲートを流れる電流の積分値ＱGn（１＜ｎ＜Ｎ）は、
式（３３）または式（３４）に示すように、各論理ゲー
トの入力遷移時間ｔTn（１＜ｎ＜Ｎ）にそれぞれ比例す
ることから、ＱDDTはｔTn（１＜ｎ＜Ｎ）の線形多項式
であたえられる。たとえば、図３の例では、ＱDDTは各
インバータの入力遷移時間（ｔT1，ｔT2，ｔT3，ｔT4）
の線形多項式であたえられる。
値ＱDDTは、各インバータを流れる電流の積分値
（ＱG1，ＱG2，ＱG3，ＱG4）の和として表される。各論
理ゲートを流れる電流の積分値ＱGn（１＜ｎ＜Ｎ）は、
式（３３）または式（３４）に示すように、各論理ゲー
トの入力遷移時間ｔTn（１＜ｎ＜Ｎ）にそれぞれ比例す
ることから、ＱDDTはｔTn（１＜ｎ＜Ｎ）の線形多項式
であたえられる。たとえば、図３の例では、ＱDDTは各
インバータの入力遷移時間（ｔT1，ｔT2，ｔT3，ｔT4）
の線形多項式であたえられる。
【００５５】
【数１４】
【００５６】式（３６）において、ａnは論理ゲートＧn
の貫通電流の積分値ＱSnと論理ゲートＧnの入力遷移時
間ｔTnの間の比例係数であり、ｂは各論理ゲートに流れ
込む充電電流ＱCnの和で表される定数項である。断線故障 この原理をもちいることにより、被試験パスにおける断
線故障と断線故障による遅延故障を検出することができ
る。
の貫通電流の積分値ＱSnと論理ゲートＧnの入力遷移時
間ｔTnの間の比例係数であり、ｂは各論理ゲートに流れ
込む充電電流ＱCnの和で表される定数項である。断線故障 この原理をもちいることにより、被試験パスにおける断
線故障と断線故障による遅延故障を検出することができ
る。
【００５７】断線故障は、故障をとおして小さな電流が
流れるため、大きな抵抗Ｒopenでモデル化できる。図９
ａに、入力に断線故障をもつＣＭＯＳインバータの例を
示す。入力信号線Ａに図９ｂに示す信号遷移が生じると
き、断線故障により、断線個所に後続する信号線Ａ′の
信号遷移が図９ｃに示すように遅くなる。このとき、信
号線Ａ′の信号遷移時間ｔT は、断線故障の抵抗をＲ
open、インバータの入力における寄生容量をＣinとする
と、
流れるため、大きな抵抗Ｒopenでモデル化できる。図９
ａに、入力に断線故障をもつＣＭＯＳインバータの例を
示す。入力信号線Ａに図９ｂに示す信号遷移が生じると
き、断線故障により、断線個所に後続する信号線Ａ′の
信号遷移が図９ｃに示すように遅くなる。このとき、信
号線Ａ′の信号遷移時間ｔT は、断線故障の抵抗をＲ
open、インバータの入力における寄生容量をＣinとする
と、
【００５８】
【数１５】
【００５９】であたえられる。ここで、ｔT,typ は故障
がない場合の入力信号の遷移時間の典型値であり、遷移
時間ｔT は電圧値が０．１ＶDDから０．９ＶDDまで立ち
上がる（または、電圧値が０．９ＶDDから０．１ＶDDま
で立ち下がる）のに要する時間としてもとめた。２．２
ＲopenＣinはＣinが０．１ＶDDから０．９ＶDDになるま
での時であり loge（０．９ＶDD／０．１ＶDD）×Ｒ
openＣinにより求めた値である。すなわち、インバータ
の入力信号の遷移時間の増分は、断線故障の抵抗値Ｒ
openに比例する。したがって、被試験パス上のｋ番目の
インバータの入力に断線故障があるとき、ＣＭＯＳ集積
回路の電源電流の積分値ＱDDT は、式（３６），（３
７）より、式（３８）が求まり、断線故障の抵抗値Ｒ
openに応じて線形に変化し、その増分は断線故障の抵抗
値Ｒopenに比例する。
がない場合の入力信号の遷移時間の典型値であり、遷移
時間ｔT は電圧値が０．１ＶDDから０．９ＶDDまで立ち
上がる（または、電圧値が０．９ＶDDから０．１ＶDDま
で立ち下がる）のに要する時間としてもとめた。２．２
ＲopenＣinはＣinが０．１ＶDDから０．９ＶDDになるま
での時であり loge（０．９ＶDD／０．１ＶDD）×Ｒ
openＣinにより求めた値である。すなわち、インバータ
の入力信号の遷移時間の増分は、断線故障の抵抗値Ｒ
openに比例する。したがって、被試験パス上のｋ番目の
インバータの入力に断線故障があるとき、ＣＭＯＳ集積
回路の電源電流の積分値ＱDDT は、式（３６），（３
７）より、式（３８）が求まり、断線故障の抵抗値Ｒ
openに応じて線形に変化し、その増分は断線故障の抵抗
値Ｒopenに比例する。
【００６０】
【数１６】
【００６１】ここで、ＱDDT,typ は故障がない場合の電
源電流の積分値の典型値とする。式（３８）の右辺第２
項の２．２akＣinＲopenはｋ番目のインバータの入力断
線故障にもとづく加算量である。この式（３８）は、図
１０に示すＲopenに対するＱDD T の変化のシミュレーシ
ョン結果とも一致する。図１０は、図３に示した回路に
おいて、インバータＩＮ２の入力信号線に断線故障があ
るときの、断線故障の抵抗値Ｒopenに対するＱDDTの変
化をプロットしたものである。
源電流の積分値の典型値とする。式（３８）の右辺第２
項の２．２akＣinＲopenはｋ番目のインバータの入力断
線故障にもとづく加算量である。この式（３８）は、図
１０に示すＲopenに対するＱDD T の変化のシミュレーシ
ョン結果とも一致する。図１０は、図３に示した回路に
おいて、インバータＩＮ２の入力信号線に断線故障があ
るときの、断線故障の抵抗値Ｒopenに対するＱDDTの変
化をプロットしたものである。
【００６２】したがって、過渡電源電流の積分値ＱDDT
を測定し、故障のない回路の過渡電源電流の積分値Ｑ
DDT,typと比較することにより、被試験パス上の論理ゲ
ートの入力段に存在する断線故障を検出することができ
る。実際のＣＭＯＳ製造プロセスでは、プロセスパラメ
ータのばらつきによって、過渡電源電流の積分値は図１
１に示すようにＱDDT,typ±ΔQの範囲で変動する。ここ
で、ΔQは過渡電源電流の積分値の変動分である。この
ため、ＱDDTが故障のない回路において生じうる過渡電
源電流の積分値の上限値ＱDDT,typ＋ΔQより大きいと
き、被試験パス上に断線故障があると判断することがで
きる。すなわち、ＱDDT,typ＋ΔQより小さいＱDDTはＣ
ＭＯＳ集積回路に断線故障がないことを示し、Ｑ
DDT,typ＋ΔQより大きいＱDDT はＣＭＯＳ集積回路に断
線故障が存在することを示す。
を測定し、故障のない回路の過渡電源電流の積分値Ｑ
DDT,typと比較することにより、被試験パス上の論理ゲ
ートの入力段に存在する断線故障を検出することができ
る。実際のＣＭＯＳ製造プロセスでは、プロセスパラメ
ータのばらつきによって、過渡電源電流の積分値は図１
１に示すようにＱDDT,typ±ΔQの範囲で変動する。ここ
で、ΔQは過渡電源電流の積分値の変動分である。この
ため、ＱDDTが故障のない回路において生じうる過渡電
源電流の積分値の上限値ＱDDT,typ＋ΔQより大きいと
き、被試験パス上に断線故障があると判断することがで
きる。すなわち、ＱDDT,typ＋ΔQより小さいＱDDTはＣ
ＭＯＳ集積回路に断線故障がないことを示し、Ｑ
DDT,typ＋ΔQより大きいＱDDT はＣＭＯＳ集積回路に断
線故障が存在することを示す。
【００６３】 断線故障なし，ＱDDT ＜ＱDDT,typ ＋ΔQ 断線故障あり，ＱDDT ＞ＱDDT,typ ＋ΔQ （39） ここで、ＱDDT,typおよびΔQはプロセス変動に関するシ
ミュレーションなどにより導出できる。入力段故障による遅延故障検出方法（過渡電源電流積分
値利用） つぎに、上で述べた過渡電源電流の時間積分値を利用し
て遅延故障を検出する方法について述べる。上記方法
は、被試験回路の過渡電源電流の積分値を測定し、所定
の値と比較することによって遅延故障を評価する方法で
ある。
ミュレーションなどにより導出できる。入力段故障による遅延故障検出方法（過渡電源電流積分
値利用） つぎに、上で述べた過渡電源電流の時間積分値を利用し
て遅延故障を検出する方法について述べる。上記方法
は、被試験回路の過渡電源電流の積分値を測定し、所定
の値と比較することによって遅延故障を評価する方法で
ある。
【００６４】論理ゲートのゲート遅延時間ｔgdは、入力
信号の遷移時間ｔTに比例する。（Neil H.E.Weele著者
“Principles of CMOS VLSI Design-A Systems Perspec
tive“Second Edition.Addison-Weely Publishing Comp
any.1999年発行の２１６〜２１７頁の式４．５２，式
４．５３による）
信号の遷移時間ｔTに比例する。（Neil H.E.Weele著者
“Principles of CMOS VLSI Design-A Systems Perspec
tive“Second Edition.Addison-Weely Publishing Comp
any.1999年発行の２１６〜２１７頁の式４．５２，式
４．５３による）
【００６５】
【数１７】
【００６６】ここで、ｔgd,step は遷移時間０のステッ
プ入力に対する故障のないインバータの遅延時間であ
る。また、ＶTHはｐ−ＭＯＳまたはｎ−ＭＯＳのしきい
値電圧であり、入力の立ち上がり遷移に対してはＶTH＝
ＶTHN 、入力の立ち下がり遷移に対してはＶTH＝ＶTHP
であたえられる。したがって、入力信号線上に抵抗Ｒ
openでモデル化できる断線故障をもつ論理ゲートのゲー
ト遅延時間ｔgdは、論理ゲートの入力遷移時間が式（３
７）であたえられることから、式（４０）に式（３７）
を代入して、
プ入力に対する故障のないインバータの遅延時間であ
る。また、ＶTHはｐ−ＭＯＳまたはｎ−ＭＯＳのしきい
値電圧であり、入力の立ち上がり遷移に対してはＶTH＝
ＶTHN 、入力の立ち下がり遷移に対してはＶTH＝ＶTHP
であたえられる。したがって、入力信号線上に抵抗Ｒ
openでモデル化できる断線故障をもつ論理ゲートのゲー
ト遅延時間ｔgdは、論理ゲートの入力遷移時間が式（３
７）であたえられることから、式（４０）に式（３７）
を代入して、
【００６７】
【数１８】
【００６８】ともとめることができる。ここで、ｔ
gd,typは故障のない論理ゲートのゲート遅延時間の典型
値である。すなわち、断線故障をもつ論理ゲートのゲー
ト遅延時間ｔgdは故障の抵抗値Ｒopenによって変化し、
ゲート遅延時間の増分δは故障の抵抗値Ｒopenに比例す
る。ゆえに、被試験パス上のいずれかの論理ゲートの入
力に断線故障があるとき、被試験パスのパス遅延時間ｔ
pdもＲopenに比例する。Ｍは論理ゲートの数である。こ
のことを式で示すと、式（１０）に式（４１）を代入し
て式（４２）が得られることから理解される。
gd,typは故障のない論理ゲートのゲート遅延時間の典型
値である。すなわち、断線故障をもつ論理ゲートのゲー
ト遅延時間ｔgdは故障の抵抗値Ｒopenによって変化し、
ゲート遅延時間の増分δは故障の抵抗値Ｒopenに比例す
る。ゆえに、被試験パス上のいずれかの論理ゲートの入
力に断線故障があるとき、被試験パスのパス遅延時間ｔ
pdもＲopenに比例する。Ｍは論理ゲートの数である。こ
のことを式で示すと、式（１０）に式（４１）を代入し
て式（４２）が得られることから理解される。
【００６９】
【数１９】
【００７０】これは、図１２に示すＲopenに対するｔpd
の変化のシミュレーション結果とも一致する。図１２
は、図３に示した回路において、インバータＩＮ２の入
力信号線に断線故障があるときの、断線故障の抵抗値Ｒ
openに対するｔpdの変化をプロットしたものである。パ
スＰ上のある論理ゲートＧkの入力に断線故障が存在す
るとき、Ｇkの貫通電流の積分値ＱSkは、式（３１）お
よび式（３７）より、
の変化のシミュレーション結果とも一致する。図１２
は、図３に示した回路において、インバータＩＮ２の入
力信号線に断線故障があるときの、断線故障の抵抗値Ｒ
openに対するｔpdの変化をプロットしたものである。パ
スＰ上のある論理ゲートＧkの入力に断線故障が存在す
るとき、Ｇkの貫通電流の積分値ＱSkは、式（３１）お
よび式（３７）より、
【００７１】
【数２０】
【００７２】ともとめられる。したがって、集積回路の
過渡電源電流の積分値ＱDDT は、式（３６）より、
過渡電源電流の積分値ＱDDT は、式（３６）より、
【００７３】
【数２１】
【００７４】となり、回路の過渡電源電流の積分値Ｑ
DDT も、断線故障の抵抗値Ｒopenに比例する。したがっ
て、式（４２）および式（４３）より、断線故障をもつ
パスＰの遅延時間ｔpdは、ＣＭＯＳ集積回路の過渡電源
電流の積分値ＱDDTに対して線形に変化する。これは、
図１３に示すＱDDTに対するｔpdの変化のシミュレーシ
ョン結果とも一致する。図１３は、図３に示した回路に
おいて、インバータＩＮ２の入力信号線に断線故障があ
るときの、過渡電源電流の積分値ＱDDTに対するｔpdの
変化をプロットしたものである。
DDT も、断線故障の抵抗値Ｒopenに比例する。したがっ
て、式（４２）および式（４３）より、断線故障をもつ
パスＰの遅延時間ｔpdは、ＣＭＯＳ集積回路の過渡電源
電流の積分値ＱDDTに対して線形に変化する。これは、
図１３に示すＱDDTに対するｔpdの変化のシミュレーシ
ョン結果とも一致する。図１３は、図３に示した回路に
おいて、インバータＩＮ２の入力信号線に断線故障があ
るときの、過渡電源電流の積分値ＱDDTに対するｔpdの
変化をプロットしたものである。
【００７５】式（４３）より求めたＲopenを式（４２）
に代入すると式（４４）が得られる。
に代入すると式（４４）が得られる。
【００７６】
【数２２】
【００７７】パス遅延時間ｔpdが許容できる遅延時間の
上限値Ｔ′となるときの過渡電源電流の積分値をＱmax
とすると、式（４４）においてｔpd＝Ｔ′，ＱDDT＝Ｑ
maxとおいてＱmax を求めると式（４５）となる。
上限値Ｔ′となるときの過渡電源電流の積分値をＱmax
とすると、式（４４）においてｔpd＝Ｔ′，ＱDDT＝Ｑ
maxとおいてＱmax を求めると式（４５）となる。
【００７８】
【数２３】
【００７９】このＱmaxは、遅延故障のないＣＭＯＳ集
積回路の過渡電源電流の積分値ＱDDTの上限値である。
すなわち、ＱDDTがＱmaxより小さいときＣＭＯＳ集積回
路には遅延故障が存在せず、ＱDDTがＱmaxより大きいと
きＣＭＯＳ集積回路に断線故障による遅延故障が存在す
ると判断することができる。 遅延故障なし，ＱDDT ＜Ｑmax 遅延故障あり，ＱDDT ＞Ｑmax （46） 以上のように、過渡電源電流の積分値ＱDDTを既定値Ｑ
maxと比較することにより、回路の遅延故障をテストす
ることができる。ここで、既定値Ｑmaxは、回路シミュ
レーションや統計データから式（４５）をもちいてもと
めることができる。
積回路の過渡電源電流の積分値ＱDDTの上限値である。
すなわち、ＱDDTがＱmaxより小さいときＣＭＯＳ集積回
路には遅延故障が存在せず、ＱDDTがＱmaxより大きいと
きＣＭＯＳ集積回路に断線故障による遅延故障が存在す
ると判断することができる。 遅延故障なし，ＱDDT ＜Ｑmax 遅延故障あり，ＱDDT ＞Ｑmax （46） 以上のように、過渡電源電流の積分値ＱDDTを既定値Ｑ
maxと比較することにより、回路の遅延故障をテストす
ることができる。ここで、既定値Ｑmaxは、回路シミュ
レーションや統計データから式（４５）をもちいてもと
めることができる。
【００８０】過渡電源電流は、集積回路の電源ピンを流
れる過渡電流であり、電圧信号より高い可観測性が保証
されている。このため、過渡電源電流をもちいた遅延故
障試験方法は、電圧信号をもちいた遅延故障試験方法よ
り、高い遅延故障の可観測性を保証することでできる。
たとえば、電圧信号をもちいた遅延故障試験方法は、電
圧信号が集積回路の出力信号線まで伝搬しなければ遅延
故障を検出できないのに対し、過渡電源電流信号をもち
いた遅延故障試験方法は、たとえ電圧信号が集積回路の
出力信号線まで伝搬しなくても、電圧信号が伝搬したパ
スの遅延時間に対応するパルス幅をもつ過渡電源電流信
号が観測可能であるので、遅延故障を検出することがで
きる。また、これに伴って、過渡電源電流信号をもちい
た遅延故障試験方法は、電圧信号を集積回路の出力信号
線まで伝搬させる必要がないので、電圧信号を集積回路
の出力信号線まで伝搬させる必要がある電圧信号をもち
いた従来の遅延故障試験方法に比べ、テストパターン生
成の制約が少ない。このため、テストパターン生成を容
易にすることができる。極端な例では、たとえテストパ
ターン系列をランダムに選択した場合でも、過渡電源電
流信号をもちいた遅延故障試験方法は、選択されたテス
トパターン系列により活性化されるパスの遅延故障を検
出することができる。故障リスト生成方法 つぎに、この発明の故障リスト生成方法について説明す
る。図１４に被試験ＣＭＯＳ集積回路の一例を示す。こ
の被試験集積回路は、３つの入力端子Ｉ１，Ｉ２，Ｉ
３，２つの出力端子Ｏ１，Ｏ２，３つの内部信号ノード
Ｎ１，Ｎ２，Ｎ３ ，５つの論理ゲートＧ１，Ｇ２，Ｇ
３，Ｇ４，Ｇ５をもち、入力端子Ｉ１はインバータ論理
ゲートＧ１の入力側に接続され、その出力側はノードＮ
１を通じてＮＡＮＤ論理ゲートＧ３の一方の入力側に接
続され、入力端子Ｉ２，Ｉ３はＮＡＮＤ論理ゲートＧ２
の入力側に接続され、その出力側はノードＮ２を通じて
論理ゲートＧ３の他方の入力側に接続され、その出力側
はノードＮ３を通じてインバータ論理ゲートＧ４の入力
側とＮＯＲ論理ゲートＧ５の一方の入力側に接続され、
論理ゲートＧ５の他方の入力側に入力端子Ｉ３が接続さ
れ、論理ゲートＧ４，Ｇ５の各出力側に出力端子Ｏ２，
Ｏ３が接続されている。また、図に示していないが論理
ゲートＧ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５は共通の電源端子
に接続されている。
れる過渡電流であり、電圧信号より高い可観測性が保証
されている。このため、過渡電源電流をもちいた遅延故
障試験方法は、電圧信号をもちいた遅延故障試験方法よ
り、高い遅延故障の可観測性を保証することでできる。
たとえば、電圧信号をもちいた遅延故障試験方法は、電
圧信号が集積回路の出力信号線まで伝搬しなければ遅延
故障を検出できないのに対し、過渡電源電流信号をもち
いた遅延故障試験方法は、たとえ電圧信号が集積回路の
出力信号線まで伝搬しなくても、電圧信号が伝搬したパ
スの遅延時間に対応するパルス幅をもつ過渡電源電流信
号が観測可能であるので、遅延故障を検出することがで
きる。また、これに伴って、過渡電源電流信号をもちい
た遅延故障試験方法は、電圧信号を集積回路の出力信号
線まで伝搬させる必要がないので、電圧信号を集積回路
の出力信号線まで伝搬させる必要がある電圧信号をもち
いた従来の遅延故障試験方法に比べ、テストパターン生
成の制約が少ない。このため、テストパターン生成を容
易にすることができる。極端な例では、たとえテストパ
ターン系列をランダムに選択した場合でも、過渡電源電
流信号をもちいた遅延故障試験方法は、選択されたテス
トパターン系列により活性化されるパスの遅延故障を検
出することができる。故障リスト生成方法 つぎに、この発明の故障リスト生成方法について説明す
る。図１４に被試験ＣＭＯＳ集積回路の一例を示す。こ
の被試験集積回路は、３つの入力端子Ｉ１，Ｉ２，Ｉ
３，２つの出力端子Ｏ１，Ｏ２，３つの内部信号ノード
Ｎ１，Ｎ２，Ｎ３ ，５つの論理ゲートＧ１，Ｇ２，Ｇ
３，Ｇ４，Ｇ５をもち、入力端子Ｉ１はインバータ論理
ゲートＧ１の入力側に接続され、その出力側はノードＮ
１を通じてＮＡＮＤ論理ゲートＧ３の一方の入力側に接
続され、入力端子Ｉ２，Ｉ３はＮＡＮＤ論理ゲートＧ２
の入力側に接続され、その出力側はノードＮ２を通じて
論理ゲートＧ３の他方の入力側に接続され、その出力側
はノードＮ３を通じてインバータ論理ゲートＧ４の入力
側とＮＯＲ論理ゲートＧ５の一方の入力側に接続され、
論理ゲートＧ５の他方の入力側に入力端子Ｉ３が接続さ
れ、論理ゲートＧ４，Ｇ５の各出力側に出力端子Ｏ２，
Ｏ３が接続されている。また、図に示していないが論理
ゲートＧ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５は共通の電源端子
に接続されている。
【００８１】上記被試験ＣＭＯＳ集積回路に対しておこ
なった故障シミュレーション結果の一例を図１５に示
す。図１５において、第１列はテストパターン系列の識
別子を示す。図１５の第２列は被試験ＣＭＯＳ集積回路
の入力端子Ｉ１，Ｉ２，Ｉ３にあたえる入力信号（テス
トパターン系列）を示し、第３列は各テストパターン系
列をあたえたとき、故障がない被試験ＣＭＯＳ集積回路
の内部信号ノードＮ１ ，Ｎ２，Ｎ３に生じる信号を示
し、第４列は各テストパターン系列をあたえたとき、故
障がない被試験ＣＭＯＳ集積回路の出力端子Ｏ１，Ｏ２
に生じる信号を示す。ここで、図１５の第２、第３、第
４列における信号“０”，“１”，“Ｒ”，“Ｆ”は、
それぞれ、常時ローレベルの信号＜“０”，“０”＞
（＜＞内の第１要素は初期信号値を示し、第２要素は最
終信号値を示す）、常時ハイレベルの信号（＜“１”，
“１”＞）、ローレベルからハイレベルへの立ち上がり
信号（＜“０”，“１”＞）、ハイレベルからローレベ
ルへの立ち下がり信号（＜“１”，“０”＞）を示す。
このため、各テストパターン系列は２つのテストパター
ンからなり、たとえば、テストパターン系列Ｔ１＝“０
０Ｒ”はＩ１，Ｉ２，Ｉ３＝＜“０００”，“００１”
＞を意味する。つまり“０００”及び“００１”はそれ
ぞれテストパターンであり、“０００”，“００１”の
列はテストパターン系列である。図１５の第５列は、各
テストパターン系列をあたえたとき過渡電源電流をもち
いた試験で検出可能な故障論理ゲートの集合（故障個所
リスト）を示す。
なった故障シミュレーション結果の一例を図１５に示
す。図１５において、第１列はテストパターン系列の識
別子を示す。図１５の第２列は被試験ＣＭＯＳ集積回路
の入力端子Ｉ１，Ｉ２，Ｉ３にあたえる入力信号（テス
トパターン系列）を示し、第３列は各テストパターン系
列をあたえたとき、故障がない被試験ＣＭＯＳ集積回路
の内部信号ノードＮ１ ，Ｎ２，Ｎ３に生じる信号を示
し、第４列は各テストパターン系列をあたえたとき、故
障がない被試験ＣＭＯＳ集積回路の出力端子Ｏ１，Ｏ２
に生じる信号を示す。ここで、図１５の第２、第３、第
４列における信号“０”，“１”，“Ｒ”，“Ｆ”は、
それぞれ、常時ローレベルの信号＜“０”，“０”＞
（＜＞内の第１要素は初期信号値を示し、第２要素は最
終信号値を示す）、常時ハイレベルの信号（＜“１”，
“１”＞）、ローレベルからハイレベルへの立ち上がり
信号（＜“０”，“１”＞）、ハイレベルからローレベ
ルへの立ち下がり信号（＜“１”，“０”＞）を示す。
このため、各テストパターン系列は２つのテストパター
ンからなり、たとえば、テストパターン系列Ｔ１＝“０
０Ｒ”はＩ１，Ｉ２，Ｉ３＝＜“０００”，“００１”
＞を意味する。つまり“０００”及び“００１”はそれ
ぞれテストパターンであり、“０００”，“００１”の
列はテストパターン系列である。図１５の第５列は、各
テストパターン系列をあたえたとき過渡電源電流をもち
いた試験で検出可能な故障論理ゲートの集合（故障個所
リスト）を示す。
【００８２】論理ゲートが遅延故障や断線故障をもつと
き、論理ゲートのスイッチング動作が遅くなり、これに
伴って論理ゲートの過渡電源電流波形が変化するため、
被試験集積回路の過渡電源電流は異常を示す。このた
め、あるテストパターン系列をあたえ過渡電源電流に異
常が生じるか否かを観測することによって、上記入力テ
ストパターン系列によりスイッチング動作を生じる論理
ゲートに対し、これらの論理ゲートが故障しているか否
かを判別することができる。たとえば、図１４に示す被
試験ＣＭＯＳ集積回路にテストパターン系列Ｔ2 をあた
えると、図中に信号状態を示すように被試験ＣＭＯＳ集
積回路内の論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５にスイッ
チング動作を生じ、内部信号ノード（信号線）Ｎ２，Ｎ
３ および出力端子Ｏ１，Ｏ２に遷移信号が生じる。し
たがって、論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５のいずれ
かに故障が存在するとき、テストパターン系列Ｔ２をも
ちいた過渡電源電流試験において過渡電源電流に異常が
観測される。すなわち、テストパターン系列Ｔ２をもち
いた過渡電源電流試験により、論理ゲートＧ２，Ｇ３ ，
Ｇ４，Ｇ５の故障を検出できる。したがって、テストパ
ターン系列Ｔ２に対する故障個所リストは、以上の故障
シミュレーションによりＧＴ２＝｛Ｇ２，Ｇ３ ，Ｇ
４，Ｇ５｝ともとめることができる。
き、論理ゲートのスイッチング動作が遅くなり、これに
伴って論理ゲートの過渡電源電流波形が変化するため、
被試験集積回路の過渡電源電流は異常を示す。このた
め、あるテストパターン系列をあたえ過渡電源電流に異
常が生じるか否かを観測することによって、上記入力テ
ストパターン系列によりスイッチング動作を生じる論理
ゲートに対し、これらの論理ゲートが故障しているか否
かを判別することができる。たとえば、図１４に示す被
試験ＣＭＯＳ集積回路にテストパターン系列Ｔ2 をあた
えると、図中に信号状態を示すように被試験ＣＭＯＳ集
積回路内の論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５にスイッ
チング動作を生じ、内部信号ノード（信号線）Ｎ２，Ｎ
３ および出力端子Ｏ１，Ｏ２に遷移信号が生じる。し
たがって、論理ゲートＧ２，Ｇ３，Ｇ４，Ｇ５のいずれ
かに故障が存在するとき、テストパターン系列Ｔ２をも
ちいた過渡電源電流試験において過渡電源電流に異常が
観測される。すなわち、テストパターン系列Ｔ２をもち
いた過渡電源電流試験により、論理ゲートＧ２，Ｇ３ ，
Ｇ４，Ｇ５の故障を検出できる。したがって、テストパ
ターン系列Ｔ２に対する故障個所リストは、以上の故障
シミュレーションによりＧＴ２＝｛Ｇ２，Ｇ３ ，Ｇ
４，Ｇ５｝ともとめることができる。
【００８３】以上により、あるテストパターン系列で検
出可能な論理ゲート単位の故障リストを生成することが
できる。さらに、この発明の故障リスト生成方法は、論
理ゲート単位での故障リスト生成に限定されるものでは
なく、集積回路内部の信号線に故障を仮定することによ
り信号線を単位として故障リストを生成することもでき
る。図１６に被試験ＣＭＯＳ集積回路を示す。被試験集
積回路は、３つの入力端子Ｉ１，Ｉ２，Ｉ３、２つの出
力端子Ｏ１，Ｏ２、５つの論理ゲートＧ１，Ｇ２，Ｇ
３，Ｇ４，Ｇ５をもち、１２の信号線Ｌ１，Ｌ２，…，
Ｌ１２をもつ。ここで、信号線には入出力信号線も含む
ものとし、分岐した信号線はそれぞれ別々の信号線とし
た。また、出力信号線Ｌ１１，Ｌ１２は出力バッファＧ
６，Ｇ７に接続されているものとする。つまり入力端子
Ｉ１は信号線Ｌ１を通じてインバータ論理ゲートＧ１の
入力側に接続され、入力端子Ｉ２，Ｉ３はそれぞれ信号
線Ｌ２，Ｌ３，Ｌ４を通じてＮＡＮＤ論理ゲートＧ２の
入力側に接続され、論理ゲートＧ１，Ｇ２の各出力側は
信号線Ｌ６，Ｌ７を通じてＮＡＮＤ論理ゲートＧ３の入
力側に接続され、論理ゲートＧ３の出力側は信号線Ｌ
８，Ｌ９を通じてインバータ論理ゲートＧ４の入力側
と、信号線Ｌ８，Ｌ１０を通じてＮＯＲ論理ゲートＧ５
の一方の入力側とに接続され、論理ゲートＧ５の他方の
入力側に入力端子Ｉ３ が信号線Ｌ３，Ｌ５を通じて入力
側に接続され、論理ゲートＧ４の出力側は信号線Ｌ１
１、バッファＧ６を通じて出力端子Ｏ１に接続され、論
理ゲートＧ５の出力側は信号線Ｌ１２、バッファＧ７を
通じて出力端子Ｏ２に接続される。図に示していないが
論理ゲートＧ１ 〜Ｇ５および出力バッファＧ６，Ｇ７
の各電源端子は共通の電源に接続されている。
出可能な論理ゲート単位の故障リストを生成することが
できる。さらに、この発明の故障リスト生成方法は、論
理ゲート単位での故障リスト生成に限定されるものでは
なく、集積回路内部の信号線に故障を仮定することによ
り信号線を単位として故障リストを生成することもでき
る。図１６に被試験ＣＭＯＳ集積回路を示す。被試験集
積回路は、３つの入力端子Ｉ１，Ｉ２，Ｉ３、２つの出
力端子Ｏ１，Ｏ２、５つの論理ゲートＧ１，Ｇ２，Ｇ
３，Ｇ４，Ｇ５をもち、１２の信号線Ｌ１，Ｌ２，…，
Ｌ１２をもつ。ここで、信号線には入出力信号線も含む
ものとし、分岐した信号線はそれぞれ別々の信号線とし
た。また、出力信号線Ｌ１１，Ｌ１２は出力バッファＧ
６，Ｇ７に接続されているものとする。つまり入力端子
Ｉ１は信号線Ｌ１を通じてインバータ論理ゲートＧ１の
入力側に接続され、入力端子Ｉ２，Ｉ３はそれぞれ信号
線Ｌ２，Ｌ３，Ｌ４を通じてＮＡＮＤ論理ゲートＧ２の
入力側に接続され、論理ゲートＧ１，Ｇ２の各出力側は
信号線Ｌ６，Ｌ７を通じてＮＡＮＤ論理ゲートＧ３の入
力側に接続され、論理ゲートＧ３の出力側は信号線Ｌ
８，Ｌ９を通じてインバータ論理ゲートＧ４の入力側
と、信号線Ｌ８，Ｌ１０を通じてＮＯＲ論理ゲートＧ５
の一方の入力側とに接続され、論理ゲートＧ５の他方の
入力側に入力端子Ｉ３ が信号線Ｌ３，Ｌ５を通じて入力
側に接続され、論理ゲートＧ４の出力側は信号線Ｌ１
１、バッファＧ６を通じて出力端子Ｏ１に接続され、論
理ゲートＧ５の出力側は信号線Ｌ１２、バッファＧ７を
通じて出力端子Ｏ２に接続される。図に示していないが
論理ゲートＧ１ 〜Ｇ５および出力バッファＧ６，Ｇ７
の各電源端子は共通の電源に接続されている。
【００８４】上記被試験ＣＭＯＳ集積回路に対しておこ
なった故障シミュレーション結果の一例を図１７に示
す。図１７において、第１列はテストパターン系列の識
別子を示す。図１７の第２列は被試験ＣＭＯＳ集積回路
の入力端子Ｉ１，Ｉ２，Ｉ３にあたえる入力信号を示
し、第３列は各テストパターン系列をあたえたとき被試
験ＣＭＯＳ集積回路の信号線Ｌ１，Ｌ２，…，Ｌ１２に
生じる信号を示し、第４列は各テストパターン系列をあ
たえたとき被試験ＣＭＯＳ集積回路の出力端子Ｏ１，Ｏ
２に生じる信号を示す。ここで、図１７の第２、第３、
第４列における信号“０”，“１”，“Ｒ”，“Ｆ”
は、それぞれ、常時ローレベルの信号＜“０”，“０”
＞（＜＞内の第１要素は初期信号値を示し、第２要素は
最終信号値を示す）、常時ハイレベルの信号（＜
“１”，“１”＞）、ローレベルからハイレベルへの立
ち上がり信号（＜“０”，“１”＞）、ハイレベルから
ローレベルへの立ち下がり信号（＜“１”，“０”＞）
を示す。このため、各テストパターン系列は２つのテス
トパターンからなり、たとえば、テストパターン系列Ｔ
１＝“００Ｒ”はI１I２I３ ＝＜“０００”，“００
１”＞を意味する。図１７の第５列は、各テストパター
ン系列をあたえたとき過渡電源電流をもちいた試験で検
出可能な故障信号線の集合、すなわち、故障個所リスト
を示す。集積回路内部の信号線が断線故障をもつとき、
その故障信号線を入力とする論理ゲートのスイッチング
動作が遅くなり、これに伴って論理回路の過渡電源電流
波形が変化するため、被試験集積回路の過渡電源電流は
異常を示す。このため、あるテストパターン系列をあた
え過渡電源電流に異常が生じるか否かを観測することに
よって、上記入力テストパターン系列によりスイッチン
グ動作を生じる信号線に対し、これらの信号線を入力と
する論理ゲートがスイッチング動作を生じるとき、これ
らの論理回路が故障しているか否かを判別することがで
きる。
なった故障シミュレーション結果の一例を図１７に示
す。図１７において、第１列はテストパターン系列の識
別子を示す。図１７の第２列は被試験ＣＭＯＳ集積回路
の入力端子Ｉ１，Ｉ２，Ｉ３にあたえる入力信号を示
し、第３列は各テストパターン系列をあたえたとき被試
験ＣＭＯＳ集積回路の信号線Ｌ１，Ｌ２，…，Ｌ１２に
生じる信号を示し、第４列は各テストパターン系列をあ
たえたとき被試験ＣＭＯＳ集積回路の出力端子Ｏ１，Ｏ
２に生じる信号を示す。ここで、図１７の第２、第３、
第４列における信号“０”，“１”，“Ｒ”，“Ｆ”
は、それぞれ、常時ローレベルの信号＜“０”，“０”
＞（＜＞内の第１要素は初期信号値を示し、第２要素は
最終信号値を示す）、常時ハイレベルの信号（＜
“１”，“１”＞）、ローレベルからハイレベルへの立
ち上がり信号（＜“０”，“１”＞）、ハイレベルから
ローレベルへの立ち下がり信号（＜“１”，“０”＞）
を示す。このため、各テストパターン系列は２つのテス
トパターンからなり、たとえば、テストパターン系列Ｔ
１＝“００Ｒ”はI１I２I３ ＝＜“０００”，“００
１”＞を意味する。図１７の第５列は、各テストパター
ン系列をあたえたとき過渡電源電流をもちいた試験で検
出可能な故障信号線の集合、すなわち、故障個所リスト
を示す。集積回路内部の信号線が断線故障をもつとき、
その故障信号線を入力とする論理ゲートのスイッチング
動作が遅くなり、これに伴って論理回路の過渡電源電流
波形が変化するため、被試験集積回路の過渡電源電流は
異常を示す。このため、あるテストパターン系列をあた
え過渡電源電流に異常が生じるか否かを観測することに
よって、上記入力テストパターン系列によりスイッチン
グ動作を生じる信号線に対し、これらの信号線を入力と
する論理ゲートがスイッチング動作を生じるとき、これ
らの論理回路が故障しているか否かを判別することがで
きる。
【００８５】たとえば、図１６に示した被試験ＣＭＯＳ
集積回路にテストパターン系列Ｔ６ をあたえると図中に
各部における信号の０，１を表示しているように、被試
験ＣＭＯＳ集積回路内の信号線Ｌ２，Ｌ７，Ｌ８，Ｌ
９，Ｌ１０，Ｌ１１にスイッチングが生じ、さらに被試
験ＣＭＯＳ集積回路内の論理ゲートＧ２，Ｇ３，Ｇ４ お
よび出力バッファＧ６にスイッチングが生じる。信号線
Ｌ１０はスイッチングが生じるが信号線Ｌ１０を入力と
する論理ゲートＧ５はスイッチングが生じない。したが
って、信号線Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１１のいずれ
かに故障が存在するとき、テストパターン系列Ｔ６をも
ちいた過渡電源電流試験において過渡電源電流に異常が
観測される。すなわち、テストパターン系列Ｔ６をもち
いた過渡電源電流試験により、信号線Ｌ２，Ｌ７，Ｌ
８，Ｌ９，Ｌ１１の故障を検出できる。したがって、テ
ストパターン系列Ｔ６に対する故障個所リストは、以上
の故障シミュレーションによりＬＴ６＝｛Ｌ２，Ｌ７，
Ｌ８，Ｌ９，Ｌ１１｝ともとめることができる。
集積回路にテストパターン系列Ｔ６ をあたえると図中に
各部における信号の０，１を表示しているように、被試
験ＣＭＯＳ集積回路内の信号線Ｌ２，Ｌ７，Ｌ８，Ｌ
９，Ｌ１０，Ｌ１１にスイッチングが生じ、さらに被試
験ＣＭＯＳ集積回路内の論理ゲートＧ２，Ｇ３，Ｇ４ お
よび出力バッファＧ６にスイッチングが生じる。信号線
Ｌ１０はスイッチングが生じるが信号線Ｌ１０を入力と
する論理ゲートＧ５はスイッチングが生じない。したが
って、信号線Ｌ２，Ｌ７，Ｌ８，Ｌ９，Ｌ１１のいずれ
かに故障が存在するとき、テストパターン系列Ｔ６をも
ちいた過渡電源電流試験において過渡電源電流に異常が
観測される。すなわち、テストパターン系列Ｔ６をもち
いた過渡電源電流試験により、信号線Ｌ２，Ｌ７，Ｌ
８，Ｌ９，Ｌ１１の故障を検出できる。したがって、テ
ストパターン系列Ｔ６に対する故障個所リストは、以上
の故障シミュレーションによりＬＴ６＝｛Ｌ２，Ｌ７，
Ｌ８，Ｌ９，Ｌ１１｝ともとめることができる。
【００８６】以上により、あるテストパターン系列で検
出可能な信号線単位の故障リストを生成することができ
る。さらに、この発明の故障リスト生成方法は、論理ゲ
ートを接続する信号線単位での故障個所推定に限定され
るものではなく、論理ゲート内部の信号線に故障を仮定
することにより論理ゲート内部の信号線も対象故障とす
ることも可能である。さらに、この発明の故障解析方法
はＣＭＯＳ集積回路に限定されるものではなく、他のタ
イプの半導体集積回路にも適用することができる。
出可能な信号線単位の故障リストを生成することができ
る。さらに、この発明の故障リスト生成方法は、論理ゲ
ートを接続する信号線単位での故障個所推定に限定され
るものではなく、論理ゲート内部の信号線に故障を仮定
することにより論理ゲート内部の信号線も対象故障とす
ることも可能である。さらに、この発明の故障解析方法
はＣＭＯＳ集積回路に限定されるものではなく、他のタ
イプの半導体集積回路にも適用することができる。
【００８７】
【発明の実施の形態】以下、この発明の実施例について
説明する。図１８はこの発明の実施例で使用される故障
シミュレータの構成の一例を示している。この故障シミ
ュレータ１００は、被試験半導体集積回路にあたえるテ
ストパターンを次々と発生するテストパターン発生手段
１０１と、上記テストパターン発生手段１０１により選
定された各テストパターンを、被試験半導体集積回路に
入力した場合の論理シミュレーションを順次おこない、
回路内部の信号線に生じる論理信号値列を計算する論理
シミュレータ１０２と、上記論理シミュレータ１０２に
より計算された各信号線の論理信号値列をもちいて所定
のテストパターン系列により過渡電源電流試験で検出可
能な故障リストを生成する故障リスト生成手段１０３
と、によって構成されている。テストパターン発生手段
１０１、論理シミュレータ１０２、および、故障リスト
生成手段１０３は、ハードウェアで構成してもよいし、
ソフトウェアで構成することもできる。つまりテストパ
ターン発生手段１０１は、例えば入力端子が３つの被試
験半導体集積回路の場合、３つの疑似ランダムパターン
系列発生器を設け、その初期値を互いに異ならせて同一
のクロックで同期して、ランダムパターン系列を発生さ
せ、各クロックごとに３つの疑似ランダムパターン系列
発生器の各出力をテストパターンとして取出せばよい。
あるいは３ビットカウンタにクロックを計数させ、その
各３ビットで表わされた計数値をテストパターンとして
取出してもよい。これらの手法はソフトウェアで構成す
ることも容易に理解されよう。また所要のテストパター
ンをメモリに記憶しておき、これを順次取出してもよ
い。何れにも、被試験半導体集積回路について、何れの
論理ゲートでの遅延故障、何れの信号線での断線故障で
も検出可能な個所として検出できるのに必要な十分なデ
ータが得られるだけの各テストパターンを発生可能に、
例えば疑似ランダム発生器のシフト段数を選定してお
く。
説明する。図１８はこの発明の実施例で使用される故障
シミュレータの構成の一例を示している。この故障シミ
ュレータ１００は、被試験半導体集積回路にあたえるテ
ストパターンを次々と発生するテストパターン発生手段
１０１と、上記テストパターン発生手段１０１により選
定された各テストパターンを、被試験半導体集積回路に
入力した場合の論理シミュレーションを順次おこない、
回路内部の信号線に生じる論理信号値列を計算する論理
シミュレータ１０２と、上記論理シミュレータ１０２に
より計算された各信号線の論理信号値列をもちいて所定
のテストパターン系列により過渡電源電流試験で検出可
能な故障リストを生成する故障リスト生成手段１０３
と、によって構成されている。テストパターン発生手段
１０１、論理シミュレータ１０２、および、故障リスト
生成手段１０３は、ハードウェアで構成してもよいし、
ソフトウェアで構成することもできる。つまりテストパ
ターン発生手段１０１は、例えば入力端子が３つの被試
験半導体集積回路の場合、３つの疑似ランダムパターン
系列発生器を設け、その初期値を互いに異ならせて同一
のクロックで同期して、ランダムパターン系列を発生さ
せ、各クロックごとに３つの疑似ランダムパターン系列
発生器の各出力をテストパターンとして取出せばよい。
あるいは３ビットカウンタにクロックを計数させ、その
各３ビットで表わされた計数値をテストパターンとして
取出してもよい。これらの手法はソフトウェアで構成す
ることも容易に理解されよう。また所要のテストパター
ンをメモリに記憶しておき、これを順次取出してもよ
い。何れにも、被試験半導体集積回路について、何れの
論理ゲートでの遅延故障、何れの信号線での断線故障で
も検出可能な個所として検出できるのに必要な十分なデ
ータが得られるだけの各テストパターンを発生可能に、
例えば疑似ランダム発生器のシフト段数を選定してお
く。
【００８８】論理シミュレータ１０２はソフトウェアで
構成する場合は、テストパターンが被試験半導体集積回
路に入力された場合、そのテストパターンについて、被
試験半導体集積回路の各論理ゲートにおける演算を順次
ソフトウェアにより演算し、その各演算結果をその結果
（論理信号値）が現われる信号線について記憶してゆく
ことを各テストパターンについて行うことにより各信号
線に生じる論理信号値列を容易に得ることができる。論
理シミュレータ１０２をハードウェアで構成する場合
は、例えばフィールドプログラマブルゲートアレー（Ｆ
ＰＧＡ）に被半導体集積回路の回路情報を入力して、被
半導体集積回路を構成し、この回路にテストパターンを
入力した時の各信号線の信号論理値を検出し、これを対
応する信号線ごとに記憶してゆくことを各テストパター
ンごとに順次行わせる構成とすればよい。この論理シミ
ュレータ１０２は、汎用の論理シミュレータ、たとえ
ば、シノプシス社製のＶＨＤＬ System Simulator （Ｖ
ＳＳ）をもちいることができる。故障リスト生成手段１
０３については後で述べる。
構成する場合は、テストパターンが被試験半導体集積回
路に入力された場合、そのテストパターンについて、被
試験半導体集積回路の各論理ゲートにおける演算を順次
ソフトウェアにより演算し、その各演算結果をその結果
（論理信号値）が現われる信号線について記憶してゆく
ことを各テストパターンについて行うことにより各信号
線に生じる論理信号値列を容易に得ることができる。論
理シミュレータ１０２をハードウェアで構成する場合
は、例えばフィールドプログラマブルゲートアレー（Ｆ
ＰＧＡ）に被半導体集積回路の回路情報を入力して、被
半導体集積回路を構成し、この回路にテストパターンを
入力した時の各信号線の信号論理値を検出し、これを対
応する信号線ごとに記憶してゆくことを各テストパター
ンごとに順次行わせる構成とすればよい。この論理シミ
ュレータ１０２は、汎用の論理シミュレータ、たとえ
ば、シノプシス社製のＶＨＤＬ System Simulator （Ｖ
ＳＳ）をもちいることができる。故障リスト生成手段１
０３については後で述べる。
【００８９】つぎに、この発明の故障シミュレータ１０
０を使用して半導体集積回路の故障シミュレーションを
おこなう場合の動作を説明する。図１９はこの発明の故
障シミュレーション方法の処理手順を示している。はじ
めに、テストパターン発生手段１０１が、ステップ２０
１において、故障リストを生成したいテストパターンの
系列のテストパターンの初期値を設定する。つぎに、ス
テップ２０２において、論理シミュレータ１０２が、ス
テップ２０１において設定されたテストパターンを取得
する。つぎに、論理シミュレータ１０２は、ステップ２
０３において取得されたテストパターンを用いて被試験
半導体集積回路の動作の論理シミュレーションをおこな
い、回路内部の信号線に生じる論理信号値を計算し、そ
の論理信号値を各信号線ごとに記憶装置に記憶する。つ
ぎに、故障シミュレータ１００は、ステップ２０４にお
いて、上記テストパターンの系列中で処理されていない
テストパターンが存在するか否かを確認し、処理されて
いないテストパターンが存在するならば、ステップ２０
５で次に選択するテストパターンを設定し（例えば疑似
ランダムパターン発生器の動作を１クロック進め）、ス
テップ２０２およびステップ２０３を繰り返し、ステッ
プ２０４で処理されていないテストパターンが存在しな
いならば（例えば疑似ランダムパターン発生器がそのラ
ンダムパターンの１周期の発生が終了すると）、ステッ
プ２０６に移行する。最後に、ステップ２０６におい
て、故障リスト生成手段１０３が、上記記憶装置に記憶
されている。上記ステップから得られた回路内部の信号
線に生じる論理信号値列をもとに上記テストパターン系
列で検出されうる故障のリストを生成し、処理を終了す
る。つまり前述した例の場合のようにテストパターン系
列が各２つのテストパターンよりなる場合は、テストパ
ターン発生手段１０１から発生された任意の２つのテス
トパターンを取り出してテストパターン系列識別番号を
与え、このテストパターン系列識別番号について検出で
きる故障のリストを作る。上記ステップ２０２，２０
３，２０４において、各テストパターンに対して論理シ
ミュレータ１０２によって計算された論理信号値の時間
系列は、テストパターン系列におけるテストパターンの
時間系列とは対応したものとなる。
０を使用して半導体集積回路の故障シミュレーションを
おこなう場合の動作を説明する。図１９はこの発明の故
障シミュレーション方法の処理手順を示している。はじ
めに、テストパターン発生手段１０１が、ステップ２０
１において、故障リストを生成したいテストパターンの
系列のテストパターンの初期値を設定する。つぎに、ス
テップ２０２において、論理シミュレータ１０２が、ス
テップ２０１において設定されたテストパターンを取得
する。つぎに、論理シミュレータ１０２は、ステップ２
０３において取得されたテストパターンを用いて被試験
半導体集積回路の動作の論理シミュレーションをおこな
い、回路内部の信号線に生じる論理信号値を計算し、そ
の論理信号値を各信号線ごとに記憶装置に記憶する。つ
ぎに、故障シミュレータ１００は、ステップ２０４にお
いて、上記テストパターンの系列中で処理されていない
テストパターンが存在するか否かを確認し、処理されて
いないテストパターンが存在するならば、ステップ２０
５で次に選択するテストパターンを設定し（例えば疑似
ランダムパターン発生器の動作を１クロック進め）、ス
テップ２０２およびステップ２０３を繰り返し、ステッ
プ２０４で処理されていないテストパターンが存在しな
いならば（例えば疑似ランダムパターン発生器がそのラ
ンダムパターンの１周期の発生が終了すると）、ステッ
プ２０６に移行する。最後に、ステップ２０６におい
て、故障リスト生成手段１０３が、上記記憶装置に記憶
されている。上記ステップから得られた回路内部の信号
線に生じる論理信号値列をもとに上記テストパターン系
列で検出されうる故障のリストを生成し、処理を終了す
る。つまり前述した例の場合のようにテストパターン系
列が各２つのテストパターンよりなる場合は、テストパ
ターン発生手段１０１から発生された任意の２つのテス
トパターンを取り出してテストパターン系列識別番号を
与え、このテストパターン系列識別番号について検出で
きる故障のリストを作る。上記ステップ２０２，２０
３，２０４において、各テストパターンに対して論理シ
ミュレータ１０２によって計算された論理信号値の時間
系列は、テストパターン系列におけるテストパターンの
時間系列とは対応したものとなる。
【００９０】図２０は図１９中のステップ２０６におけ
る故障リスト生成方法の処理手順の例を示している。は
じめに、ステップ３０１において、被試験半導体集積回
路内で故障となり得る個所の１つを初期設定する。つぎ
に、ステップ３０２において、上記設定個所が故障した
場合に過渡電源電流試験による故障検出条件を論理シミ
ュレータ１０２により計算された論理信号値系列が満た
すか否かを確認し（この具体的手法は後で述べる）、過
渡電源電流試験による故障検出条件を満たすならば、ス
テップ３０３において上記設定個所を故障リストに登録
し、ステップ３０２で過渡電源電流試験による故障検出
条件を満たさないならば、ステップ３０４に移行する。
ステップ３０４において、他に処理されていない故障と
なり得る個所が存在するか否かを確認し、処理されてい
ない故障となり得る個所が存在するならば、ステップ３
０５で次の故障となり得る個所を設定してステップ３０
２に移る。このようにして被試験半導体集積回路内で故
障となりうるすべての個所が処理されるまでステップ３
０２，３０３，３０４，３０５を繰り返し、処理されて
いない個所が存在しないならば、処理を終了する。
る故障リスト生成方法の処理手順の例を示している。は
じめに、ステップ３０１において、被試験半導体集積回
路内で故障となり得る個所の１つを初期設定する。つぎ
に、ステップ３０２において、上記設定個所が故障した
場合に過渡電源電流試験による故障検出条件を論理シミ
ュレータ１０２により計算された論理信号値系列が満た
すか否かを確認し（この具体的手法は後で述べる）、過
渡電源電流試験による故障検出条件を満たすならば、ス
テップ３０３において上記設定個所を故障リストに登録
し、ステップ３０２で過渡電源電流試験による故障検出
条件を満たさないならば、ステップ３０４に移行する。
ステップ３０４において、他に処理されていない故障と
なり得る個所が存在するか否かを確認し、処理されてい
ない故障となり得る個所が存在するならば、ステップ３
０５で次の故障となり得る個所を設定してステップ３０
２に移る。このようにして被試験半導体集積回路内で故
障となりうるすべての個所が処理されるまでステップ３
０２，３０３，３０４，３０５を繰り返し、処理されて
いない個所が存在しないならば、処理を終了する。
【００９１】図２１は論理ゲート単位で故障リストを生
成する場合、図１９中のステップ２０６における故障リ
スト生成方法の処理手順の例を示している。はじめに、
ステップ４０１において、被試験半導体集積回路内の故
障が生じうる論理ゲートの１つを初期設定する。つぎ
に、ステップ４０２においてその設定論理ゲートの出力
信号線の、論理シミュレータ１０２により計算された論
理信号値系列がスイッチング動作を生じているか否かを
図１９中のステップ２０３での処理結果が、記憶装置に
記憶された各テストパターン系列についての各論理ゲー
トの出力信号線の記憶状態から確認し、上記故障論理ゲ
ートの出力信号線の論理信号値系列がスイッチング動作
を生じているならば、ステップ４０３において上記設定
論理ゲートとそのテストパターン系列を故障リストに登
録する。例えば図１４に示した回路において論理ゲート
Ｇ１が設定されると、その出力信号線（ノード）Ｎ１の
論理信号値系列、つまり図１５中の第３列欄中の第１列
目の１，１，０，０，…の系列からＲ又はＦとなるテス
トパターン系列Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２を探し、
故障リスト中のＧ１に対しＴ９，Ｔ１０，Ｔ１１，Ｔ１
２を登録し、又はテストパターン系列Ｔ９，Ｔ１０，Ｔ
１１，Ｔ１２のそれぞれにＧ１を登録する。ここで、上
記故障論理ゲートの出力信号線が信号値Ｒ（立ち上がり
遷移）をもつときに検出可能な故障と出力信号線が信号
値Ｆ（立ち下がり遷移）をもつときに検出可能な故障が
別の故障であるとして、それらを別々の故障として登録
することもできる。たとえば、論理ゲートＧ１が設定さ
れたとき、Ｇ１の出力信号線がＲをもつときに検出可能
な故障をＧ１Ｒ，Ｇ１の出力信号線がＦをもつときに検
出可能な故障をＧ１Ｆとして故障リストに登録する。上
の例では、論理ゲートＧ１の出力信号線Ｎ１はテストパ
ターン系列Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２にたいしてい
ずれも信号値Ｆをもつため、故障リスト中のＧ１Ｆにた
いしＴ９，Ｔ１０，Ｔ１１，Ｔ１２を登録し、またはテ
ストパターン系列Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２のそれ
ぞれにＧ１Ｆを登録する。ステップ４０２で上記設定論
理ゲートの出力信号線の論理信号値系列がスイッチング
動作を生じていないならば、ステップ４０４に移行す
る。ステップ４０４において、他に処理されていない論
理ゲートが存在するか否かを確認し、処理されていない
論理ゲートが存在するならば、ステップ４０９で次の故
障が起り得る論理ゲートを設定してステップ４０２に移
る。このようにして被試験半導体集積回路内で故障が起
こりうるすべての論理ゲートが処理されるまでステップ
４０２，４０３，４０４，４０５を繰り返し、処理され
ていない論理ゲートが存在しないならば、処理を終了す
る。
成する場合、図１９中のステップ２０６における故障リ
スト生成方法の処理手順の例を示している。はじめに、
ステップ４０１において、被試験半導体集積回路内の故
障が生じうる論理ゲートの１つを初期設定する。つぎ
に、ステップ４０２においてその設定論理ゲートの出力
信号線の、論理シミュレータ１０２により計算された論
理信号値系列がスイッチング動作を生じているか否かを
図１９中のステップ２０３での処理結果が、記憶装置に
記憶された各テストパターン系列についての各論理ゲー
トの出力信号線の記憶状態から確認し、上記故障論理ゲ
ートの出力信号線の論理信号値系列がスイッチング動作
を生じているならば、ステップ４０３において上記設定
論理ゲートとそのテストパターン系列を故障リストに登
録する。例えば図１４に示した回路において論理ゲート
Ｇ１が設定されると、その出力信号線（ノード）Ｎ１の
論理信号値系列、つまり図１５中の第３列欄中の第１列
目の１，１，０，０，…の系列からＲ又はＦとなるテス
トパターン系列Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２を探し、
故障リスト中のＧ１に対しＴ９，Ｔ１０，Ｔ１１，Ｔ１
２を登録し、又はテストパターン系列Ｔ９，Ｔ１０，Ｔ
１１，Ｔ１２のそれぞれにＧ１を登録する。ここで、上
記故障論理ゲートの出力信号線が信号値Ｒ（立ち上がり
遷移）をもつときに検出可能な故障と出力信号線が信号
値Ｆ（立ち下がり遷移）をもつときに検出可能な故障が
別の故障であるとして、それらを別々の故障として登録
することもできる。たとえば、論理ゲートＧ１が設定さ
れたとき、Ｇ１の出力信号線がＲをもつときに検出可能
な故障をＧ１Ｒ，Ｇ１の出力信号線がＦをもつときに検
出可能な故障をＧ１Ｆとして故障リストに登録する。上
の例では、論理ゲートＧ１の出力信号線Ｎ１はテストパ
ターン系列Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２にたいしてい
ずれも信号値Ｆをもつため、故障リスト中のＧ１Ｆにた
いしＴ９，Ｔ１０，Ｔ１１，Ｔ１２を登録し、またはテ
ストパターン系列Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２のそれ
ぞれにＧ１Ｆを登録する。ステップ４０２で上記設定論
理ゲートの出力信号線の論理信号値系列がスイッチング
動作を生じていないならば、ステップ４０４に移行す
る。ステップ４０４において、他に処理されていない論
理ゲートが存在するか否かを確認し、処理されていない
論理ゲートが存在するならば、ステップ４０９で次の故
障が起り得る論理ゲートを設定してステップ４０２に移
る。このようにして被試験半導体集積回路内で故障が起
こりうるすべての論理ゲートが処理されるまでステップ
４０２，４０３，４０４，４０５を繰り返し、処理され
ていない論理ゲートが存在しないならば、処理を終了す
る。
【００９２】設定した論理ゲートの出力信号線の論理信
号値系列がスイッチング動作を生じていれば、そのスイ
ッチング動作をするテストパターン系列を入力した時
に、その時の半導体集積回路の過渡電源電流を測定し、
先に述べた過渡電源電流の所定時刻後の瞬時値、又は過
渡電源電流のパルス幅、或は過渡電源電流の積分値か
ら、その設定論理ゲートが遅延故障を生じているか否か
推定することができる。つまり論理ゲート単位での故障
リストの生成は設定論理ゲートの出力信号線の論理信号
値系列にスイッチング動作が生じているか否かを確認す
ることは故障した場合の過渡電源電流試験による故障検
出条件を満たすか否かを確認することになる。
号値系列がスイッチング動作を生じていれば、そのスイ
ッチング動作をするテストパターン系列を入力した時
に、その時の半導体集積回路の過渡電源電流を測定し、
先に述べた過渡電源電流の所定時刻後の瞬時値、又は過
渡電源電流のパルス幅、或は過渡電源電流の積分値か
ら、その設定論理ゲートが遅延故障を生じているか否か
推定することができる。つまり論理ゲート単位での故障
リストの生成は設定論理ゲートの出力信号線の論理信号
値系列にスイッチング動作が生じているか否かを確認す
ることは故障した場合の過渡電源電流試験による故障検
出条件を満たすか否かを確認することになる。
【００９３】図２２は信号線単位で故障リストを生成す
る場合の図１９中のステップ２０６における故障リスト
生成方法の処理手順の例を示している。はじめに、ステ
ップ５０１において、被試験半導体集積回路内で故障が
生じうる信号線の１つを初期設定する。つぎに、ステッ
プ５０２において、論理シミュレータ１０２により計算
された結果中の上記設定信号線の論理信号値系列がスイ
ッチング動作を生じているか否かを図１９中のステップ
２０３での論理シミュレーションの結果、記憶装置に記
憶されている各テストパターン系列ごとの設定信号線の
論理信号値系列から確認し、上記設定信号線の論理信号
値系列がスイッチング動作を生じているならば、ステッ
プ５０３に移行し、例えば図１６に示した回路において
信号線Ｌ２が設定された場合、その論理信号値系列は図
１７の第３列欄の第２列の０，１，０，１，…，とな
り、この系列中にＲ又はＦがあるかを確認し、この場合
テストパターン系列Ｔ５，Ｔ６，Ｔ７，Ｔ８でＲとなっ
ており、つまりスイッチング動作が生じているからステ
ップ５０３に移行し、上記設定信号線の論理信号値系列
がスイッチング動作を生じていないならば、ステップ５
０５に移行する。つぎに、ステップ５０３において、論
理シミュレータ１０２により計算された結果中の、上記
設定信号線を入力とする論理ゲートの出力信号線の論理
信号値系列が、ステップ５０２でスイッチング動作を生
じているテストパターン系列でスイッチング動作を生じ
ているか否かを確認し、上記設定信号線を入力とする論
理ゲートの出力信号線の論理信号値系列が上記スイッチ
ング動作するテストパターン系列でスイッチング動作を
生じているならば、ステップ５０４において上記設定信
号線を故障リストに登録し、つまり前記例では設定信号
線Ｌ２を入力とする論理ゲートＧ２の出力信号線Ｌ７の
論理信号系列中の、設定入力信号でスイッチング動作す
るテストパターン系列Ｔ５，Ｔ６，Ｔ７，Ｔ８中でＴ６
とＴ８はＦとなっておりスイッチング動作をしているか
ら、設定信号線Ｌ２に対しテストパターン系列Ｔ６，Ｔ
８を登録する。又は故障リストのＴ６，Ｔ８にＬ２を登
録する。ステップ５０３で上記設定信号線を入力とする
論理ゲートの出力信号線の論理信号値系列が上記スイッ
チング動作するテストパターン系列でスイッチング動作
を生じていないならば、ステップ５０５に移行する。ス
テップ５０５において、他に処理されていない故障を起
し得る信号線が存在するか否かを確認し、処理されてい
ない信号線が存在するならばステップ５０６で次の故障
が起り得る信号線を設定してステップ５０２に移る。こ
のようにして被試験半導体集積回路内で故障が起こりう
るすべての信号線が処理されるまでステップ５０２，５
０３，５０４，５０５，５０６を繰り返し、処理されて
いない故障が起り得る信号線が存在しないならば、処理
を終了する。
る場合の図１９中のステップ２０６における故障リスト
生成方法の処理手順の例を示している。はじめに、ステ
ップ５０１において、被試験半導体集積回路内で故障が
生じうる信号線の１つを初期設定する。つぎに、ステッ
プ５０２において、論理シミュレータ１０２により計算
された結果中の上記設定信号線の論理信号値系列がスイ
ッチング動作を生じているか否かを図１９中のステップ
２０３での論理シミュレーションの結果、記憶装置に記
憶されている各テストパターン系列ごとの設定信号線の
論理信号値系列から確認し、上記設定信号線の論理信号
値系列がスイッチング動作を生じているならば、ステッ
プ５０３に移行し、例えば図１６に示した回路において
信号線Ｌ２が設定された場合、その論理信号値系列は図
１７の第３列欄の第２列の０，１，０，１，…，とな
り、この系列中にＲ又はＦがあるかを確認し、この場合
テストパターン系列Ｔ５，Ｔ６，Ｔ７，Ｔ８でＲとなっ
ており、つまりスイッチング動作が生じているからステ
ップ５０３に移行し、上記設定信号線の論理信号値系列
がスイッチング動作を生じていないならば、ステップ５
０５に移行する。つぎに、ステップ５０３において、論
理シミュレータ１０２により計算された結果中の、上記
設定信号線を入力とする論理ゲートの出力信号線の論理
信号値系列が、ステップ５０２でスイッチング動作を生
じているテストパターン系列でスイッチング動作を生じ
ているか否かを確認し、上記設定信号線を入力とする論
理ゲートの出力信号線の論理信号値系列が上記スイッチ
ング動作するテストパターン系列でスイッチング動作を
生じているならば、ステップ５０４において上記設定信
号線を故障リストに登録し、つまり前記例では設定信号
線Ｌ２を入力とする論理ゲートＧ２の出力信号線Ｌ７の
論理信号系列中の、設定入力信号でスイッチング動作す
るテストパターン系列Ｔ５，Ｔ６，Ｔ７，Ｔ８中でＴ６
とＴ８はＦとなっておりスイッチング動作をしているか
ら、設定信号線Ｌ２に対しテストパターン系列Ｔ６，Ｔ
８を登録する。又は故障リストのＴ６，Ｔ８にＬ２を登
録する。ステップ５０３で上記設定信号線を入力とする
論理ゲートの出力信号線の論理信号値系列が上記スイッ
チング動作するテストパターン系列でスイッチング動作
を生じていないならば、ステップ５０５に移行する。ス
テップ５０５において、他に処理されていない故障を起
し得る信号線が存在するか否かを確認し、処理されてい
ない信号線が存在するならばステップ５０６で次の故障
が起り得る信号線を設定してステップ５０２に移る。こ
のようにして被試験半導体集積回路内で故障が起こりう
るすべての信号線が処理されるまでステップ５０２，５
０３，５０４，５０５，５０６を繰り返し、処理されて
いない故障が起り得る信号線が存在しないならば、処理
を終了する。
【００９４】設定した信号線に断線があり、その設定信
号線を入力線とする論理ゲートに断線遅延故障が生じ、
これを過渡電源電流試験により検出できるためには、設
定信号線の論理信号値系列でスイッチング動作があり、
かつそのスイッチング動作で設定信号線を入力線とする
論理ゲートの出力信号線がスイッチング動作しなければ
ならない。よって、設定信号線単位での故障リストの生
成で上述したように、設定信号線の論理信号値系列にス
イッチング動作があるかを確認し、ある場合はそのスイ
ッチング動作で、その設定信号線を入力線とする論理ゲ
ートの出力信号線がスイッチング動作するかをその出力
信号線の論理信号値系列により確認することは、故障し
た場合に過渡電源電流試験による故障検出条件を満すか
否かを確認したことになる。
号線を入力線とする論理ゲートに断線遅延故障が生じ、
これを過渡電源電流試験により検出できるためには、設
定信号線の論理信号値系列でスイッチング動作があり、
かつそのスイッチング動作で設定信号線を入力線とする
論理ゲートの出力信号線がスイッチング動作しなければ
ならない。よって、設定信号線単位での故障リストの生
成で上述したように、設定信号線の論理信号値系列にス
イッチング動作があるかを確認し、ある場合はそのスイ
ッチング動作で、その設定信号線を入力線とする論理ゲ
ートの出力信号線がスイッチング動作するかをその出力
信号線の論理信号値系列により確認することは、故障し
た場合に過渡電源電流試験による故障検出条件を満すか
否かを確認したことになる。
【００９５】次に信号伝搬パスを単位として故障リスト
を生成する場合の処理手順の例を図２３を参照して説明
する。ステップ８０１で故障が起こり得る信号伝搬パス
の１つを初期設定する。ステップ８０２で、図１９中の
ステップ２０３による論理シミュレーションの結果が記
憶されている記憶装置の記憶内容から、各テストパター
ン系列ごとに、その設定信号伝搬パスの各部がすべてス
イッチングしているか否かを調べ、すべてスイッチング
していれば、ステップ８０３でそのテストパターン系列
と、設定した信号伝搬パスとを故障リストに登録する。
つまり例えば論理ゲート単位の論理シミュレーションで
は、図１４に示した半導体集積回路の場合には、各テス
トパターン系列に対し、図１５に示したように各入力端
子、各内部ノード、各出力端子が変化する。よって例え
ば設定された故障が起こり得る信号伝搬パスが＜Ｉ１，
Ｎ１，Ｎ３，Ｏ１＞の場合、論理シミュレーションの結
果の記憶装置から、テストパターン系列Ｔ９に対し、Ｉ
１がＲ、Ｎ１がＦ、Ｎ３がＲ、Ｏ１がＦであり、このパ
ス上のすべての各部がスイッチングする。またテストパ
ターン系列Ｔ１０，Ｔ１１に対してもＩ１がＲ、Ｎ１が
Ｆ、Ｎ３がＲ、Ｏ１がＦであり、同様にこのパス上の全
ての各部がスイッチングする。よって故障リストに信号
伝搬パス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞に対し、テストパ
ターン系列Ｔ９，Ｔ１０，Ｔ１１を登録し、又はテスト
パターン系列Ｔ９，Ｔ１０，Ｔ１１のそれぞれに対し、
パス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞を登録する。同様にし
て例えば内部信号線単位の論理シミュレーションでは、
図１６に示した半導体集積回路の場合には、各テストパ
ターン系列に対し、図１７に示したように、各入力端
子、各内部信号線、各出力端子が変化する。よって例え
ば設定された故障が起こり得る信号伝搬パスが＜Ｉ３，
Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞の場合、論理シミュレーシ
ョンの結果の記憶装置から、テストパターン系列Ｔ１に
対し、Ｉ３がＲ、Ｌ３がＲ、Ｌ５がＲ、Ｌ１２がＦ、Ｏ
２がＦであり、このパス上の全ての各部がスイッチング
する。またテストパターン系列Ｔ２に対してもＩ３が
Ｒ、Ｌ３がＲ、Ｌ５がＲ、Ｌ１２がＦ、Ｏ２がＦであ
り、同様にこのパス上の全ての各部がスイッチングす
る。よって故障リストに信号伝搬パス＜Ｉ３，Ｌ３，Ｌ
５，Ｌ１２，Ｏ２＞に対し、テストパターン系列Ｔ１，
Ｔ２を登録し、又はテストパターン系列Ｔ１，Ｔ２に対
してパス＜Ｉ３，Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞をそれぞ
れ登録する。ここで、故障リストに登録される信号伝搬
パスは、被試験回路の入力端子から出力端子まで到達す
るパスに限定されるものではなく、たとえば図１６に示
した半導体集積回路の＜Ｉ１，Ｎ１＞、または図１６に
示した半導体集積回路の＜Ｉ１，Ｌ１，Ｌ６＞のように
出力端子まで到達しない信号伝搬パスを対象とすること
もできる。
を生成する場合の処理手順の例を図２３を参照して説明
する。ステップ８０１で故障が起こり得る信号伝搬パス
の１つを初期設定する。ステップ８０２で、図１９中の
ステップ２０３による論理シミュレーションの結果が記
憶されている記憶装置の記憶内容から、各テストパター
ン系列ごとに、その設定信号伝搬パスの各部がすべてス
イッチングしているか否かを調べ、すべてスイッチング
していれば、ステップ８０３でそのテストパターン系列
と、設定した信号伝搬パスとを故障リストに登録する。
つまり例えば論理ゲート単位の論理シミュレーションで
は、図１４に示した半導体集積回路の場合には、各テス
トパターン系列に対し、図１５に示したように各入力端
子、各内部ノード、各出力端子が変化する。よって例え
ば設定された故障が起こり得る信号伝搬パスが＜Ｉ１，
Ｎ１，Ｎ３，Ｏ１＞の場合、論理シミュレーションの結
果の記憶装置から、テストパターン系列Ｔ９に対し、Ｉ
１がＲ、Ｎ１がＦ、Ｎ３がＲ、Ｏ１がＦであり、このパ
ス上のすべての各部がスイッチングする。またテストパ
ターン系列Ｔ１０，Ｔ１１に対してもＩ１がＲ、Ｎ１が
Ｆ、Ｎ３がＲ、Ｏ１がＦであり、同様にこのパス上の全
ての各部がスイッチングする。よって故障リストに信号
伝搬パス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞に対し、テストパ
ターン系列Ｔ９，Ｔ１０，Ｔ１１を登録し、又はテスト
パターン系列Ｔ９，Ｔ１０，Ｔ１１のそれぞれに対し、
パス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞を登録する。同様にし
て例えば内部信号線単位の論理シミュレーションでは、
図１６に示した半導体集積回路の場合には、各テストパ
ターン系列に対し、図１７に示したように、各入力端
子、各内部信号線、各出力端子が変化する。よって例え
ば設定された故障が起こり得る信号伝搬パスが＜Ｉ３，
Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞の場合、論理シミュレーシ
ョンの結果の記憶装置から、テストパターン系列Ｔ１に
対し、Ｉ３がＲ、Ｌ３がＲ、Ｌ５がＲ、Ｌ１２がＦ、Ｏ
２がＦであり、このパス上の全ての各部がスイッチング
する。またテストパターン系列Ｔ２に対してもＩ３が
Ｒ、Ｌ３がＲ、Ｌ５がＲ、Ｌ１２がＦ、Ｏ２がＦであ
り、同様にこのパス上の全ての各部がスイッチングす
る。よって故障リストに信号伝搬パス＜Ｉ３，Ｌ３，Ｌ
５，Ｌ１２，Ｏ２＞に対し、テストパターン系列Ｔ１，
Ｔ２を登録し、又はテストパターン系列Ｔ１，Ｔ２に対
してパス＜Ｉ３，Ｌ３，Ｌ５，Ｌ１２，Ｏ２＞をそれぞ
れ登録する。ここで、故障リストに登録される信号伝搬
パスは、被試験回路の入力端子から出力端子まで到達す
るパスに限定されるものではなく、たとえば図１６に示
した半導体集積回路の＜Ｉ１，Ｎ１＞、または図１６に
示した半導体集積回路の＜Ｉ１，Ｌ１，Ｌ６＞のように
出力端子まで到達しない信号伝搬パスを対象とすること
もできる。
【００９６】このようにステップ８０３で故障リストに
登録後、又はステップ８０２でそのパスの全ての各部で
スイッチングを行うテストパターン系列がない場合はス
テップ８０４で処理していない信号伝搬パスが残ってい
ないかを調べ、残っていればステップ８０５で次の故障
が起こり得る信号伝搬パスを設定してステップ８０３に
移る。このようにして処理していない故障が起こり得る
信号伝搬パスが残っている限り、ステップ８０２，８０
３，８０４，８０５を繰り返し、故障が起こり得る信号
伝搬パスの全てについて処理を済ますと終了となり、故
障リストが完成される。図１４に示した半導体集積回路
について論理ゲートがスイッチングするかの論理シミュ
レーションを行った場合の故障リストは図２４に示すよ
うになり、図１６に示した半導体集積回路について内部
信号線がスイッチングするかの論理シミュレーションを
行った場合の故障リストは図２５に示すようになる。
登録後、又はステップ８０２でそのパスの全ての各部で
スイッチングを行うテストパターン系列がない場合はス
テップ８０４で処理していない信号伝搬パスが残ってい
ないかを調べ、残っていればステップ８０５で次の故障
が起こり得る信号伝搬パスを設定してステップ８０３に
移る。このようにして処理していない故障が起こり得る
信号伝搬パスが残っている限り、ステップ８０２，８０
３，８０４，８０５を繰り返し、故障が起こり得る信号
伝搬パスの全てについて処理を済ますと終了となり、故
障リストが完成される。図１４に示した半導体集積回路
について論理ゲートがスイッチングするかの論理シミュ
レーションを行った場合の故障リストは図２４に示すよ
うになり、図１６に示した半導体集積回路について内部
信号線がスイッチングするかの論理シミュレーションを
行った場合の故障リストは図２５に示すようになる。
【００９７】上述では全てのテストパターンについて論
理シミュレーションを行った後、故障リストを作成した
が、１つのテストパターン系列ごとに論理シミュレーシ
ョンの結果について故障リストへの登録の必要があれば
登録し、全てのテストパターン系列について論理シミュ
レーションを終了すると故障リストの生成が終了するよ
うにすることもできる。その処理手順の例を図２６に示
す。例えば入力端子が３つの被試験半導体集積回路の場
合、３つの疑似ランダムパターン系列発生器を設け、そ
の初期値を互いに異ならせて同一のクロックで同期し
て、ランダムパターン系列を発生させ、かつ各出力を１
クロック遅延レジスタに入力する。テストパターン系列
は、各クロックごとに３つの遅延レジスタの各出力のテ
ストパターンを取り出し、その後、３つの疑似ランダム
パターン系列発生器の各出力をテストパターンとして取
り出すことにより生成できる。ステップ９０１におい
て、故障リストを生成したいテストパターン系列の１つ
を選択し、例えば前述したように遅延レジスタの出力と
疑似ランダムパターン発生器の出力よりなるテストパタ
ーン系列を選択し、次にステップ９０２で選択したテス
トパターン系列中のテストパターンの初期値、例えば各
遅延レジスタの出力を設定する。ステップ９０３におい
て、設定されたテストパターンを取得し、ステップ９０
４において取得されたテストパターンを用いて被試験半
導体集積回路の動作の論理シミュレーションをおこな
い、回路内部の信号線に生じる論理信号値を計算し、そ
の論理信号値を各信号線ごとに記憶装置に記憶する。ス
テップ９０５において、上記選択したテストパターン系
列中に処理されていないテストパターンが存在するか否
かを確認し、処理されていないテストパターンが存在す
るならば、ステップ９０６で次に選択するテストパター
ン、例えば疑似ランダムパターン発生器の各出力を設定
し、ステップ９０３及びステップ９０４を繰り返し、ス
テップ９０５で処理されていないテストパターンが存在
しないならばステップ９０７でそのテストパターン系列
についての論理シミュレーション結果に基づいて故障リ
ストへの登録のための処理を行う。この処理については
後で述べる。次にステップ９０８に移り選択していない
テストパターン系列が残っているか否かを判断し、残っ
ていればステップ９０１に移りテストパターン系列を選
択する。例えば疑似ランダムパターン発生器の動作を１
クロック進める。再びその新たに選択したテストパター
ン系列についてステップ９０２〜９０７の処理がおこな
われる。ステップ９０８で選択していないテストパター
ン系列が残っていなければ、例えば疑似ランダムパター
ン発生器がそのランダムパターンの１周期の発生が終了
すると、処理は終了する。
理シミュレーションを行った後、故障リストを作成した
が、１つのテストパターン系列ごとに論理シミュレーシ
ョンの結果について故障リストへの登録の必要があれば
登録し、全てのテストパターン系列について論理シミュ
レーションを終了すると故障リストの生成が終了するよ
うにすることもできる。その処理手順の例を図２６に示
す。例えば入力端子が３つの被試験半導体集積回路の場
合、３つの疑似ランダムパターン系列発生器を設け、そ
の初期値を互いに異ならせて同一のクロックで同期し
て、ランダムパターン系列を発生させ、かつ各出力を１
クロック遅延レジスタに入力する。テストパターン系列
は、各クロックごとに３つの遅延レジスタの各出力のテ
ストパターンを取り出し、その後、３つの疑似ランダム
パターン系列発生器の各出力をテストパターンとして取
り出すことにより生成できる。ステップ９０１におい
て、故障リストを生成したいテストパターン系列の１つ
を選択し、例えば前述したように遅延レジスタの出力と
疑似ランダムパターン発生器の出力よりなるテストパタ
ーン系列を選択し、次にステップ９０２で選択したテス
トパターン系列中のテストパターンの初期値、例えば各
遅延レジスタの出力を設定する。ステップ９０３におい
て、設定されたテストパターンを取得し、ステップ９０
４において取得されたテストパターンを用いて被試験半
導体集積回路の動作の論理シミュレーションをおこな
い、回路内部の信号線に生じる論理信号値を計算し、そ
の論理信号値を各信号線ごとに記憶装置に記憶する。ス
テップ９０５において、上記選択したテストパターン系
列中に処理されていないテストパターンが存在するか否
かを確認し、処理されていないテストパターンが存在す
るならば、ステップ９０６で次に選択するテストパター
ン、例えば疑似ランダムパターン発生器の各出力を設定
し、ステップ９０３及びステップ９０４を繰り返し、ス
テップ９０５で処理されていないテストパターンが存在
しないならばステップ９０７でそのテストパターン系列
についての論理シミュレーション結果に基づいて故障リ
ストへの登録のための処理を行う。この処理については
後で述べる。次にステップ９０８に移り選択していない
テストパターン系列が残っているか否かを判断し、残っ
ていればステップ９０１に移りテストパターン系列を選
択する。例えば疑似ランダムパターン発生器の動作を１
クロック進める。再びその新たに選択したテストパター
ン系列についてステップ９０２〜９０７の処理がおこな
われる。ステップ９０８で選択していないテストパター
ン系列が残っていなければ、例えば疑似ランダムパター
ン発生器がそのランダムパターンの１周期の発生が終了
すると、処理は終了する。
【００９８】図２６中のステップ９０７における故障リ
ストへの登録処理手順の例を図２１を参照して説明す
る。ステップ４０１において、被試験半導体集積回路内
の故障が生じうる論理ゲートの１つを初期設定する。次
に、ステップ４０２において、論理シミュレータ１０２
により、その時、図２６中のステップ９０１で選択され
たテストパターン系列に対し、計算された結果中の上記
設定論理ゲートの出力信号線の論理信号値系列がスイッ
チング動作を生じているか否かを確認し、上記設定論理
ゲートの出力信号線の論理信号値系列がスイッチング動
作を生じているならば、ステップ４０３において上記設
定論理ゲートとそのテストパターン系列を故障リストに
登録する。例えば図１４に示した回路において論理ゲー
トＧ１が設定されると、その出力信号線（ノード）Ｎ１
の論理信号値系列、図１５中の第３列欄中の第１列目を
見ればテストパターン系列Ｔ９が選択されていれば故障
リストのＴ９にＧ１を登録し、又はＧ１にＴ９を登録す
る。ここで、上記故障論理ゲートの出力信号線が信号値
Ｒ（立ち上がり遷移）をもつときに検出可能な故障と出
力信号線が信号値Ｆ（立ち下がり遷移）をもつときに検
出可能な故障が別の故障であるとして、それらを別々の
故障として登録することもできる。たとえば、論理ゲー
トＧ１が設定されたとき、Ｇ１の出力信号線がＲをもつ
ときに検出可能な故障をＧ１Ｒ，Ｇ１の出力信号線がＦ
をもつときに検出可能な故障をＧ１Ｆとして故障リスト
に登録する。上の例では、論理ゲートＧ１の出力信号線
Ｎ１はテストパターン系列Ｔ９にたいして信号値Ｆをも
つため、故障リスト中のＧ１ＦにたいしＴ９を登録し、
またはテストパターン系列Ｔ９にＧ１Ｆを登録する。上
記設定論理ゲートの出力信号線の論理信号値系列がスイ
ッチング動作を生じていないならば、ステップ４０４に
移行する。ステップ４０４において他に処理されていな
い論理ゲートが存在するか否かを確認し、処理されてい
ない論理ゲートが存在するならば、ステップ４０５で次
の故障が起こり得る論理ゲートを設定してステップ４０
２に移る。このように被試験半導体集積回路内で故障が
起こり得るすべての論理ゲートが処理されるまでステッ
プ４０２，４０３，４０４，４０５を繰り返し、処理さ
れていない論理ゲートが存在しないならば、処理を終了
する。このようにして各テストパターン系列を選択する
ごとに、全ての故障となり得る論理ゲートについて、そ
のテストパターン系列と設定論理ゲートを故障リストに
登録するか否かの処理をする。
ストへの登録処理手順の例を図２１を参照して説明す
る。ステップ４０１において、被試験半導体集積回路内
の故障が生じうる論理ゲートの１つを初期設定する。次
に、ステップ４０２において、論理シミュレータ１０２
により、その時、図２６中のステップ９０１で選択され
たテストパターン系列に対し、計算された結果中の上記
設定論理ゲートの出力信号線の論理信号値系列がスイッ
チング動作を生じているか否かを確認し、上記設定論理
ゲートの出力信号線の論理信号値系列がスイッチング動
作を生じているならば、ステップ４０３において上記設
定論理ゲートとそのテストパターン系列を故障リストに
登録する。例えば図１４に示した回路において論理ゲー
トＧ１が設定されると、その出力信号線（ノード）Ｎ１
の論理信号値系列、図１５中の第３列欄中の第１列目を
見ればテストパターン系列Ｔ９が選択されていれば故障
リストのＴ９にＧ１を登録し、又はＧ１にＴ９を登録す
る。ここで、上記故障論理ゲートの出力信号線が信号値
Ｒ（立ち上がり遷移）をもつときに検出可能な故障と出
力信号線が信号値Ｆ（立ち下がり遷移）をもつときに検
出可能な故障が別の故障であるとして、それらを別々の
故障として登録することもできる。たとえば、論理ゲー
トＧ１が設定されたとき、Ｇ１の出力信号線がＲをもつ
ときに検出可能な故障をＧ１Ｒ，Ｇ１の出力信号線がＦ
をもつときに検出可能な故障をＧ１Ｆとして故障リスト
に登録する。上の例では、論理ゲートＧ１の出力信号線
Ｎ１はテストパターン系列Ｔ９にたいして信号値Ｆをも
つため、故障リスト中のＧ１ＦにたいしＴ９を登録し、
またはテストパターン系列Ｔ９にＧ１Ｆを登録する。上
記設定論理ゲートの出力信号線の論理信号値系列がスイ
ッチング動作を生じていないならば、ステップ４０４に
移行する。ステップ４０４において他に処理されていな
い論理ゲートが存在するか否かを確認し、処理されてい
ない論理ゲートが存在するならば、ステップ４０５で次
の故障が起こり得る論理ゲートを設定してステップ４０
２に移る。このように被試験半導体集積回路内で故障が
起こり得るすべての論理ゲートが処理されるまでステッ
プ４０２，４０３，４０４，４０５を繰り返し、処理さ
れていない論理ゲートが存在しないならば、処理を終了
する。このようにして各テストパターン系列を選択する
ごとに、全ての故障となり得る論理ゲートについて、そ
のテストパターン系列と設定論理ゲートを故障リストに
登録するか否かの処理をする。
【００９９】信号線単位で故障リストを生成する場合の
図２６中のステップ９０７における故障リスト生成方法
の処理手順の例を図２２を参照して説明する。ステップ
５０１において、被試験半導体集積回路内で故障が生じ
うる信号線の１つを初期設定する。つぎに、ステップ５
０２において、論理シミュレータ１０２により図２６中
のステップ９０１で選択されたテストパターン系列に対
し、計算された結果中の上記設定信号線の論理信号値系
列がスイッチング動作を生じているか否かを確認し、上
記設定信号線の論理信号値系列がスイッチング動作を生
じているならば、ステップ５０３に移行し、上記設定信
号線の論理信号値系列がスイッチング動作を生じていな
いならば、ステップ５０５に移行する。つぎにステップ
５０３において、論理シミュレータ１０２により図２６
中のステップ９０１で選択されたテストパターン系列に
対し計算された結果中の、上記設定信号線を入力とする
論理ゲートの出力信号線の論理信号値系列がスイッチン
グ動作を生じているか否かを確認し、上記設定信号線を
入力とする論理ゲートの出力信号線の論理信号値系列が
上記テストパターン系列でスイッチング動作を生じてい
るならばステップ５０４において上記設定信号線を故障
リストに登録する。つまり例えば図１６に示した回路で
図２６中のステップ９０１でテストパターン系列Ｔ１が
選択され、図２２のステップ５０１において信号線Ｌ３
が設定されたとき、Ｌ３及びＬ３を入力とする論理ゲー
トＧ５の出力信号線Ｌ１２にスイッチング動作が生じて
いるため、故障リスト中の設定信号線Ｌ３にテストパタ
ーン系列Ｔ１を登録する、又はＴ１にＬ３を登録する。
上記設定信号線を入力とする論理ゲートの出力信号線の
論理信号値系列がその時選択したテストパターン系列で
スイッチング動作を生じていないならば、ステップ５０
５に移行する。ステップ５０５において、他に処理され
ていない故障を起こし得る信号線が存在するか否かを確
認し、処理されていない信号線が存在するならばステッ
プ５０６でつぎの故障が起こり得る信号線を設定してス
テップ５０２に移る。このようにして被試験半導体集積
回路内で故障が起こり得るすべての信号線が処理される
までステップ５０２，５０３，５０４，５０５，５０６
を繰り返し、処理されていない故障が起こり得る信号線
が存在しないならば、処理を終了する。このような処理
をステップ９０１でテストパターンが選択されるごと
に、行う。
図２６中のステップ９０７における故障リスト生成方法
の処理手順の例を図２２を参照して説明する。ステップ
５０１において、被試験半導体集積回路内で故障が生じ
うる信号線の１つを初期設定する。つぎに、ステップ５
０２において、論理シミュレータ１０２により図２６中
のステップ９０１で選択されたテストパターン系列に対
し、計算された結果中の上記設定信号線の論理信号値系
列がスイッチング動作を生じているか否かを確認し、上
記設定信号線の論理信号値系列がスイッチング動作を生
じているならば、ステップ５０３に移行し、上記設定信
号線の論理信号値系列がスイッチング動作を生じていな
いならば、ステップ５０５に移行する。つぎにステップ
５０３において、論理シミュレータ１０２により図２６
中のステップ９０１で選択されたテストパターン系列に
対し計算された結果中の、上記設定信号線を入力とする
論理ゲートの出力信号線の論理信号値系列がスイッチン
グ動作を生じているか否かを確認し、上記設定信号線を
入力とする論理ゲートの出力信号線の論理信号値系列が
上記テストパターン系列でスイッチング動作を生じてい
るならばステップ５０４において上記設定信号線を故障
リストに登録する。つまり例えば図１６に示した回路で
図２６中のステップ９０１でテストパターン系列Ｔ１が
選択され、図２２のステップ５０１において信号線Ｌ３
が設定されたとき、Ｌ３及びＬ３を入力とする論理ゲー
トＧ５の出力信号線Ｌ１２にスイッチング動作が生じて
いるため、故障リスト中の設定信号線Ｌ３にテストパタ
ーン系列Ｔ１を登録する、又はＴ１にＬ３を登録する。
上記設定信号線を入力とする論理ゲートの出力信号線の
論理信号値系列がその時選択したテストパターン系列で
スイッチング動作を生じていないならば、ステップ５０
５に移行する。ステップ５０５において、他に処理され
ていない故障を起こし得る信号線が存在するか否かを確
認し、処理されていない信号線が存在するならばステッ
プ５０６でつぎの故障が起こり得る信号線を設定してス
テップ５０２に移る。このようにして被試験半導体集積
回路内で故障が起こり得るすべての信号線が処理される
までステップ５０２，５０３，５０４，５０５，５０６
を繰り返し、処理されていない故障が起こり得る信号線
が存在しないならば、処理を終了する。このような処理
をステップ９０１でテストパターンが選択されるごと
に、行う。
【０１００】信号伝搬パス単位で故障リストを生成する
場合の図２６中のステップ９０７における故障リスト生
成方法の処理手順の例を図２３を参照して説明する。ス
テップ８０１において、被試験半導体集積回路内で故障
が生じうる信号伝搬パスの１つを初期設定する。つぎ
に、ステップ８０２において、論理シミュレータ１０２
により図２６中のステップ９０１で選択されたテストパ
ターン系列に対し、計算された結果中の上記設定信号伝
搬パスの各部が全てスイッチングしているかを調べ、全
てスイッチングしているならば、ステップ８０３に移行
し、上記設定信号伝搬パスを故障リストに登録する。つ
まり例えば図１４に示した回路で図２６中のステップ９
０１でテストパターン系列Ｔ９が選択され、図２３のス
テップ８０１において信号伝搬パス＜Ｉ１，Ｎ１，Ｎ
３，Ｏ１＞が設定されたとき、そのパス上の各部が全て
スイッチングするため、故障リスト中の設定信号伝搬パ
ス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞にテストパターン系列Ｔ
９を登録する、又はＴ９に＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞
を登録する。ここで、故障リストに登録される信号伝搬
パスは、被試験回路の入力端子から出力端子まで到達す
るパスに限定されるものではなく、たとえば図１６に示
した半導体集積回路の＜Ｉ１，Ｎ１＞、または図１６に
示した半導体集積回路の＜Ｉ１，Ｌ１，Ｌ６＞のように
出力端子まで到達しない信号伝搬パスを対象とすること
もできる。上記設定信号伝搬パスの各部のいずれかでス
イッチングが生じていないならば、ステップ８０４に移
行する。ステップ８０４において、他に処理されていな
い故障を起こし得る信号伝搬パスが存在するか否かを確
認し、処理されていない信号伝搬パスが存在するならば
ステップ８０５でつぎの故障が起こり得る信号伝搬パス
を設定してステップ８０２に移る。このようにして被試
験半導体集積回路内で故障が起こり得るすべての信号伝
搬パスが処理されるまでステップ８０２，８０３，８０
４，８０５を繰り返し、処理されていない故障が起こり
得る信号伝搬パスが存在しないならば、処理を終了す
る。このような処理をステップ９０１でテストパターン
が選択されるごとに、行う。
場合の図２６中のステップ９０７における故障リスト生
成方法の処理手順の例を図２３を参照して説明する。ス
テップ８０１において、被試験半導体集積回路内で故障
が生じうる信号伝搬パスの１つを初期設定する。つぎ
に、ステップ８０２において、論理シミュレータ１０２
により図２６中のステップ９０１で選択されたテストパ
ターン系列に対し、計算された結果中の上記設定信号伝
搬パスの各部が全てスイッチングしているかを調べ、全
てスイッチングしているならば、ステップ８０３に移行
し、上記設定信号伝搬パスを故障リストに登録する。つ
まり例えば図１４に示した回路で図２６中のステップ９
０１でテストパターン系列Ｔ９が選択され、図２３のス
テップ８０１において信号伝搬パス＜Ｉ１，Ｎ１，Ｎ
３，Ｏ１＞が設定されたとき、そのパス上の各部が全て
スイッチングするため、故障リスト中の設定信号伝搬パ
ス＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞にテストパターン系列Ｔ
９を登録する、又はＴ９に＜Ｉ１，Ｎ１，Ｎ３，Ｏ１＞
を登録する。ここで、故障リストに登録される信号伝搬
パスは、被試験回路の入力端子から出力端子まで到達す
るパスに限定されるものではなく、たとえば図１６に示
した半導体集積回路の＜Ｉ１，Ｎ１＞、または図１６に
示した半導体集積回路の＜Ｉ１，Ｌ１，Ｌ６＞のように
出力端子まで到達しない信号伝搬パスを対象とすること
もできる。上記設定信号伝搬パスの各部のいずれかでス
イッチングが生じていないならば、ステップ８０４に移
行する。ステップ８０４において、他に処理されていな
い故障を起こし得る信号伝搬パスが存在するか否かを確
認し、処理されていない信号伝搬パスが存在するならば
ステップ８０５でつぎの故障が起こり得る信号伝搬パス
を設定してステップ８０２に移る。このようにして被試
験半導体集積回路内で故障が起こり得るすべての信号伝
搬パスが処理されるまでステップ８０２，８０３，８０
４，８０５を繰り返し、処理されていない故障が起こり
得る信号伝搬パスが存在しないならば、処理を終了す
る。このような処理をステップ９０１でテストパターン
が選択されるごとに、行う。
【０１０１】図２５に示した信号伝搬パス単位での故障
リスト生成も同様に行うことができる。図２７はこの発
明による故障シミュレータの他の実施例を示している。
この故障シミュレータ６００は、被試験半導体集積回路
にあたえる２つ以上のテストパターンからなるテストパ
ターン系列を選択するテストパターン系列選定手段６０
１と、仮定した故障を被試験半導体集積回路に挿入する
故障挿入手段６０２と、上記故障挿入手段６０２により
故障を挿入した回路に上記テストパターン系列選定手段
６０１により選定されたテストパターン系列をあたえ回
路ミシュレーションをおこなうことにより、上記被試験
半導体集積回路の過渡電源電流を計算する回路シミュレ
ータ６０３と、上記回路シミュレータ６０３により計算
された過渡電源電流を正常回路の過渡電源電流と比較
し、上記故障が上記テストパターン系列により過渡電源
電流試験で検出可能であるか否かを判定することにより
故障リストを生成する故障リスト生成手段６０４と、に
よって構成されている。テストパターン系列選定手段６
０１、故障挿入手段６０２、回路シミュレータ６０３、
および、故障リスト生成手段６０４は、ハードウェアで
構成してもよいし、ソフトウェアで構成することもでき
る。回路シミュレータ６０３はソフトウエアで構成する
場合はトランジスタ単位で被試験半導体集積回路の接続
情報、例えば図３ａに示す各トランジスタがどのように
接続されているかを示す接続情報を入力することによ
り、被試験半導体集積回路をソフトウエア上で構成し、
入力パターンに対する過渡電源電流を、各トランジスタ
の特性のモデルファイルをその設定条件に応じて読み出
してシミュレーションにより演算するものがあり、断線
故障の挿入は断線を想定する個所に高抵抗素子を直列に
挿入すればよく、遅延故障はそれを想定する個所に遅延
素子を挿入すればよい。この回路シミュレータ６０３は
汎用の回路シミュレータ、たとえば、アバンティ社製の
Star-HSPICE を用いることができる。
リスト生成も同様に行うことができる。図２７はこの発
明による故障シミュレータの他の実施例を示している。
この故障シミュレータ６００は、被試験半導体集積回路
にあたえる２つ以上のテストパターンからなるテストパ
ターン系列を選択するテストパターン系列選定手段６０
１と、仮定した故障を被試験半導体集積回路に挿入する
故障挿入手段６０２と、上記故障挿入手段６０２により
故障を挿入した回路に上記テストパターン系列選定手段
６０１により選定されたテストパターン系列をあたえ回
路ミシュレーションをおこなうことにより、上記被試験
半導体集積回路の過渡電源電流を計算する回路シミュレ
ータ６０３と、上記回路シミュレータ６０３により計算
された過渡電源電流を正常回路の過渡電源電流と比較
し、上記故障が上記テストパターン系列により過渡電源
電流試験で検出可能であるか否かを判定することにより
故障リストを生成する故障リスト生成手段６０４と、に
よって構成されている。テストパターン系列選定手段６
０１、故障挿入手段６０２、回路シミュレータ６０３、
および、故障リスト生成手段６０４は、ハードウェアで
構成してもよいし、ソフトウェアで構成することもでき
る。回路シミュレータ６０３はソフトウエアで構成する
場合はトランジスタ単位で被試験半導体集積回路の接続
情報、例えば図３ａに示す各トランジスタがどのように
接続されているかを示す接続情報を入力することによ
り、被試験半導体集積回路をソフトウエア上で構成し、
入力パターンに対する過渡電源電流を、各トランジスタ
の特性のモデルファイルをその設定条件に応じて読み出
してシミュレーションにより演算するものがあり、断線
故障の挿入は断線を想定する個所に高抵抗素子を直列に
挿入すればよく、遅延故障はそれを想定する個所に遅延
素子を挿入すればよい。この回路シミュレータ６０３は
汎用の回路シミュレータ、たとえば、アバンティ社製の
Star-HSPICE を用いることができる。
【０１０２】つぎに、この発明の故障シミュレータ６０
０を使用して半導体集積回路の故障シミュレーションを
おこなう場合の動作を説明する。図２８はこの発明の故
障シミュレーション方法の他の実施例の処理手順を示し
ている。はじめに、テストパターン系列選定手段６０１
が、ステップ７０１において、故障リストを生成したい
テストパターン系列を選択する。つぎに、ステップ７０
２において、故障挿入手段６０２が、被試験半導体集積
回路内に起こりうる故障を１つ仮定し、上記被試験半導
体集積回路内に上記故障を挿入する。つぎに、ステップ
７０３において、回路シミュレータ６０３が、ステップ
７０１において選択されたテストパターン系列を、ステ
ップ７０２において故障が挿入された故障回路と故障が
挿入されていない正常回路に入力した場合の回路シミュ
レーションをおこない、それぞれの回路の過渡電源電流
を計算する。つぎに、ステップ７０４において、故障リ
スト生成手段６０４は、回路シミュレータ６０３から得
られた故障回路に対する過渡電源電流と正常回路の過渡
電源電流を比較することによって故障回路の過渡電源電
流に異常が生じているか否かを確認し、故障回路の過渡
電源電流に異常が生じているならば、ステップ７０５に
おいて上記故障とそのテストパターン系列を故障リスト
に登録し、故障回路の過渡電源電流に異常が生じていな
いならば、ステップ７０６に移行する。最後に、ステッ
プ７０６において、他に処理されていない起こり得る故
障が存在するか否かを確認し、処理されていない起こり
得る故障が存在するならば、被試験半導体集積回路内に
起こり得るすべての故障が処理されるまでステップ７０
２，７０３，７０４，７０５を繰り返し、処理されてい
ない故障が存在しないならば、ステップ７０７で他に選
択されていないテストパターン系列が残っているか否か
を確認し、選択していないテストパターン系列が残って
いるならばステップ７０１に戻って同様のことを行い、
選択していないテストパターン系列が残っていないなら
ば処理を終了する。ステップ７０４で過渡電源電流を正
常回路の過渡電源電流との比較は前述した所定時刻後の
過渡電源電流瞬時値、過渡電源電流パルス幅、過渡電源
電流の積分値の何れかの比較のみならず、過渡電源電流
の波形比較でもよい。
０を使用して半導体集積回路の故障シミュレーションを
おこなう場合の動作を説明する。図２８はこの発明の故
障シミュレーション方法の他の実施例の処理手順を示し
ている。はじめに、テストパターン系列選定手段６０１
が、ステップ７０１において、故障リストを生成したい
テストパターン系列を選択する。つぎに、ステップ７０
２において、故障挿入手段６０２が、被試験半導体集積
回路内に起こりうる故障を１つ仮定し、上記被試験半導
体集積回路内に上記故障を挿入する。つぎに、ステップ
７０３において、回路シミュレータ６０３が、ステップ
７０１において選択されたテストパターン系列を、ステ
ップ７０２において故障が挿入された故障回路と故障が
挿入されていない正常回路に入力した場合の回路シミュ
レーションをおこない、それぞれの回路の過渡電源電流
を計算する。つぎに、ステップ７０４において、故障リ
スト生成手段６０４は、回路シミュレータ６０３から得
られた故障回路に対する過渡電源電流と正常回路の過渡
電源電流を比較することによって故障回路の過渡電源電
流に異常が生じているか否かを確認し、故障回路の過渡
電源電流に異常が生じているならば、ステップ７０５に
おいて上記故障とそのテストパターン系列を故障リスト
に登録し、故障回路の過渡電源電流に異常が生じていな
いならば、ステップ７０６に移行する。最後に、ステッ
プ７０６において、他に処理されていない起こり得る故
障が存在するか否かを確認し、処理されていない起こり
得る故障が存在するならば、被試験半導体集積回路内に
起こり得るすべての故障が処理されるまでステップ７０
２，７０３，７０４，７０５を繰り返し、処理されてい
ない故障が存在しないならば、ステップ７０７で他に選
択されていないテストパターン系列が残っているか否か
を確認し、選択していないテストパターン系列が残って
いるならばステップ７０１に戻って同様のことを行い、
選択していないテストパターン系列が残っていないなら
ば処理を終了する。ステップ７０４で過渡電源電流を正
常回路の過渡電源電流との比較は前述した所定時刻後の
過渡電源電流瞬時値、過渡電源電流パルス幅、過渡電源
電流の積分値の何れかの比較のみならず、過渡電源電流
の波形比較でもよい。
【０１０３】この発明の故障シミュレーション方法およ
び故障シミュレータは、遅延故障や断線故障に限定され
るものではなく、過渡電源電流の故障検出条件や故障モ
デルを適宜変更することにより、論理故障（縮退故障）
や短絡故障、および、ＭＯＳトランジスタのパラメータ
不良などの故障個所も検出対象とすることができる。ま
たＭＯＳトランジスタの半導体集積回路に限らず全ての
種類の半導体集積回路についての、故障により過渡電源
電流が正常な場合と比較して変化する場合に適用するこ
とができる。上述ではテストパターン系列を２個のパタ
ーンで構成したが、３個以上でもよい。
び故障シミュレータは、遅延故障や断線故障に限定され
るものではなく、過渡電源電流の故障検出条件や故障モ
デルを適宜変更することにより、論理故障（縮退故障）
や短絡故障、および、ＭＯＳトランジスタのパラメータ
不良などの故障個所も検出対象とすることができる。ま
たＭＯＳトランジスタの半導体集積回路に限らず全ての
種類の半導体集積回路についての、故障により過渡電源
電流が正常な場合と比較して変化する場合に適用するこ
とができる。上述ではテストパターン系列を２個のパタ
ーンで構成したが、３個以上でもよい。
【０１０４】
【発明の効果】この発明の故障シミュレーション方法に
よれば、可観測性が高く論理ゲートのスイッチング情報
をもつ過渡電源電流試験法を用いることにより、従来不
可能であった遅延故障あるいは遅延故障を生じる断線故
障に対し、あるテストパターンをもちいて過渡電源電流
試験で検出可能な故障リストを生成できるため、遅延故
障や断線故障に対する試験の効率を大幅に改善すること
ができる。
よれば、可観測性が高く論理ゲートのスイッチング情報
をもつ過渡電源電流試験法を用いることにより、従来不
可能であった遅延故障あるいは遅延故障を生じる断線故
障に対し、あるテストパターンをもちいて過渡電源電流
試験で検出可能な故障リストを生成できるため、遅延故
障や断線故障に対する試験の効率を大幅に改善すること
ができる。
【図１】ａはＣＭＯＳインバターの入力電圧ＶIN、出力
電圧ＶOUT の経時変化とその電源電流ＩDDの過渡応答の
一例を示す図、ｂはそのＣＭＯＳインバータ回路と出力
の立ち上がり遷移時に流れる電源電流を示す図、ｃはそ
のＣＭＯＳインバータ回路と出力立ち下り遷移時に流れ
る電源電流を示す図である。
電圧ＶOUT の経時変化とその電源電流ＩDDの過渡応答の
一例を示す図、ｂはそのＣＭＯＳインバータ回路と出力
の立ち上がり遷移時に流れる電源電流を示す図、ｃはそ
のＣＭＯＳインバータ回路と出力立ち下り遷移時に流れ
る電源電流を示す図である。
【図２】ＣＭＯＳ論理ゲートの過渡応答の典型例を示
し、ａは入力電圧ＶIN、出力電圧ＶOUT、電源電流ＩSの
伝達特性図、ｂは過渡電流の近似波形を示す図である。
し、ａは入力電圧ＶIN、出力電圧ＶOUT、電源電流ＩSの
伝達特性図、ｂは過渡電流の近似波形を示す図である。
【図３】ａはＣＭＯＳ集積回路の例を示す回路図、ｂは
その集積回路に対する入力電圧、出力電圧の変化と判定
する過渡電源電流応答ＩDDT の様子を示す図である。
その集積回路に対する入力電圧、出力電圧の変化と判定
する過渡電源電流応答ＩDDT の様子を示す図である。
【図４】ａは入、出力ラッチを備えた半導体集積回路に
対する遅延故障試験方法の基本原理を模式的に示す図、
ｂはその入力電圧ＶINに対する出力電圧ＶOUT の遅延と
動作クロックとの関係を示す図である。
対する遅延故障試験方法の基本原理を模式的に示す図、
ｂはその入力電圧ＶINに対する出力電圧ＶOUT の遅延と
動作クロックとの関係を示す図である。
【図５】ａは論理故障を生じる信号線の断線状態と、入
力電圧及び出力電圧を示す図、ｂは遅延故障を生じる信
号線の断線状態と入力電圧及び出力電圧を示す図であ
る。
力電圧及び出力電圧を示す図、ｂは遅延故障を生じる信
号線の断線状態と入力電圧及び出力電圧を示す図であ
る。
【図６】ａは遅延故障がない場合とある場合の入力電圧
と出力電圧の時間経過を示す図、ｂはこれと過渡電源電
流試験方法の原理図を示すための図で対応する過渡電源
電流を示す図である。
と出力電圧の時間経過を示す図、ｂはこれと過渡電源電
流試験方法の原理図を示すための図で対応する過渡電源
電流を示す図である。
【図７】別の過渡電源電流試験方法の原理図を示すため
の図で、ａは遅延故障がない場合とある場合の入力電圧
と出力電圧の時間経過を示す図、ｂはこれと対応する過
渡電源電流と測定時点を示す図である。
の図で、ａは遅延故障がない場合とある場合の入力電圧
と出力電圧の時間経過を示す図、ｂはこれと対応する過
渡電源電流と測定時点を示す図である。
【図８】ＣＭＯＳインバータの入力遷移時間に対する過
渡電源電流の積分値の変化を示す図。
渡電源電流の積分値の変化を示す図。
【図９】ａはＣＭＯＳインバータの入力信号線に存在す
る微小オープン欠陥のモデルを示す図、ｂは微小オープ
ン欠陥がない場合の信号遷移時間を模式的に示す図、ｃ
は微小オープン欠陥がある後の信号遷移時間を模式的に
示す図である。
る微小オープン欠陥のモデルを示す図、ｂは微小オープ
ン欠陥がない場合の信号遷移時間を模式的に示す図、ｃ
は微小オープン欠陥がある後の信号遷移時間を模式的に
示す図である。
【図１０】ＣＭＯＳ集積回路内に存在する微小オープン
欠陥の抵抗値Ｒopenに対するＣＭＯＳ集積回路の過渡電
源電流の積分値ＱDDT の変化を示す図。
欠陥の抵抗値Ｒopenに対するＣＭＯＳ集積回路の過渡電
源電流の積分値ＱDDT の変化を示す図。
【図１１】ＣＭＯＳ製造プロセスのばらつきに対するＣ
ＭＯＳ集積回路の過渡電源電流の積分値の分布を示すヒ
ストグラム図。
ＭＯＳ集積回路の過渡電源電流の積分値の分布を示すヒ
ストグラム図。
【図１２】ＣＭＯＳ集積回路の被試験パス上に存在する
微小オープン欠陥の抵抗値Ｒopenに対する被試験パスの
パス遅延時間ｔpdの変化を示す図。
微小オープン欠陥の抵抗値Ｒopenに対する被試験パスの
パス遅延時間ｔpdの変化を示す図。
【図１３】ＣＭＯＳ集積回路の被試験パス上に微小オー
プン欠陥が存在すると仮定したときの、ＣＭＯＳ集積回
路の過渡電源電流の積分値ＱDDT と被試験パスのパス遅
延時間ｔpdの間の線形性を示す図。
プン欠陥が存在すると仮定したときの、ＣＭＯＳ集積回
路の過渡電源電流の積分値ＱDDT と被試験パスのパス遅
延時間ｔpdの間の線形性を示す図。
【図１４】この被試験ＣＭＯＳ集積回路の一例を示す回
路図。
路図。
【図１５】図１４に示した被試験ＣＭＯＳ集積回路に対
する故障シミュレーション結果の一例を示す図。
する故障シミュレーション結果の一例を示す図。
【図１６】被試験ＣＭＯＳ集積回路の別の一例を示す回
路図。
路図。
【図１７】図１６に示した被試験ＣＭＯＳ集積回路に対
する別の故障シミュレーション結果の一例を示す図。
する別の故障シミュレーション結果の一例を示す図。
【図１８】この発明の故障シミュレータの実施例の構成
を示す図。
を示す図。
【図１９】この発明の故障シミュレーション方法の処理
手順を示すフローチャート。
手順を示すフローチャート。
【図２０】図１９中の故障リスト生成方法の処理手順を
示すフローチャート。
示すフローチャート。
【図２１】論理ゲート単位で故障リストを生成するとき
の故障リスト生成方法の処理手順を示すフローチャー
ト。
の故障リスト生成方法の処理手順を示すフローチャー
ト。
【図２２】信号線単位で故障リストを生成するときの故
障リスト生成方法の処理手順を示すフローチャート。
障リスト生成方法の処理手順を示すフローチャート。
【図２３】信号伝搬パス単位で故障リストを生成すると
きの故障リスト生成方法の処理手順を示すフローチャー
ト。
きの故障リスト生成方法の処理手順を示すフローチャー
ト。
【図２４】図１４に示した回路に対する信号伝搬パス単
位の故障リストの例を示す図。
位の故障リストの例を示す図。
【図２５】図１６に示した回路に対する信号伝搬パス単
位の故障リストの例を示す図。
位の故障リストの例を示す図。
【図２６】この発明の故障シミュレーション方法の他の
処理手順を示すフローチャート。
処理手順を示すフローチャート。
【図２７】この発明の故障シミュレータの他の実施例の
構成を示す図。
構成を示す図。
【図２８】この発明の故障シミュレーション方法の他の
実施例の処理手順を示すフローチャート。
実施例の処理手順を示すフローチャート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 好弘 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 Ｆターム(参考） 2G032 AA01 AB20 AC08 AD01 AD06 AD08 AE08 AE10 AG01 AG05 AG07 AH00 AL00 5B046 AA08 BA09 JA04 5B048 CC02 DD14 EE01 FF02
Claims (7)
- 【請求項１】 入力テストパターン系列で検出可能な故
障リストを生成する方法において、 被試験半導体集積回路にあたえる２つ以上のテストパタ
ーンからなるテストパターン系列を選択するステップ
と、 上記選択されたテストパターン系列における各テストパ
ターンを被試験半導体集積回路に入力した場合の論理シ
ミュレーションをおこない、その被試験半導体集積回路
内部の信号線に生じる論理信号値列を計算するステップ
と、 上記論理シミュレーションにより計算された各信号線の
論理信号値列をもちいて上記テストパターン系列により
過渡電源電流試験で検出可能な故障リストを生成するス
テップと、 を具備することを特徴とする半導体集積回路の故障シミ
ュレーション方法。 - 【請求項２】 請求項１記載の故障シミュレーション方
法において、 上記故障リストを生成するステップは、論理ゲートを単
位として故障リストを生成することを特徴とする半導体
集積回路の故障シミュレーション方法。 - 【請求項３】 請求項１記載の故障シミュレーション方
法において、 上記故障リストを生成するステップは、信号線を単位と
して故障リストを生成することを特徴とする半導体集積
回路の故障シミュレーション方法。 - 【請求項４】 請求項１記載の故障シミュレーション方
法において、 上記故障リストを生成するステップは、信号伝搬パスを
単位として故障リストを生成することを特徴とする半導
体集積回路の故障シミュレーション方法。 - 【請求項５】 入力テストパターン系列で検出可能な故
障リストを生成する装置であって、 被試験半導体集積回路にあたえる２つ以上のテストパタ
ーンからなるテストパターン系列を発生するテストパタ
ーン発生手段と、 上記発生されたテストパターン系列における各テストパ
ターンを上記被試験半導体集積回路に入力した場合の論
理シミュレーションをおこない、その被試験半導体集積
回路内部の信号線に生じる論理信号値列を計算する論理
シミュレータと、 上記論理シミュレータにより計算された各信号線の論理
信号値列をもちいて上記テストパターン系列により過渡
電源電流試験で検出可能な故障リストを生成する故障リ
スト生成手段と、 を具備することを特徴とする半導体集積回路の故障シミ
ュレータ。 - 【請求項６】 入力テストパターン系列で検出可能な故
障リストを生成する方法において、 仮定した故障を被試験半導体集積回路に挿入するステッ
プと、 上記被試験半導体集積回路にあたえる２つ以上のテスト
パターンからなるテストパターン系列を選択するステッ
プと、 上記故障を挿入した被試験半導体集積回路に上記選択し
たテストパターン系列をあたえて回路シミュレーション
をおこなうことにより、 上記被試験半導体集積回路の過渡電源電流を計算するス
テップと、 上記回路シミュレーションにより計算された過渡電源電
流を正常回路の過渡電源電流と比較し、上記故障が上記
テストパターン系列により過渡電源電流試験で検出可能
であるか否かを判定するステップと、 を具備することを特徴とする半導体集積回路の故障シミ
ュレーション方法。 - 【請求項７】 入力テストパターン系列で検出可能な故
障リストを生成する装置であって、 被試験半導体集積回路にあたえる２つ以上のテストパタ
ーンからなるテストパターン系列を選択するテストパタ
ーン系列選定手段と、 仮定した故障を上記被試験半導体集積回路に挿入する故
障挿入手段と、 上記故障を挿入した被試験半導体集積回路に上記選択し
たテストパターン系列をあたえて回路シミュレーション
をおこなうことにより、上記被試験半導体集積回路の過
渡電源電流を計算する回路シミュレータと、 上記回路シミュレータにより計算された過渡電源電流を
正常回路の過渡電源電流と比較し、上記故障が上記テス
トパターン系列により過渡電源電流試験で検出可能であ
るか否かを判定することにより故障リストを生成する故
障リスト生成手段と、を具備することを特徴とする半導
体集積回路の故障シミュレータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014962A JP2001208803A (ja) | 2000-01-24 | 2000-01-24 | 半導体集積回路の故障シミュレーション方法および故障シミュレータ |
| US09/699,077 US6975978B1 (en) | 2000-01-24 | 2000-10-27 | Method and apparatus for fault simulation of semiconductor integrated circuit |
| DE10053758A DE10053758A1 (de) | 2000-01-24 | 2000-10-30 | Verfahren und Vorrichtung zur Fehlersimulation bei einer integrierten Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014962A JP2001208803A (ja) | 2000-01-24 | 2000-01-24 | 半導体集積回路の故障シミュレーション方法および故障シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001208803A true JP2001208803A (ja) | 2001-08-03 |
Family
ID=18542334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014962A Pending JP2001208803A (ja) | 2000-01-24 | 2000-01-24 | 半導体集積回路の故障シミュレーション方法および故障シミュレータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6975978B1 (ja) |
| JP (1) | JP2001208803A (ja) |
| DE (1) | DE10053758A1 (ja) |
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