JP5161035B2 - 半導体集積回路の設計装置、設計方法およびプログラム - Google Patents

Description

本発明は、半導体集積回路の設計装置、設計方法およびプログラムに関する。

半導体集積回路に関して、多くの設計方法が知られている。例えば、特開２００７−１４２２８２号公報、特許第３８００５１４号公報には、デカップリング容量の配置に関する技術が開示されている。

特開２００７−１４２２８２号公報には、複数の機能セルを配置する集積回路のレイアウト方法が開示されている。この集積回路のレイアウト方法は、デカップリング容量の値を算出するステップと、仮想セルを作成するステップと、仮想セルを配置するステップと、デカップリング容量を配置するステップとを備える。デカップリング容量の値を算出するステップでは、各機能セルに必要なデカップリング容量の値が算出される。仮想セルを作成するステップでは、算出された値のデカップリング容量の配置に必要な配置領域及び機能セルを有する仮想セルが作成される。その仮想セルが配置されると、デカップリング容量を配置するステップでは、仮想セルの配置領域にデカップリング容量が配置される。

この方法では、セル種類毎にキャラクタライズした容量が予め設定される。したがって、１クロック周期に全回路が動作することを想定して必要デカップリング容量が算出されることになる。そのため、デカップリング容量セルが過剰となり、チップサイズやリーク電力が大きくなるおそれがある。

特許第３８００５１４号公報によれば、集積回路設計においてデカップリング・キャパシタンスを加えるための方法が開示されている。この方法は、以下に示される１０ステップをコンピュータに実行させる方法である。

１）集積回路に関する平面図であって、所定の機能特性及びデカップリング・キャパシタンス・スペースに関する要件を備えるマクロを含む、平面図を作成させるステップ、
２）平面図を複数の領域に分割させるステップ、
３）領域毎に、固有キャパシタンス値を決定させるステップ、
４）領域毎に、平面図におけるパワー・グリッドの電圧をサポートするのに必要なサポート・デカップリング・キャパシタンス値を決定させるステップ、
５）領域毎に、サポート・デカップリング・キャパシタンス値および固有キャパシタンス値に基づいて、必要なデカップリング・キャパシタンス値を決定させるステップ、
６）領域毎に、必要なデカップリング・キャパシタンス値に対するデカップリング・コンデンサ・エリアを決定させるステップ、
７）集積回路が、デカップリング・キャパシタンスを空領域中に加えるべきタイプであるか否かを判断させるステップ、
８）集積回路が、デカップリング・キャパシタンスを空領域中に加えるべきタイプでは無いと判断された場合には、各領域中の回路として利用可能なエリアを、その領域において必要なデカップリング・コンデンサ・エリアに対応する量だけ縮小させるステップ、
９）領域毎に、縮小された回路配置の規則を作成させるステップ、
１０）規則に基づいて平面図を修正させるステップ。

この方法では、レイアウト設計時に領域毎の必要デカップリング容量を見積もるため、チップ全体のデカップリング容量セルがチップサイズ内に収まりきらずに大きな設計後戻りが生じて設計コストが増加するおそれがある。また、設計初期段階において、予めデカップリング容量のスペースを十分とった場合には、設計の後戻りは少なくなるが、チップサイズが過剰に大きくなるおそれがあり、製造コストが増大する可能性がある。

特開２００７−１４２２８２号公報 特許第３８００５１４号公報

本発明は、電源ノイズを所定の許容範囲内に抑制するに必要なデカップリング容量を効率的に配置する半導体集積回路の設計装置および設計方法、設計プログラムを提供する。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、半導体集積回路の設計装置は、初期見積部（２１）と、概略電源ノイズ解析部（２２）と、レイアウト設計部（２４）と、詳細見積部（２６）と、詳細電源ノイズ解析部（２７）と、レイアウト調整部（２９）とを備える。初期見積部（２１）は、配置設計する半導体集積回路全体の消費電流およびオンチップ容量の概略値を見積る。概略電源ノイズ解析部（２２）は、見積られた概略値に基づいて、半導体集積回路を集中定数回路モデルによりモデル化して電源ノイズ解析を行い、消費電流とオンチップ容量との比である電流容量比を算出する。レイアウト設計部（２４）は、電流容量比に基づいて、半導体集積回路の配置領域が分割された所定の領域毎にプリミティブセルおよびデカップリング容量セルの配置を行う。詳細見積部（２６）は、配置の結果に基づいて、所定の領域毎に集中定数回路モデルによりモデル化して所定の領域毎の消費電流およびオンチップ容量の詳細値を見積る。詳細電源ノイズ解析部（２７）は、詳細値に基づいて、詳細な電源ノイズ解析を行う。レイアウト調整部（２９）は、詳細電源ノイズ解析の結果に基づいて、プリミティブセルおよびデカップリング容量セルの配置の調整を行う。

本発明の他の観点では、半導体集積回路の設計方法は、コンピュータに実行させる方法であり、概略値を見積るステップと、電源ノイズ解析を行うステップと、オンチップ容量の総量を設定するステップと、電流容量比を算出するステップと、配置を行うステップと、詳細値を見積るステップと、詳細な電源ノイズ解析を行うステップと、配置の調整を行うステップとを具備する。概略値を見積るステップでは、配置設計する半導体集積回路全体の消費電流およびオンチップ容量の概略値が見積られる。電源ノイズ解析を行うステップでは、見積られた前記概略値に基づいて、半導体集積回路を集中定数回路モデルによりモデル化して電源ノイズ解析が行われる。オンチップ容量の総量を設定するステップでは、電源ノイズ解析の結果に基づいて、電源ノイズが所定の範囲内の値になるようにオンチップ容量の総量が設定される。電流容量比を算出するステップでは、見積られた概略値と、設定されたオンチップ容量の総量に基づいて、消費電流とオンチップ容量との比である電流容量比が算出される。配置を行うステップでは、電流容量比に基づいて、半導体集積回路の分割された所定の領域毎にプリミティブセルおよびデカップリング容量セルの配置が行われる。詳細値を見積るステップでは、配置された結果に基づいて、所定の領域毎に集中定数回路モデルによりモデル化して所定の領域毎の消費電流およびオンチップ容量の詳細値が見積られる。詳細な電源ノイズ解析を行うステップでは、詳細値に基づいて、詳細な電源ノイズ解析が行われる。配置の調整を行うステップでは、詳細な電源ノイズ解析の結果に基づいて、プリミティブセルおよびデカップリング容量セルの配置の調整が行われる。

本発明によれば、電源ノイズを所定の許容範囲内に抑制するに必要なデカップリング容量を効率的に配置する半導体集積回路の設計装置および設計方法、設計プログラムを提供することができる。

図面を参照して、本発明を実施するための最良の形態が説明される。図１は、本発明の実施の形態に係る設計装置の構成を示す図である。設計装置１０は、中央処理装置（ＣＰＵ）１１、メモリ１２、入出力部１３、記憶装置１６、入出力機器１８を備える所謂コンピュータである。本実施の形態では、本発明の設計装置の機能は、コンピュータがプログラムを実行することにより実現される。機能の一部または全ては、専用の装置によって実現されてもよい。

本設計装置１０は、フロアプラン段階終了後の初期設計段階において実施されるレイアウト設計装置であり、図２に示されるように、機能構成として概略見積部２１、概略解析部２２、レイアウト設計部２４、詳細見積部２６、詳細解析部２７、レイアウト調整部２９を備える。

概略見積部２１は、初期設計段階における消費電流とオンチップ容量とを見積る。消費電流は、１クロック周期内で消費する電流であり、回路シミュレーションを行うことにより見積ることができる。オンチップ容量は、ＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップ上の電源・グランド間の容量成分であり、標準的な容量値から見積ることができる。例えば、設計するＬＳＩのプロセスにおける標準的な単位面積当たりの容量値に、チップサイズを乗じてオンチップ容量が見積られる。或いは、オンチップ容量は、回路設計情報に基づいて、各機能ブロックの静止回路容量、配線容量、ウェル容量を概算し、それらの容量値を合計して算出することもできる。

概略解析部２２は、概略見積部２１において見積られた消費電流とオンチップ容量とに基づいて、図３に示されるように、集中定数回路モデルを用いて電源ノイズ解析を行う。即ち、概略解析部２２は、チップ全体のグローバルなピークノイズを概算する。ここでは、電源ノイズは電源電圧に重畳するノイズとし、ノイズ成分のピーク・ツー・ピークの電圧値で評価する。

集中定数回路モデルは、図３に示されるように、パッケージ・ボードモデル回路３１、３２、グランド配線モデル回路３３、電源配線モデル回路３４、オンチップ容量３６、ノイズ電流源３７を備える。集中定数回路モデルには、電圧源３８から電源電圧が供給される。

パッケージ・ボードモデル回路３１、３２は、図４に示されるように、チップの内外を接続する電源・グランド端子やパッケージの種類等をＬＣＲ回路によってモデル化する。

オンチップのグランド配線モデル回路３３及び電源配線モデル回路３４は、図５に示されるように、グランド配線及び電源配線を抵抗回路によりモデル化する。グランド配線モデル回路３３及び電源配線モデル回路３４は、シミュレーション時の不要な発振を抑制するために挿入される。しかし、抵抗値は通常ピークノイズにあまり影響を与えないため、この抵抗モデル回路には、標準的な抵抗値が用いられる。

概略見積部２１において見積られたオンチップ容量は、集約されたオンチップ容量３４としてモデル化して示される。また、概略見積部２１において見積られた消費電流に基づいて、集中定数回路モデル中のノイズ電流源３５が設定される。ノイズ電流源３５によって流れる電流は、例えば図６Ａに示されるように、三角形状の電流波形とする。この波形のピーク電流値は、１クロック周期当たりの電流積分値が見積られた消費電流値に一致するように設定される。ここでは、クロック周期ｔｃに対して、半分の期間ｔｃ／２に電流が流れる。電流の流れる半分の期間ｔｃ／４は電流が増加、残りの半分の期間ｔｃ／４は電流が減少するように設定される。したがって、この場合の消費電流のピーク値ｉｐａは、平均電流の４倍となる。また、図６Ｂに示されるように、１クロック周期内に２つのピークを有する電流波形としてもよい。このとき、電流値の高いピーク（ｉｐｂ１）は、クロック信号の立ち上がり（立ち下がり）に同期し、電流値の低いピーク（ｉｐｂ２）は、クロック信号の立ち下がり（立ち上がり）に同期する。これは、チップ内の回路がクロック信号に同期して動作することを模擬している。

上述のように設定された集中定数回路モデルに基づいてノイズ解析が行われる。本解析により、電源共振によるノイズが大きければ、パッケージ種類、電源端子数及びグランド端子数、オンチップ容量を変更して共振を抑制する。パッケージ種類を変更することは、主に電源配線モデル回路３４、グランド配線モデル回路３３が変わることになり、電源端子数及びグランド端子数を変更することは、主にパッケージ・ボードモデル回路３１、３２が変わることになる。その後、ピークノイズが予め設定された許容量を超えていれば、オンチップ容量３４の容量値を増減させ、ピークノイズが許容値以下の適切な値になるように調整される。

上記のノイズ解析を繰り返して調整し、その結果、パッケージ種類、電源端子数及びグランド端子数、オンチップ容量３４の容量値が決まる。オンチップ容量３４の容量値から見積られたオンチップ容量値を除くと、ノイズを抑制するために必要なデカップリング容量が求まる。したがって、ノイズを抑制するために搭載しなければならないこのデカップリング容量が収容できるようにチップサイズが決定される。集中定数回路モデルに基づいてノイズ解析を行うため、調整するパラメータの数が少なく、容易にノイズ解析を繰り返すことができる。

ここで、消費電流とオンチップ容量３４の容量値との比、即ち電流容量比が算出される。この電流容量比は、後述されるレイアウト設計において使用される。詳細は後述されるが、レイアウト設計において、チップ内の各局所領域内の電流容量比が、ここで算出された値に十分近くなるように回路配置を行えば、チップ内の局所的なピークノイズはここで算出されたピークノイズにほぼ一致する。

レイアウト設計部２４では、プリミティブセル（一般のセル）及びデカップリング容量セルの配置が行われる。チップのレイアウト平面は、例えば図７に示されるように領域分割される。配置されるプリミティブセルに基づいて、それぞれの領域毎に消費電流値が算出される。消費電流値と電流容量比とに基づいてデカップリング容量が求められ、求められたデカップリング容量を有するサイズのデカップリング容量セルがその領域に配置される。領域内にこのデカップリング容量セルが収容しきれない場合、プリミティブセルの配置換えが行われる。即ち、プリミティブセルの配置換えによってプリミティブセルの占有面積が変わる。或いは、消費電流値が変わり、電流容量比に基づいて算出されるデカップリング容量が変わる。領域内に収容できるデカップリング容量セル、プリミティブセルが配置される。

具体的な配置方法としては、例えば一般的な配置手法であるミニカット法において、回路分割（領域分割）を行う毎に、各分割領域の消費電流見積り値とデカップリング容量セルが占めるスペースとのバランスがチェックされる。その分割領域の電流容量比が概略解析部２２で求められた値に十分近くなるように、回路分割が調整される。領域毎に分割しても消費電流値の総量は同じであり、また、電流容量比によって求められるオンチップ容量（デカップリング容量）の総量は同じであるからチップサイズが変わることはない。

詳細見積部２６では、レイアウト設計後のチップレイアウトに基づいて、消費電流及び容量の詳細見積が行われる。即ち、詳細解析部２７で必要となる消費電流及び容量が算出される。ここでは、図７に示される分割された領域毎に、領域内に含まれるプリミティブセルに基づいて、その領域を集中定数回路モデルで示す消費電流値、オンチップ容量値、グランド及び配線モデルの抵抗値が見積られる。それぞれの領域のグランド配線は、抵抗４３−１〜４３−４としてモデル化され、電源配線は、抵抗４４−１〜４４−４としてモデル化される。即ち、図８に示されるように、各領域の集中定数回路モデルは、グランド配線モデル回路として抵抗４３−１〜４３−４、電源配線モデル回路として抵抗４４−１〜４４−４、オンチップ容量４６、ノイズ電流源４７を含む。オンチップ容量４６とノイズ電流源４７とは、並列に接続されてノイズ源４０を構成し、抵抗４３−１〜４３−４の接続ノードと、抵抗４４−１〜４４−４の接続ノードとの間に接続される。ノイズ電流源４７の電流値は、その区分に配置されるプリミティブセルの消費電流に基づいて設定される。その波形は、概略解析部２２における波形と同じように設定される。ここでは、図６Ａに示されるように、三角形状でよい。

詳細解析部２７は、詳細見積部２６において見積られた消費電流及び容量、グランド配線及び電源配線の詳細モデルに基づいて、図９に示されるように、ＬＳＩの解析モデルを生成し、詳細な電源ノイズ解析を行う。

ここで、グランド配線モデル回路は、各領域のグランド配線を示す抵抗４３−１〜４３−４と隣り合う領域のグランド配線を示す抵抗４３−１〜４３−４とを合成して示される抵抗５３のネットワークとして示される。同じように、電源配線モデル回路は、各領域の電源配線を示す抵抗４４−１〜４４−４と隣り合う領域の電源配線を示す抵抗４４−１〜４４−４とを合成して示される抵抗５４のネットワークとして示される。

また、図９では、パッケージ・ボードモデル回路３１、３２は、それぞれ１回路として示されているが、電圧が供給される電源パッド及びグランドパッド毎に、それぞれが配置される領域に接続される。さらに、ノイズ源４０は、詳細見積部２６において見積られるように、領域毎に異なる電流値、容量値を備える。このような解析モデルに基づいて詳細な電源ノイズ解析が行われる。

レイアウト調整部２９は、詳細電源ノイズ解析の結果に基づいて、ピークノイズが許容量を超える箇所があれば、レイアウトの修正が行われる。例えば、デカップリング容量の追加や配置変更等の修正が行われる。

以上により、ピークノイズが許容量以下に抑制されて、ＬＳＩのレイアウト設計が終わる。なお、さらに領域を細分化し、詳細見積部２６、詳細解析部２７により詳細な電源ノイズ解析を行ってもよい。上記のように、各機能に分割して説明したが、図２は、各機能を実現するプログラムの処理流れ図としてみることもできる。

このように、レイアウト設計の初期段階において、集中定数回路モデルを適用し、簡易的な電源ノイズ解析を行い、電源ノイズを抑制するために必要なデカップリング容量を算出する。即ち、ピークノイズを許容範囲内に収めるために必要なデカップリング容量の総量が算出される。集中定数回路モデルを適用することにより、電源共振の解析やデカップリング容量及びパッケージの検討が容易に可能となる。この簡易的な電源ノイズの解析結果に基づいて、チップ全体の消費電流とオンチップ容量との比率である電流容量比が算出される。この電流容量比を指標として、以降のレイアウト設計が行われる。

以降のレイアウト設計においては、チップレイアウト平面は複数の領域に分割され、それぞれの領域において電流容量比が上記の指標とされる値と同等になるように、プリミティブセル及びデカップリング容量セルの配置が行われる。電流容量比を指標として配置設計を行うことにより、工程の後戻りの少ない効率的な設計が可能となる。

セル毎にキャラクタライズしたデカップリング容量を設定する場合、各セルが各々動作するときに必要となるデカップリング容量が設定される。結果として１クロック周期に全回路が動作している場合に必要なデカップリング容量が算出されることになる。したがって、容量セルが過剰になるおそれがある。本発明によれば、実際の回路動作時を近似した消費電流に基づいてデカップリング容量が設定されるため、セル毎にキャラクタライズしたデカップリング容量を設定する手法に比べて必要とされる容量が少なくて済む。結果として、チップサイズ縮小、リーク電力低減が可能となる。

また、レイアウト設計を行いながら領域毎の必要デカップリング容量を見積もる場合、チップ全体のデカップリング容量セルがチップサイズ内に収まりきらないおそれがある。その場合、設計工程に大きな後戻りを起こして、設計コストが増加する。本発明によれば、初期設計段階において、必要デカップリング容量を見積もり、それに基づいてチップサイズを決定するため、レイアウト設計においてデカップリング容量のためのスペースが確保され、設計工程の後戻りが少なくなる。なお、設計初期段階において予めデカップリング容量のスペースを十分確保すると、設計工程の後戻りは少なくなるが、チップサイズが過剰となり製造コストが大きくなる。本発明によれば、設計初期段階において必要十分なデカップリング容量が見積もられるため、チップサイズの無駄が少なく、製造コストを低減することができる。

さらに、本発明によれば、レイアウト設計において、局所領域毎に電源ノイズを抑制するために必要十分なデカップリング容量が配置される。そのため、デカップリング容量セルが過剰に配置されてリーク電力が大きくなることを回避することができる。

簡易電源ノイズ解析の結果算出される電流容量比は、任意のサイズの領域に適用可能である。したがって、電流容量比を指標として設計することにより、設計の詳細度を順次上げていく階層設計において、各階層で一貫した指標に基づいてデカップリング容量設計を行うことができる。そのため、大きな後戻りのない効率的な設計を行うことができる。

本発明の実施の形態に係る設計装置の構成を示す図である。 本発明の実施の形態に係る設計装置の機能構成を示す図である。 ＬＳＩの電源ノイズ解析を行うための集中定数回路モデルを示す図である。 パッケージ・ボードモデル回路を示す図である。 電源配線およびグランド配線のモデル回路を示す図である。 ノイズ電流源の電流波形を示す図である。 ノイズ電流源の電流波形を示す図である。 領域分割されたチップのレイアウト平面を示す図である。 各領域の集中定数回路モデルを示す図である。 詳細な電源ノイズ解析を行うための解析モデルを示す図である。

符号の説明

１０ 設計装置
１１ ＣＰＵ
１２ メモリ
１３ 入出力部
１６ 記憶装置
１８ 入出力装置
２１ 概略見積部
２２ 概略解析部
２４ レイアウト設計部
２６ 詳細見積部
２７ 詳細解析部
２９ レイアウト調整部
３１、３２ パッケージ・ボードモデル回路
３３ グランド配線モデル回路
３４ 電源配線モデル回路
３６ オンチップ容量
３７ ノイズ電流源
３８ 供給電圧源
４０ ノイズ源
４３−１〜４３−４、４４−１〜４４−４ 抵抗
４６ オンチップ容量
４７ ノイズ電流源
５３、５４ 抵抗

Claims (15)

1. 配置設計する半導体集積回路全体の消費電流およびオンチップ容量の概略値を見積る初期見積部と、
   見積られた前記概略値に基づいて集中定数回路モデルによりモデル化された前記半導体集積回路の電源ノイズ解析を行い、電源ノイズが所定の範囲内の値になるようにオンチップ容量の総量を設定し、消費電流とオンチップ容量との比を示す電流容量比を前記概略値と前記総量に基づいて算出する概略電源ノイズ解析部と、
   前記電流容量比に基づいて、前記半導体集積回路の配置領域が分割された所定の領域毎にプリミティブセルおよびデカップリング容量セルの配置を行うレイアウト設計部と、
   前記配置の結果に基づいて、前記所定の領域毎に集中定数回路モデルによりモデル化して前記所定の領域毎の消費電流およびオンチップ容量の詳細値を見積る詳細見積部と、
   前記詳細値に基づいて、詳細な電源ノイズ解析を行う詳細電源ノイズ解析部と、
   前記詳細電源ノイズ解析の結果に基づいて、前記プリミティブセルおよびデカップリング容量セルの配置の調整を行うレイアウト調整部と
   を備える半導体集積回路の設計装置。
2. 前記初期見積部は、前記全体の消費電流を１クロック周期内に消費される電流として見積り、
   前記詳細見積部は、前記所定の領域毎の消費電流を１クロック周期内に消費される電流として見積る
   請求項１に記載の半導体集積回路の設計装置。
3. 前記レイアウト設計部は、前記所定の領域毎に含まれる前記プリミティブセルの電流値の和を算出し、前記電流容量比と前記電流値の和に基づいてデカップリング容量を求め、前記デカップリング容量を有する前記デカップリング容量セルのサイズを決定し、決定された前記サイズの前記デカップリング容量セルが前記所定の領域に収まらない場合、前記所定の領域間で前記プリミティブセルの配置換えを行う
   請求項１または請求項２に記載の半導体集積回路の設計装置。
4. 前記半導体集積回路の集中定数回路モデルは、
   前記半導体集積回路全体のオンチップ容量を模擬する集中キャパシタと、
   前記半導体集積回路に流れる電源電流を模擬する集中電流源と、
   前記電流源に接続される配線を模擬する配線モデルと、
   前記半導体集積回路の電源およびグランド端子を模擬するパッケージ・ボードモデルと
   を備える
   請求項１から請求項３のいずれかに記載の半導体集積回路の設計装置。
5. 前記電流源が供給する電流値の波形は、前記半導体集積回路が動作するときのクロック信号に同期するピークを有する
   請求項４に記載の半導体集積回路の設計装置。
6. 前記電流源が供給する電流源の波形は、前記半導体集積回路が動作するときのクロック信号の立ち上がりまたは立ち下がりの一方のエッジに同期する第１ピークと、前記クロック信号の他方のエッジに同期する前記第１ピークより小さい第２ピークを有する
   請求項４に記載の半導体集積回路の設計装置。
7. 前記所定の領域毎の集中定数回路モデルは、
   前記所定の領域に含まれる前記プリミティブセルが消費する電流を模擬する領域電流源と、
   前記所定の領域に分布するオンチップ容量を模擬する領域キャパシタと、
   前記所定の領域に隣接する領域に接続される配線の抵抗を模擬するレジスタンスと
   を備え、
   前記半導体集積回路は、前記所定の領域毎の集中定数回路モデルが接続されたネットワークと、前記所定の領域に接続される電源及びグランド端子を模擬するパッケージ・ボードモデルとによりモデル化される
   請求項１から請求項６のいずれかに記載の半導体集積回路の設計装置。
8. 配置設計する半導体集積回路全体の消費電流およびオンチップ容量の概略値を見積るステップと、
   見積られた前記概略値に基づいて、前記半導体集積回路を集中定数回路モデルによりモデル化して電源ノイズ解析を行うステップと、
   前記電源ノイズ解析の結果に基づいて、電源ノイズが所定の範囲内の値になるようにオンチップ容量の総量を設定するステップと、
   前記概略値と前記総量に基づいて消費電流とオンチップ容量との比を示す電流容量比を算出するステップと、
   前記電流容量比に基づいて、前記半導体集積回路の分割された所定の領域毎にプリミティブセルおよびデカップリング容量セルの配置を行うステップと、
   配置された結果に基づいて、前記所定の領域毎に集中定数回路モデルによりモデル化して前記所定の領域毎の消費電流およびオンチップ容量の詳細値を見積るステップと、
   前記詳細値に基づいて、詳細な電源ノイズ解析を行うステップと、
   前記詳細な電源ノイズ解析の結果に基づいて、前記プリミティブセルおよびデカップリング容量セルの配置の調整を行うステップと
   を具備する半導体集積回路の設計方法をコンピュータに実行させる方法。
9. 請求項８に記載のコンピュータに実行させる方法が、
   前記概略値を見積るステップに、前記全体の消費電流を前記半導体集積回路が１クロック周期内に消費する電流として見積るステップを備え、
   前記詳細値を見積るステップに、前記所定の領域毎の消費電流を前記所定の領域において前記１クロック周期内に消費する電流として見積るステップを備える
   請求項８に記載の半導体集積回路の設計方法をコンピュータに実行させる方法。
10. 請求項８または請求項９に記載のコンピュータに実行させる方法が、
    前記配置を行うステップに、
    前記所定の領域毎に含まれる前記プリミティブセルの電流値の和を算出するステップと、
    前記電流容量比と前記電流値の和に基づいてデカップリング容量を求めるステップと、
    前記デカップリング容量を有する前記デカップリング容量セルのサイズを決定するステップと、
    決定された前記デカップリング容量セルが前記所定の領域に配置できない場合、前記プリミティブセルの前記所定の領域間の配置換えを行うステップと
    を備える
    半導体集積回路の設計方法をコンピュータに実行させる方法。
11. 請求項８から請求項１０のいずれかに記載のコンピュータに実行させる方法が、
    前記電流容量比を算出するステップに、前記半導体集積回路の集中定数回路モデルを、
    前記半導体集積回路全体のオンチップ容量を単一のキャパシタとして模擬するステップと、
    前記半導体集積回路に流れる電源電流を単一の電流源として模擬するステップと、
    前記電流源に接続される配線を配線モデルとして模擬するステップと、
    前記半導体集積回路の電源およびグランド端子をパッケージ・ボードモデルとして模擬するステップと
    を備える
    半導体集積回路の設計方法をコンピュータに実行させる方法。
12. 請求項１１に記載のコンピュータに実行させる方法が、
    前記電流容量比を算出するステップに、前記電流源が供給する電流値の波形を、前記半導体集積回路が動作するときのクロック信号に同期するピークを有するように設定するステップを備える
    半導体集積回路の設計方法をコンピュータに実行させる方法。
13. 請求項１１に記載のコンピュータに実行させる方法が、
    前記電流容量比を算出するステップに、前記電流源が供給する電流源の波形を、前記半導体集積回路が動作するときのクロック信号の立ち上がりまたは立ち下がりの一方のエッジに同期する第１ピークと、前記クロック信号の他方のエッジに同期する前記第１ピークより小さい第２ピークを有するように設定するステップを備える
    半導体集積回路の設計方法をコンピュータに実行させる方法。
14. 請求項８から請求項１３のいずれかに記載のコンピュータに実行させる方法が、
    前記所定の領域毎の集中定数回路モデルは、
    前記所定の領域に含まれる前記プリミティブセルが消費する電流を模擬する領域電流源と、
    前記所定の領域に分布するオンチップ容量を模擬するキャパシタと、
    前記所定の領域に隣接する領域に接続される配線の抵抗を模擬するレジスタンスと
    を備え、
    前記半導体集積回路は、前記所定の領域毎の集中定数回路モデルが接続されたネットワークと、前記所定の領域に接続される電源及びグランド端子を模擬するパッケージ・ボードモデルとによりモデル化される
    半導体集積回路の設計方法をコンピュータに実行させる方法。
15. 請求項８から請求項１４のいずれかに記載の半導体集積回路の設計方法をコンピュータに実行させるためのプログラム。

Images