JPH10171857A - 集積回路設計方法、集積回路設計のためのデータベース装置および集積回路設計支援装置 - Google Patents
集積回路設計方法、集積回路設計のためのデータベース装置および集積回路設計支援装置Info
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- JPH10171857A JPH10171857A JP8333539A JP33353996A JPH10171857A JP H10171857 A JPH10171857 A JP H10171857A JP 8333539 A JP8333539 A JP 8333539A JP 33353996 A JP33353996 A JP 33353996A JP H10171857 A JPH10171857 A JP H10171857A
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Abstract
対象の回路規模や遅延時間、消費電力等の正確な見積も
りを可能とする。 【解決手段】 設計対象の構成要素として使用可能な各
種モジュールがパラメタ化されたモデルとして登録され
ていて、各種モジュールに対しインスタンスの生成手続
を示すインスタンス生成情報および設計品質指標の算出
法を示す指標算出情報が各抽象度毎に蓄積されているデ
ータベースを予め用意しておき、このデータベースを利
用してフロアプラン指向の設計を行う。すなわち、動作
レベルやRTレベルという上位のレベルにおいても、設
計に使用する各モジュールの設計品質指標を上記データ
ベースを用いて算出し、これを用いてフロアプランを実
行する。その実行結果に基づき設計対象の回路規模や遅
延時間、消費電力等の設計品質指標を算出し、それに基
づき設計の変更が必要か否か(設計仕様を満たすか否
か)を判定する。
Description
法、その設計方法を実施するためのデータベース装置、
および、そのデータベース装置を備えた集積回路設計支
援装置に関する。
設計方法を図12を参照しつつ説明する。図12は、ト
ップダウン方式によりVLSIを設計するための従来の
設計方法の一例(以下「従来例」という)を示す流れ図
である。
えられた設計仕様を分析した後、アーキテクチャ(実現
方式)の候補を調べ、最も有望と考えられるアーキテク
チャを選択し、選択したアークテクチャをハードウェア
記述言語(以下「HDL」という)を用いて記述する
(以下、この記述を「動作記述」という)。このように
して得られた動作記述は、動作レベルでの設計結果であ
って、図12(a)に示すように、これに動作レベルシ
ミュレータやベリファイアを適用することにより動作レ
ベルの設計が検証される。
象をレジスタ転送レベル(以下「RTレベル」または
「RTL」という)で記述したRTL記述を生成する
(RTレベルの設計)。この動作記述からのRTL記述
の生成は、動作合成ツールにより自動的に行われること
もある。生成されたRTL記述もHDLによる記述であ
って、図12(b)に示すように、これにRTレベルシ
ミュレータ等を適用することによりRTレベルの設計が
検証される。なお、このとき相互接続のための仮想的な
配線長が仮定される。
TL記述から、設計対象をゲートレベルで記述したネッ
トリスト(ゲートレベルの論理回路の記述)が生成され
る。このネットリストに対しては、図12(c)に示す
ように、論理シミュレータ等を適用することにより、ゲ
ートレベルの設計が検証された後、フロアプランが実行
される。このネットリストに対するフロアプランは、ゲ
ートレベルの論理回路を構成するブロックの配置および
配線を概略的に行うものである。
ネットリストによって示されるゲートレベルの設計が評
価される。すなわち、論理回路を構成するブロックの配
置やブロック間の配線の情報を用いてチップ面積や、信
号の遅延時間、消費電力等が算出され、これらが設計仕
様を満たしているか否かが判定される。ここで、設計仕
様を満たしていないと判定された場合は、設計仕様を満
たすようにゲートレベルの設計を変更すべくネットリス
トが修正され、修正後のネットリストに対し、上記と同
様にして、検証、フロアプランおよび評価が行われる。
計仕様を満たすようになるまで、ゲートレベルにおい
て、記述の変更(ネットリストの修正による設計変更)
→検証→フロアプラン→評価という処理が繰り返し実行
される(図12(c)参照)。また、この処理において
設計仕様が満たされないと判定された場合は、必要に応
じて上位レベル(RTレベルまたは動作レベル)へ戻っ
て、上位レベルで設計変更が行われることもある。この
場合、設計者はまずRTレベルへ戻って仕様を満たすよ
うに設計変更すべく記述を行うが、RTレベルでの設計
変更では対処できないと判断したときは、更に動作レベ
ルへ戻って設計を変更すべく動作レベルの記述データを
修正する。
ようになると、内部のレイアウトが済んでいるセルを用
いてネットリストに対応する仮の配置配線を行う。これ
により、レイアウト設計を示すレイアウトデータ(レイ
アウトレベルの記述)が得られ、このレイアウトデータ
に対し検証、フロアプラン、評価が行われる。レイアウ
トレベルでの検証では、回路シミュレータやDRC(Des
ign Rule Checker)等を用いて、レイアウト設計が正し
く行われているか否かがチェックされる。また、レイア
ウトレベルでのフロアプランでは、前記セルを用いた詳
細な配置配線が行われる。そして、この詳細配置配線の
結果に基づいて、チップ面積や、遅延時間、消費電力が
正確に算出され、これらが設計仕様を満たしていること
が確認された後、チップ面積や、遅延時間、消費電力等
によって示される設計の品質指標のうち改善すべきもの
があるか否かが判断される。ここで改善すべきものがあ
る場合、または、レイアウトデータに基づきゲートレベ
ルの場合よりも正確にチップ面積や遅延時間、消費電力
等が算出された結果、これらが設計仕様を満たさないこ
とが判明した場合には、それに対応してレイアウトデー
タが修正され、修正後のレイアウトデータに対し、検
証、フロアプランおよび評価が行われる。
間、消費電力等によって示される設計の品質指標が満足
すべきものとなるまで、ゲートレベルにおいて、記述の
変更(レイアウトデータの修正による設計変更)→検証
→フロアプラン→評価という処理が繰り返し実行される
(図12(d)参照)。また、この処理において設計仕
様が満たされないと判定された場合は、必要に応じて上
位レベル(ゲートレベル、RTレベルまたは動作レベ
ル)へ戻って、上位レベルで設計変更が行われることも
ある。
たすようになると、レイアウトデータからマスクパター
ンが生成される。そして、このマスクパターンに基づい
て作成されるマスクを用いてVLSIが製造される。
は、レイアウト設計によって得られる配線情報を用いて
正確な遅延時間や消費電力が算出されるが、従来の半導
体製造技術による集積回路では、遅延時間や消費電力に
対する配線の影響は大きなものではなかった。そのた
め、レイアウトレベルで設計仕様を満たさないことが判
明し上位レベルへ戻って設計変更を行うということは少
なく、そのような設計変更は大きな問題とはならなかっ
た。
計ルールが0.35μmや0.25μmというようないわゆるデ
ィープサブミクロンの設計を行うようになると、上記従
来の設計方法では対応できなくなる。すなわち、ディー
プサブミクロン技術による集積回路では、ゲートのスイ
ッチング遅延よりも配線遅延が支配的となり、電力消費
においても配線容量が支配的なものとなる。その結果、
上位レベルの設計において遅延時間や消費電力を正確に
見積もることができなくなって、レイアウトレベルから
ゲートレベルやRTレベルに戻って設計を変更したり、
ゲートレベルからRTレベルや動作レベルに戻って設計
を変更したりすることが多くなり、事実上、設計が完了
しなくなるおそれがある。
時間や消費電力などを設計の上位レベルにおいて正確に
見積もることにより上記問題を回避できる集積回路設計
方法及びそのための集積回路設計支援装置を提供するこ
とを目的とする。
になされた本発明に係る第1の集積回路設計方法は、設
計対象である所定仕様の集積回路を動作レベルで設計し
て設計対象の記述データを生成し、該記述データから順
次抽象度の低い設計に対応する記述データを生成してい
くトップダウン方式の集積回路設計方法において、設計
対象の構成要素として使用可能な各種モジュールがパラ
メタ化されたモデルとして登録され、該各種モジュール
にパラメタ値を与えることによって具体化したモジュー
ルであるインスタンスを生成するための手続を示すイン
スタンス生成情報と該各種モジュールの質を示す所定の
設計品質指標の算出法を示す指標算出情報とが、該各種
モジュールに対し前記トップダウン方式の設計における
各抽象度毎に蓄積されているデータベースを予め用意し
ておき、該データベースに登録されたモジュールのイン
スタンス生成情報と該モジュールのパラメタ値とを用い
て生成されるインスタンスを構成要素として設計対象を
動作レベルで記述した動作レベル記述データを生成する
第1ステップと、前記動作レベル記述データにおいて設
計対象の構成要素として記述されている各モジュールの
指標算出情報を前記データベースから抽出し、該指標算
出情報と該各モジュールのパラメタ値とを用いて該各モ
ジュールの設計品質指標を算出する第2ステップと、第
2ステップにより算出された設計品質指標に基づき、前
記動作レベル記述データに対応するフロアプランを実行
する第3ステップと、第3ステップにおけるフロアプラ
ンの実行結果に基づき、前記動作レベル記述データによ
って示される動作レベルでの設計の質を示す設計品質指
標を算出する第4ステップと、第4ステップで算出され
た設計品質指標と設計対象の仕様とに基づき動作レベル
での設計の変更が必要か否かを判定する第5ステップ
と、第5ステップにおいて動作レベルでの設計の変更が
必要であると判定された場合に、前記動作レベル記述デ
ータを変更することにより設計対象の新たな動作レベル
記述データを得る第6ステップと、第5ステップにおい
て動作レベルでの設計の変更が必要ではないと判定され
た場合に、該判定の対象である前記動作レベル記述デー
タからレジスタ転送レベルでの設計対象の記述データで
あるRTL記述データを、前記データベースに蓄積され
たレジスタ転送レベルの前記インスタンス生成情報を用
いて生成する第7ステップと、を有し、第5ステップに
おいて動作レベルでの設計の変更が必要であると判定さ
れる間は、第6ステップにより新たな動作レベル記述デ
ータを得て、該新たな動作レベル記述データに対して第
2ステップ、第3ステップ、第4ステップ、および第5
ステップを順に実行するという処理を繰り返すことを特
徴としている。
上記第1の集積回路設計方法において、前記RTL記述
データにおいて設計対象の構成要素として記述されてい
る各モジュールの指標算出情報を前記データベースから
抽出し、該指標算出情報と該各モジュールのパラメタ値
とを用いて該各モジュールの設計品質指標を算出する第
8ステップと、第8ステップにより算出された設計品質
指標に基づき、前記RTL記述データに対応するフロア
プランを実行する第9ステップと、第9ステップにおけ
るフロアプランの実行結果に基づき、前記RTL記述デ
ータによって示されるレジスタ転送レベルでの設計の質
を示す設計品質指標を算出する第10ステップと、第1
0ステップで算出された設計品質指標と設計対象の仕様
とに基づきレジスタ転送レベルでの設計の変更が必要か
否かを判定する第11ステップと、第11ステップにお
いてレジスタ転送レベルでの設計の変更が必要であると
判定された場合に、前記RTL記述データを変更するこ
とにより設計対象の新たなRTL記述データを得る第1
2ステップと、第11ステップにおいてレジスタ転送レ
ベルでの設計の変更が必要ではないと判定された場合
に、該判定の対象である前記RTL記述データからゲー
トレベルでの設計対象の記述データであるネットリスト
を、前記データベースに蓄積されたゲートレベルの前記
インスタンス生成情報を用いて生成する第13ステップ
と、を有し、第11ステップにおいてレジスタ転送レベ
ルでの設計の変更が必要であると判定される間は、第1
2ステップにより新たなRTL記述データを得て、該新
たなRTL記述データに対して第8ステップ、第9ステ
ップ、第10ステップ、および第11ステップを順に実
行するという処理を繰り返すことを特徴としている。
上記第1または第2の集積回路設計方法において、前記
データベースに階層構造を有するモジュールが登録され
ており、前記階層構造を有するモジュールの設計品質指
標を算出する場合に、該モジュールを構成する下位モジ
ュール間の接続情報に基づいてフロアプランを実行し、
該フロアプランの実行結果と該下位モジュールのそれぞ
れの設計品質指標とを用いて前記階層構造を有するモジ
ュールの設計品質指標を算出することを特徴としてい
る。
上記第1または第2の集積回路設計方法において、前記
第5ステップでは、前記第4ステップで算出された設計
品質指標が設計対象の仕様を満足するか否かにより、動
作レベルでの設計の変更が必要か否かを判定し、前記第
11ステップでは、前記第10ステップで算出された設
計品質指標によって示される設計の質が所定レベル以上
であるか否かにより、レジスタ転送レベルでの設計の変
更が必要か否かを判定することを特徴としている。
上記第1または第2の集積回路設計方法において、前記
第2、第4、第8および第10ステップで算出される設
計品質指標が、面積および性能を示す値または該値の範
囲を含むことを特徴としている。
上記第5の集積回路設計方法において、前記第2および
第8ステップで算出される設計品質指標が、設計対象の
構成要素である各モジュールの端子に関する情報を含
み、前記第3および第9ステップでは、設計対象の構成
要素である各モジュールの設計品質指標によって示され
る面積と端子に関する情報とに基づいてフロアプランを
実行することを特徴としている。
上記第5または第6の集積回路設計方法において、前記
第2、第4、第8および第10ステップで算出される設
計品質指標が、消費電力を示す値または該値の範囲を含
むことを特徴としている。
象である所定仕様の集積回路を動作レベルで設計して設
計対象の記述データを生成し、該記述データから順次抽
象度の低い記述データを生成していくトップダウン方式
の設計を行うために使用されるデータベース装置におい
て、設計対象の構成要素として使用可能な各種モジュー
ルがパラメタ化されたモデルとして登録され、該各種モ
ジュールにパラメタ値を与えることによって具体化した
モジュールであるインスタンスを生成するための手続を
示すインスタンス生成情報と該各種モジュールの質を示
す所定の設計品質指標の算出法を示す指標算出情報と
が、該各種モジュールに対し前記トップダウン方式の設
計における各抽象度毎に蓄積されているデータベースを
格納する格納手段と、前記データベースに登録されてい
るいずれかのモジュールおよび抽象度が指定されかつ該
モジュールのパラメタ値が与えられると、該抽象度での
該モジュールのインスタンス生成情報を前記データベー
スから抽出し、該インスタンス生成情報と前記パラメタ
値とを用いて該モジュールのインスタンスを生成するイ
ンスタンス生成手段と、前記データベースに登録されて
いるいずれかのモジュールおよび抽象度が指定されかつ
該モジュールのパラメタ値が与えられると、該抽象度で
の該モジュールの指標算出情報を前記データベースから
抽出し、該指標算出情報と前記パラメタ値とを用いて該
モジュールの設計品質指標を算出するモジュール品質評
価手段と、を備えることを特徴としている。
は、設計対象である所定仕様の集積回路を動作レベルで
設計して設計対象の記述データを生成し、該記述データ
から順次抽象度の低い記述データを生成していくトップ
ダウン方式の設計を行うための集積回路設計支援装置に
おいて、上記データベース装置と、操作者の入力操作に
基づき、前記インスタンス生成手段によって生成される
動作レベルのインスタンスを構成要素として設計対象を
動作レベルで記述した動作レベル記述データを生成し編
集するための記述データ生成編集手段と、前記動作レベ
ル記述データにおいて設計対象の構成要素として記述さ
れている各モジュールの設計品質指標を該各モジュール
のパラメタ値を用いてモジュール品質評価手段により得
て、該設計品質指標に基づき前記動作レベル記述データ
に対応するフロアプランを実行するフロアプラン実行手
段と、前記フロアプランの実行結果に基づき、前記動作
レベル記述データによって示される動作レベルでの設計
の質を示す設計品質指標を算出する設計品質評価手段
と、設計対象を動作レベルで記述した動作レベル記述デ
ータから設計対象をレジスタ転送レベルで記述したRT
L記述データを、前記データベースに蓄積されたレジス
タ転送レベルの前記インスタンス生成情報を用いて生成
する動作合成手段と、を備えることを特徴としている。
は、上記第1の集積回路設計支援装置において、前記記
述データ生成編集手段が、前記動作合成手段により生成
されたRTL記述データをも操作者の入力操作に基づい
て編集し、前記フロアプラン実行手段が、前記RTL記
述データに対しても、前記モジュール品質評価手段によ
り設計品質指標を獲得して、該設計品質情報に基づき前
記RTL記述データに対応するフロアプランを実行し、
前記設計品質評価手段が、前記RTL記述データに対応
するフロアプランの実行結果に基づいてレジスタ転送レ
ベルでの設計の質を示す設計品質指標の算出をも行い、
設計対象をレジスタ転送レベルで記述したRTL記述デ
ータから設計対象をゲートレベルで記述したネットリス
トを、前記データベースに蓄積されたゲートレベルの前
記インスタンス生成情報を用いて生成する論理合成手段
を更に備える、ことを特徴としている。
は、上記第1または第2の集積回路設計支援装置におい
て、前記モジュール品質評価手段および前記設計品質評
価手段が算出する設計品質指標が、面積および性能を示
す値または該値の範囲を含むことを特徴としている。
は、上記第3の集積回路設計支援装置において、前記モ
ジュール品質評価手段が算出する設計品質指標が、設計
対象の構成要素である各モジュールの端子に関する情報
を含み、前記フロアプラン実行手段が、設計対象の構成
要素である各モジュールの設計品質指標によって示され
る面積と端子に関する情報とに基づいてフロアプランを
実行することを特徴としている。
は、上記第3または第4の集積回路設計支援装置におい
て、前記モジュール品質評価手段および前記設計品質評
価手段が算出する設計品質指標が、消費電力を示す値ま
たは該値の範囲を含むことを特徴としている。
計の各抽象度に対応する各レベルにおいて設計対象の構
成要素のモジュールの設計品質指標が算出され、これを
用いて動作レベルで、または動作レベルとRTレベルの
双方でフロアプランが行われ、そのフロアプランの実行
結果に基づいて設計対象の設計品質指標が算出される。
このため、上位レベルの設計においてすなわち設計の早
い段階において、配線遅延や配線容量などを考慮して信
号の遅延時間や消費電力などを見積もることが可能とな
るため、設計が仕様を満たすか否かを正確に判断できる
ようになる。そして、上位レベルの設計から下位レベル
の設計への移行はこの判断に基づいて行われるため、下
位レベルから上位レベルへ戻って設計を変更するという
事態の発生を防止することができる。なお、設計対象の
モジュールが階層構造を有している場合には、そのモジ
ュールを構成する下位モジュール間の接続情報に基づい
てフロアプランを実行し、そのフロアプランの実行結果
と下位モジュールのそれぞれの設計品質指標とを用いて
前記階層構造を有するモジュールの設計品質指標を算出
するとよい。これにより、階層構造を有するモジュール
の設計品質指標の算出精度を向上させることができる。
対象の構成要素として使用可能な各抽象度での各種モジ
ュールについて、そのインスタンスをインスタンス生成
手段によって生成し、その設計品質指標をモジュール評
価手段によって算出することができるため、トップダウ
ン方式の集積回路設計方法において上記のようなフロア
プラン指向の設計が可能となる。すなわち、動作レベル
やRTレベルのような上位レベルにおいても、モジュー
ルの設計品質指標を用いてフロアプランを実行でき、そ
の実行結果に基づいて設計対象の設計品質指標を算出す
ることができるようになる。また本発明のデータベース
装置では、設計対象の構成要素として使用可能な各種の
モジュールがパラメタ化されたモデルとしてデータベー
スに登録されているため、モジュールの再利用性が高
く、その結果、設計作業の効率が向上する。
ータベース装置を備えるとともに、動作レベルで又は動
作レベルとRTレベルの双方で設計対象の記述データの
修正、フロアプランの実行、設計品質指標の算出、およ
び、下位レベルの記述データ生成のための合成を行う手
段を備えているため、この集積回路設計支援装置によ
り、上記集積回路設計方法を実施することができる。
設計方法を示す流れ図である。この図において実線で示
されている各ボックスは、設計の抽象度を示す動作レベ
ル、RTレベル、ゲートレベル、ゲートレベル、および
レイアウトレベルにそれぞれ対応している。本設計方法
は、図12に示した従来例と同様、トップダウン方式に
より集積回路を設計するものであるが、動作レベルおよ
びRTレベルにおいてもフロアプランとそれに基づく設
計の評価が行われる点で従来例と相違する。すなわち、
動作レベルおよびRTレベルにおいても、チップ面積や
信号の遅延時間、消費電力など、設計の質を示す指標
(以下「設計品質指標」という)を算出して設計を評価
し、それぞれのレベルでの設計変更が不要となるまで、
設計対象の記述の変更→検証→フロアプラン→評価とい
う処理を繰り返す。これにより、できるだけ上位レベル
で設計品質指標を正確に見積もり、下位レベルから上位
レベルに戻って設計を変更することのないようにしてい
る。
下、本発明の一実施形態である集積回路設計支援装置、
すなわち上記集積回路設計方法を実施するために使用す
る集積回路設計支援装置について説明する。図2は、本
集積回路設計支援装置のハードウェア構成を示す概略ブ
ロック図である。本集積回路設計支援装置のハードウェ
アは、ワークステーションなどのコンピュータシステム
であって、CPU106とメモリ108から成る本体1
00と、ハードディスク装置102と、キーボードやマ
ウス等の入力操作装置104と、CRTディスプレイ等
の表示装置110とから構成される。そして、メモリ1
08に格納される所定のプログラムをCPU106が実
行することにより、トップダウン方式による集積回路の
設計を支援するための種々の機能が実現される。
概念的に示す機能ブロック図である。この図に示すよう
に、本集積回路設計支援装置は、概念的には、後述のF
HM(Flexible Hardware Model)に基づくデータベース
(以下「FHM−DB」という)を格納しているDB格
納部11、FHM−DBのためのデータベース管理シス
テム(以下「DBMS」という)12、操作部14、入
力編集部16、設計対象を各レベルで記述した記述デー
タを格納する記述格納部18、検証部22、フロアプラ
ンナ24、評価部26、合成部28、および表示部20
から構成される。これらのうち操作部14は図2に示し
た入力操作装置104に、表示部20は表示装置110
にそれぞれ対応し、DB格納部11および記述格納部1
8は、ハードディスク装置102によって実現される。
図3の機能ブロック図に示す他の構成要素は、メモリ1
08に格納される所定のプログラムによって実現され
る。
FHM−DBの格納されたDB格納部11とDBMS1
2とは、集積回路設計のためのデータベースシステム1
0を構成する(詳細は後述)。FHM−DBには、設計
対象の集積回路の構成要素として使用可能な各種のモジ
ュールが登録されており、DBMS12により、登録さ
れたモジュールに関する情報の抽出やFHM−DBへの
新たなモジュールの登録などを行うための機能が実現さ
れている。
4での入力操作に基づき、設計対象を記述する記述デー
タを生成して記述格納部18に格納したり、記述格納部
18に格納されている記述データを変更・追加する等の
編集処理を行う。ここで編集の対象となる記述データ
は、トップダウン設計の各段階で得られる各抽象度の記
述データ、すなわち、動作レベル、RTレベル、ゲート
レベルおよびレイアウトレベルの各レベルで設計対象を
記述したデータである。
を用いて上記各レベルでの設計を検証する。このために
検証部22は、上記各レベルで設計対象の動作のシミュ
レーションを行うシミュレータや、記述データによって
示される上記各レベルの設計結果を数学的に解析して検
証するベリファイア等を備えている。また、レイアウト
レベルの設計の検証を行うためにDRC(Design Rule C
hecking)を実行する機能なども有している。
ける設計対象の構成要素であるモジュールの配置やモジ
ュール間の配線を行う。
の構成要素である各モジュールの設計品質指標と上記各
レベルでのフロアプランの実行によって得られる配置配
線の情報とを用いて、設計対象全体の設計品質指標を算
出する。これにより上記各レベルでの設計の評価が可能
となる。この設計対象全体の設計品質指標と設計仕様と
から、現段階の設計において変更が必要か否か、すなわ
ち現段階に対応するレベル(以下「現レベル」という)
での設計対象の記述データの修正が必要か否かが判定さ
れる。この判定は、評価部26が行ってもよいが、評価
部26による算出結果(設計の評価結果)を表示部20
に表示し、設計者がそれを見て現レベルの記述データを
修正すべきか否かを判定するようにしてもよい。
修正(現レベルでの設計変更)が不要と判定された場合
に、現レベルの記述データから、現レベルよりも一つだ
け下位のレベルの記述データを生成し、これを記述格納
部18に格納する。現レベルの記述データの修正が必要
であると判定された場合は、合成部28は下位レベルの
記述データを生成しない。この場合には、設計者が操作
部14および入力編集部16により現レベルの記述デー
タを修正する。
ベルの設計の評価結果が表示される他、入力編集部1
6、検証部22、フロアプランナ24および合成部28
での処理結果も表示され、設計者は、これらを見て記述
データの修正等、必要な操作を行うことができる。
構成および動作>次に、FHM−DBの格納されたDB
格納部11とDBMS12とから成るデータベースシス
テム10について説明する。図4は、このデータベース
システム10の詳細な構成を示す機能ブロック図であ
る。このデータベースシステム10におけるデータベー
ス(FHM−DB)には、設計対象の構成要素として使
用可能な各種のモジュールが下記の特徴を有するモデル
として登録されている。 (1)モデルはパラメタ化されており、モデルに対しパ
ラメタ値を与えることにより、個々の設計対象における
構成要素として具体化されたモジュールであるインスタ
ンスを生成することができる。 (2)一つのモデルから抽象度の異なるインスタンスを
生成することができる。 (3)インスタンス生成の前に、モデルの性質を用いて
設計品質指標を算出することができる。 上記(1)(2)(3)の特徴を有するモデルをここで
はFHM(Flexible Hardware Model)と称している。こ
のようなFHMによる各種のモジュールが登録されたデ
ータベースを実現するために、登録される各モジュール
について、動作レベル、RTレベル、ゲートレベル、レ
イアウトレベルという各抽象度毎に、インスタンス生成
方法を示す情報(以下「インスタンス生成情報」とい
う)および設計品質指標の算出法を示す情報(以下「指
標算出情報」という)がDB格納部11に蓄積されてい
る。すなわち、FHM−DBには、登録される各モジュ
ールについて、そのモジュールに対するパラメタ値を用
いてインスタンスを生成するための生成手続、および、
そのモジュールに対するパラメタ値を用いて設計品質指
標を算出するための算出法が各抽象度毎(各レベル毎)
に記述されている。
すように、プロセッサ、計算モジュール、制御モジュー
ル、記憶モジュール、通信モジュール、配線モジュー
ル、パッドモジュールというようないくつかのクラスに
分類することができる。そして図6に示すように、FH
Mにおけるパラメタについては、そのいくつかは全ての
クラスに共通であり、他のパラメタは各クラスに特有の
ものとなっている。図6において、用法として「a」が
指定されているパラメタは、インスタンス生成や設計指
標算出の際にモデルに対して値が与えられるものであ
る。用法として「a/r」が指定されているパラメタ
は、インスタンス生成や設計指標算出の際にモデルに対
して値を与えることができ、かつ、算出値としても得ら
れるものである。用法として「r」が指定されているパ
ラメタは、設計指標算出等により算出値として得られる
ものである。また、I/Oポートは、モジュールの端子
に相当するものであって全てのモジュールに存在する
が、これを独立したクラスとし、それ自身の属性として
例えば図7に示すようなパラメタを持たせている。すな
わち、I/Oポートというクラスはモジュールの端子に
関する情報をパラメタとして持っている。なお、図6お
よび図7に示したパラメタついては、設計の各レベルに
対応した階層化は行われておらず、設計の各レベル(動
作レベル〜レイアウトレベル)で必要なパラメタが全て
挙げられている。このため、ここに挙げられたパラメタ
の中には、それぞれのレベルに着目した場合には使用さ
れないものも含まれている。
図4に示すように、入力部52、制御部54、インスタ
ンス生成部58、設計品質指標算出部60、および出力
部56から構成されており、DBMS12に与えられる
指示に基づき、制御部54による制御の下に動作する。
「ユーザ定義モジュール」という)を新たに登録すると
いう指示がDBMS12に与えられると、制御部54に
よって入力部52が起動される。そして入力部52によ
り、そのユーザ定義モジュールに関する情報が入力され
てDB格納部11に蓄積されることでユーザ定義モジュ
ールが登録される。
るレジスタファイルの設計品質指標を算出するという指
示がパラメタ値とともにDBMS12に与えられると、
制御部54によって設計品質指標算出部60が起動され
る。そして設計品質指標算出部60により、レジスタフ
ァイルのRTレベルでの指標算出情報が参照され、この
情報と前記指示とともに与えられたパラメタ値とを用い
て、RTレベルでのレジスタファイルの遅延時間や面
積、消費電力などを示す設計品質指標が算出される。例
えばレジスタファイルの場合のハードウェアサイズ(面
積またはゲート数)Sは、ビット幅Bおよびワード数W
をパラメタとして次式により算出される。S=k1・B・W
+k2・W・Log(W)+k3ここで、k1、k2、k3は係数であっ
て、これら係数の値と上記の算出式を示す情報がレジス
タファイルに対する指標算出情報としてDB格納部11
に蓄積されている。このようにして設計品質指標算出部
60により算出された設計品質指標は、出力部56によ
りDBMS12から出力される。
インスタンスを生成するという指示がパラメタ値ととも
にDBMS12に与えられると、制御部54によってイ
ンスタンス生成部58が起動される。そしてインスタン
ス生成部58により、プロセッサのモジュールの動作レ
ベルのインスタンスを生成する手続を示すFHM−DB
内の情報(インスタンス生成情報)が参照され、このイ
ンスタンス生成情報と前記指示とともに与えられたパラ
メタ値とを用いて、動作レベルでのプロセッサのインス
タンスが生成される。生成されたインスタンスを記述し
たデータ、すなわち前記パラメタ値によって具体化され
たプロセッサのモジュールを動作レベルで記述したデー
タが、出力部56によりDBMS12から出力される。
また、このようにしてインスタンス生成部58によりイ
ンスタンス生成が行われる他、設計品質指標算出部60
によりプロセッサモジュールの動作レベルの指標算出情
報が参照され、これに基づき、インスタンスとして具体
化されたプロセッサのモジュールの設計品質指標(面
積、実行サイクルなど)の算出も行われる。したがっ
て、上記のようなインスタンス生成が指示されると、動
作レベルの設計におけるインスタンスとしての具体化さ
れたプロセッサを記述するデータに加えて、その具体化
されたプロセッサの設計品質指標を示す情報もDBMS
12から得られる。
対して算出される設計品質指標は、そのモジュールの品
質を評価するための指標として用いることができるもの
であって、下限、代表値および上限から成る順序集合を
要素とするベクトルとして表現することができる。すな
わち、 設計品質指標 = (面積、遅延時間、実行サイクル、消費電力、…)(1) ただし、 面積 =(Alb,Atyp,Aub) (2) 遅延時間 =(Dlb,Dtyp,Dub) (3) 実行サイクル=(Clb,Ctyp,Cub) (4) 消費電力 =(Plb,Ptyp,Pub) (5) ・・・・・ と表現することができる。上記において、「遅延時間」
および「実行サイクル」は、算出対象のモジュールの性
能を示すものである。
基づき、設計品質指標算出部60は、上記の下限(例え
ばAlb)および上限(例えばAub)によって規定される
範囲と代表値(例えばAtyp)との一方または双方を算
出する。ここで代表値は、設計の基準として用いること
ができ、通常、そのモジュールのデフォルトの実現方法
を反映したものとなっている。
くなるほど正確に見積もることが困難となる。このため
設計品質指標算出部60は、上位レベルにおいて設計品
質指標としての前記範囲が広くなり、下位レベルにおい
て設計指標としての前記範囲が狭くなるように算出す
る。したがって、最下位のレベルであるレイアウトレベ
ルでのインスタンスが生成された段階において、最も正
確に設計品質指標を算出する。
それが階層的な構成を持っていて、登録された時点にお
いてそのユーザ定義モジュールの指標算出情報が無い場
合には、以下のステップ1〜3からなる手続によりその
設計品質指標を算出する(以下の各ステップにおいてユ
ーザ定義モジュールをMで示すものとする)。 (ステップ1):モジュールMの下位モジュールM1,
M2,…Mnの間の相互接続情報に基づいてモジュールM
のフロアプランを決定する。 (ステップ2):上記フロアプランと下位モジュールM
1,M2,…Mnの設計品質指標とを用いて、モジュール
Mの設計品質指標を算出する。 (ステップ3):下位モジュールM1,M2,…Mnの指
標算出情報がFHM−DBに存在しない場合は、指標算
出情報が得られるようになるまで、各下位モジュールM
i(i=1,…,n)に対し本手続きを再帰的に適用するこ
とにより、モジュールMの設計品質指標を算出する。な
お、下位モジュールの指標算出情報が得られモジュール
Mの設計品質指標が算出できる場合であっても、その設
計品質指標が所定の制約条件が満たされるようになるま
で(より正確な設計品質指標が得られるようになるま
で)、本手続を再帰的に適用するようにしてもよい。
計品質指標が算出されれば、これに基づいてそのユーザ
定義モジュールの指標算出情報を作成し、これをFHM
−DBに格納しておくとよい。これにより、以降におい
て、このユーザ定義モジュールの設計品質指標を、上記
手続を実行することなく算出できるようになる。
図4に示した上記構成の集積回路支援装置の動作に言及
しつつ、具体的な設計対象に対し図1に示した設計方法
を適用した事例を説明する。
として実現されるハードウェアであって下記の数式によ
って示される積和演算を実行するハードウェア(以下
「積和演算回路」という)を設計対象とする。ただし、
説明の簡単化のため、この積和演算回路へのデータの入
出力部分の設計は対象外とする。 s=Σ(i=0,3)(ai・xi) (6) ここで"Σ"は総和の記号であって、"Σ(i=n1,n2)"は次
に続く項についてi=n1からi=n2まで総和をとるこ
とを意味するものとする。
いるものとする。 (1)動作周波数10[MHz]以上 (2)演算時間400[ns]以下 (3)回路規模5000[ゲート]以下 なお、ハードウェアコストに対する条件はチップ面積に
対する条件として表されることが多いが、ここでは説明
の簡単化のため、上記(3)のように、回路規模に対応
するゲート数に対する条件でハードウェアコストの条件
を表すこととする。
回路を実現する方式として以下の二つの実現方式を候補
とし、FHM−DBにはこれらの実現方式において必要
となる各種のモジュールが登録されているものとする。
(方式1):次式(7)に対応するハードウェア構成によ
り実現する s=a0・x0+a1・x1+a2・x2+a3・x3 (7) (方式2):次の演算手順の記述に対応するハードウェ
ア構成により実現するs=0; for i=0 to 3 s=ai・xi+s;
ず、上記設計仕様を分析した後、上記二つの実現方式の
候補の中からいずれかを選択し、選択した方式によって
設計対象を実現するための動作レベルの設計を行う。以
下では、設計者がまず方式1を採用したとして説明す
る。この場合、設計者は、方式1による動作レベルでの
設計対象の構成を示す図8(a)のようなデータフロー
グラフを描き、このデータフローグラフを所定のハード
ウェア記述言語(HDL)で記述する。この記述は設計
者が操作部14を操作することにより行われ、入力編集
部16は、この操作に基づき動作レベルの記述データを
生成し、これを記述格納部18に格納する。この記述デ
ータは、設計対象を動作レベルで記述したものであっ
て、動作レベルでの設計結果と考えることができる。図
8(a)からわかるように、この設計では、乗算器が4
個、加算器が3個必要になる。また、これらの乗算器お
よび加算器の動作を制御するための制御部も必要にな
る。したがって、動作レベルの記述の際に、乗算器と加
算器および制御部のモジュールのインスタンスがDBM
S12により生成され、設計対象の記述は、それらのイ
ンスタンスを用いて構成される。このインスタンス生成
の際にパラメタ値としては、乗算器および加算器のビッ
ト幅がDBMS12に与えられる。また、このときDB
MS12により、上記乗算器と加算器および制御部の設
計品質指標として次のような情報を得ることができる。
が得られると、次に、この記述データを用いて検証部2
2により動作レベルの設計結果が検証される。このと
き、検証部22は、動作レベルの記述データに対し動作
レベルシミュレータやベリファイアを適用することによ
り機能検証を行う。
り動作レベルでのフロアプランが実行される。すなわ
ち、上記乗算器、加算器および制御部という、動作レベ
ルでの具体化された各モジュール(すなわち各インスタ
ンス)の配置およびそれらモジュール間の配線を動作レ
ベルの記述データに基づいて行う。これにより、図9
(a)に示すようなフロアプランの結果が得られる(た
だし、モジュール間の配線の表示は省略されている)。
このフロアプランの実行において、モジュール間の配線
には、上記乗算器、加算器および制御部の各モジュール
の端子に関する情報が必要となるが、前述のように、全
てのモジュールの端子はI/Oポートとしてモデル化さ
れているため(図7参照)、そのモデルのパラメタとし
て、モジュールの端子の位置やタイプ(入力端子か出力
端子か)等、モジュールの端子に関する情報を得ること
ができる。したがって、フロアプランの実行の際には、
DBMS12により、上記乗算器、加算器および制御部
の各モジュールの面積に加えて、各モジュールのI/O
ポートのパラメタとして端子位置などの情報が抽出さ
れ、これらの情報が用いられる。図10は、これらの情
報を用いて行われるフロアプランの配線処理中の状態を
示している。
により、フロアプランの実行結果に基づいて設計対象の
設計品質指標が算出され、その算出結果に基づき設計結
果が前記設計仕様を満たすか否かが判定される。設計仕
様は、前述のように、動作周波数、演算時間および回路
規模についての条件として与えられているため、評価部
26は、動作レベルでの設計対象の構成要素である各モ
ジュールの設計品質指標のうち設計仕様の条件に関係す
る遅延時間と回路規模を用いて、設計対象の動作周波
数、演算時間および回路規模を算出する。このとき、動
作周波数および演算時間の算出の基になる遅延時間を求
める際に、フロアプランによって得られる配線長が考慮
される。これにより、動作レベルのような抽象度の高い
設計段階においても、従来よりも精度の高い設計の評価
が可能となり、設計結果が仕様を満たしているか否かの
判定の精度が向上する。なお、この事例では、設計の評
価に必要となるモジュールの設計品質指標はモジュール
の回路規模と遅延時間であってインスタンス生成に際に
得られるが、インスタンス生成時に得られない設計品質
指標が設計の評価に必要な場合は、DBMS12内の設
計品質指標算出部60によりそのモジュールの指標算出
情報を参照してそのような設計品質指標を得る。
算器、乗算器、制御の回路規模は、それぞれ327〜626
[ゲート]、2738[ゲート]、10〜12[ゲート]である
ため、方式1(図8(a)参照)による設計の場合、回
路規模の下限が327×3+2738×4+10=11943[ゲー
ト]となり、回路規模が5000[ゲート]以下という設計
仕様を満たさない。このような動作レベルの設計の評価
結果は表示部20に表示され、設計者は、これを見て、
動作レベルの設計を変更する。すなわち本事例の場合、
設計者は、設計対象の実現方式を方式2に変更し、図8
(b)に示すようなデータフローグラフを描き、このデ
ータフローグラフを所定のHDLで記述する。これによ
り、方式2による動作レベルでの設計対象の新たな記述
データが生成される。
は、図8(b)からわかるように、1個の積和演算器と
1個のレジスタと制御部が必要となる。したがって、動
作レベルの新たな記述を行う際に、積和演算器、レジス
タおよび制御部のモジュールのインスタンスがDBMS
12により生成され、設計対象の記述は、それらのイン
スタンスを用いて構成される。このインスタンス生成の
際に、パラメタ値として、積和演算器やレジスタのビッ
ト幅がDBMS12に与えられる。また、このときDB
MS12により、上記積和演算器、レジスタおよび制御
部の設計品質指標として次のような情報を得ることがで
きる。
ータに対しても、元の記述データの場合(方式1の場
合)と同様にして、検証およびフロアプランが実行され
る(図1(a))。このときのフロアプランの結果は図
9(b)に示すようになる(ただし、モジュール間の配
線の表示は省略されている)。
評価部26により設計対象の設計品質指標が算出され、
その算出結果に基づき設計結果が前記設計仕様を満たす
か否かが判定される。このとき、動作レベルでの設計対
象の構成要素である各モジュールの設計品質指標のうち
設計仕様の条件に関係する遅延時間と回路規模を用い
て、フロアプランによって得られる配線長を考慮しつ
つ、設計対象の動作周波数、演算時間および回路規模が
算出される。
和演算器、レジスタ、制御部の回路規模は、それぞれ30
65〜3364[ゲート]、338[ゲート]、50〜60[ゲー
ト]であるため、方式2(図8(b)参照)による設計
の場合、回路規模の下限が3065+338+50=3453[ゲー
ト]、上限が3364+338+60=3762[ゲート]となる。
したがって、設計対象の回路規模は3453〜3762[ゲー
ト]であり、回路規模が5000[ゲート]以下という設計
仕様は満たされる。また、設計対象の演算時間について
は、構成要素である積和演算器およびレジスタの各遅延
時間を用い、フロアプランで得られた配線長に基づく配
線遅延を考慮して算出される。ここで配線による遅延時
間を1.05[ns]とすると、前述のように積和演算器、レ
ジスタ、制御部の遅延時間は、それぞれ61.1〜92.2[n
s]、4.9[ns]、0.7[ns]であるので、設計対象の各
構成要素の遅延時間の合計に配線の遅延時間を加えて
も、100[ns]以下となる。そして方式2では一つの演
算結果を得るのに積和演算器およびレジスタを4回通過
する必要があるが(図8(b)参照)、1回の通過に要
する時間は100[ns]以下であるため、方式2による設
計の場合の演算時間は400[ns]以下となり、設計仕様
を満たす。また、動作周波数10[MHz]以上(周期100
[ns]以下)という設計仕様も満たしている。
満たされると、動作レベルでの記述データの更なる修正
は不要と判定される。この判定に基づき合成部28は、
動作合成ツールにより動作レベルの記述データからRT
レベルの記述データを生成する。このとき、設計対象の
構成要素である積和演算器、レジスタおよび制御部のモ
ジュールのRTレベルのインスタンスがDBMS12に
より生成され、設計対象は、それらのインスタンスを用
いて記述される。既述のように、FHM−DBには、登
録される各モジュールについて、インスタンスを生成す
るための生成手続などが各抽象度毎に記述されているた
め(図4参照)、動作レベルの記述データからRTレベ
ルの記述データを生成する際に、DBMS12でFHM
−DBを参照することにより、動作レベルでの各モジュ
ールの記述に対応するRTレベルの記述を容易に得るこ
とができる。なお、RTレベルの上記インスタンスの生
成の際に新たなパラメタ(例えば積和演算器内の加算器
のアルゴリズムを示すパラメタ)が必要となるが、これ
は、設計者によって指定されるか、または動作合成ツー
ルによりアルゴリズムが自動的に選択される。
記のようにしてRTレベルの記述データが生成される
と、RTレベルの設計結果が得られたことになる。図1
1(a)はこの設計結果を示すブロック図であり、この
図において積和演算器は階層構造を有している。この階
層構造を展開すると、設計結果は図11(b)に示すよ
うな構成となる。ここで、設計対象の構成要素である積
和演算器のモジュールの設計品質指標は、パラメタとし
て、ビット幅と加算器のアルゴリズムとをDBMS12
に与えることにより得ることができる。前記動作合成の
際に、RTレベルの積和演算器のインスタンス生成の際
に与えられるパラメタである加算器アルゴリズムとして
「リップルキャリー(ripple carry)」が指定されたとす
ると、積和演算器の設計品質指標として次のような情報
が得られる。 回路規模 3065[ゲート] 遅延時間 92.2[ns]
が得られると、次に、この記述データを用いて検証部2
2によりRTレベルの設計結果が検証される。このと
き、検証部22は、RTレベルの記述データに対しRT
レベルのシミュレータやベリファイアを適用することに
より機能検証を行う。
りRTレベルでのフロアプランが実行される。すなわち
フロアプランナ24は、図11(b)に示す設計対象の
構成要素である乗算器、加算器(アルゴリズムはリップ
ルキャリー)、レジスタという、RTレベルでの具体化
された各モジュール(すなわち各インスタンス)の配置
およびそれらモジュール間の配線をRTレベルの記述デ
ータに基づいて行う。このとき、DBMS12により、
上記各モジュールの面積に加えて、各モジュールのI/
Oポートのパラメタとしての端子位置などの情報が抽出
され、これらの情報がフロアプランの実行に用いられ
る。
がフロアプランの実行結果に基づき設計対象の設計品質
指標を算出し、RTレベルでの設計の変更が必要か否か
を判定する。このとき、RTレベルでの設計対象の構成
要素である各モジュールの設計品質指標のうち設計仕様
の条件に関係する遅延時間と回路規模を用いて、フロア
プランによって得られる配線長を考慮しつつ、設計対象
の動作周波数、演算時間および回路規模が算出される。
ただし、動作レベルでの設計の評価において既に設計仕
様が満たされていることが明らかとなっているため、こ
のRTレベルで算出される設計対象の動作周波数、演算
時間および回路規模も設計仕様を満たしている。このよ
うな算出値はRTレベルでの設計の評価結果として表示
部20に表示され、設計者はこれを見て、RTレベルの
設計の変更が必要か否かを判定する。
較すると、演算時間などが設計仕様に対して余裕がない
と考えられるため、設計者は、RTレベルでの設計を変
更する必要があると判定し、性能を改善すべく、RTレ
ベルの記述データを修正する。具体的には、加算器のア
ルゴリズムとして「キャリールックアヘッド(carry loo
k-ahead)」を指定して積和演算器のインスタンス生成を
行い、このインスタンスが設計対象の構成要素となるよ
うにRTレベルの記述データを修正する。そして、この
インスタンス生成の際に、DBMS12より積和演算器
の設計品質指標として次のような情報が得られる。 回路規模 3364[ゲート] 遅延時間 61.1[ns]
ルの記述データについても、階層展開後の構成は図11
(b)に示すようになる。ただし、加算器の面積などは
変更前のRTレベルの記述データの場合とは異なる。新
たなRTレベルの記述データに対しても検証およびフロ
アプランが同様に実行される(図1(b))。
評価部26により設計対象の設計品質指標が算出され、
RTレベルでの設計の変更が更に必要か否かが判定され
る。このとき、設計対象の設計品質指標や、それに基づ
いて算出される設計対象の動作周波数、演算時間は表示
部20に表示され、設計者がこれを見てRTレベルの設
計の変更が必要か否かを判定する。この時点では、設計
仕様は満たされており、かつ、性能も改善されているた
め(前記積和演算器の遅延時間参照)、RTレベルの設
計の変更は不要である判定される。
ツールによりRTレベルの記述データからゲートレベル
の記述データ(ネットリスト)を生成する。これ以降の
設計手順、すなわちゲートレベルおよびレイアウトレベ
ルの設計手順は従来の設計方法の場合(図12)と同様
である。しかし、図1に示した設計方法では、上位レベ
ル(動作レベル)で設計結果が仕様を満たすことが確保
されるため、下位レベルでの設計結果が仕様を満たさな
いということはなく、その結果、下位レベルから上位レ
ベルへ戻って設計変更するという事態は解消される。こ
れにより、設計完了までの期間の長期化が防止され、い
わゆるディープサブミクロンの時代における集積回路の
設計にも対処できるようになる。
は、動作レベルでの設計の評価で設計仕様を満たさない
と判定される間は、動作レベルにおいて、記述データを
修正して、検証し、フロアプランを行い、評価する、と
いうステップが繰り返される。しかし、既述のように設
計品質指標は範囲として得ることができ(式(2)〜式(5)
参照)、上位レベルの設計において、設計仕様を満たし
ていなくても、設計品質指標としての範囲に設計仕様を
満たす部分が含まれていれば、下位レベルの設計の仕方
によっては最終的に設計仕様を満たす可能性がある。し
たがって、設計対象の設計品質指標としての範囲に設計
仕様を満たす部分が含まれている場合には、合成のステ
ップを経て下位レベルの設計に移るような構成としても
よい。ただし、この構成の場合、下位レベルから上位レ
ベルへ戻って設計を変更することが必要となる可能性が
あるため、設計仕様を満たすことなく下位レベルの設計
へ移るときには設計者側でリスクを負うことが前提とな
る。
ドウェアコスト(回路規模)および性能(演算時間、動
作周波数)についての条件として与えられていたが、消
費電力についての条件が設計仕様に含まれることも少な
くない。この場合には、設計の各レベルでの評価のステ
ップで設計対象の消費電力が算出される。本設計方法に
よれば、動作レベルやRTレベルという上位レベルであ
っても、この算出において、直前のステップであるフロ
アプランの結果に基づきモジュール間の配線容量を考慮
することができる。これにより、上位レベルにおいて
も、設計対象の消費電力を正確に見積もることができ、
設計仕様に消費電力についての条件が含まれている場合
であっても、下位レベルから上位レベルへ戻って設計変
更するという事態が解消される。
ア構成を示す概略ブロック図。
機能ブロック図。
ているデータベースシステムの構成を示す機能ブロック
図。
FHM(Flexible Hardware Model)の各クラスを示す
図。
図。
ける設計対象の実現方式を動作レベルで表したデータフ
ローグラフを示す図。
プランの結果を示す図。
ンにおけるモジュール間の配線処理中の状態を示す図。
ける構成を示すブロック図。
Claims (13)
- 【請求項1】 設計対象である所定仕様の集積回路を動
作レベルで設計して設計対象の記述データを生成し、該
記述データから順次抽象度の低い設計に対応する記述デ
ータを生成していくトップダウン方式の集積回路設計方
法において、 設計対象の構成要素として使用可能な各種モジュールが
パラメタ化されたモデルとして登録され、該各種モジュ
ールにパラメタ値を与えることによって具体化したモジ
ュールであるインスタンスを生成するための手続を示す
インスタンス生成情報と該各種モジュールの質を示す所
定の設計品質指標の算出法を示す指標算出情報とが、該
各種モジュールに対し前記トップダウン方式の設計にお
ける各抽象度毎に蓄積されているデータベースを予め用
意しておき、該データベースに登録されたモジュールの
インスタンス生成情報と該モジュールのパラメタ値とを
用いて生成されるインスタンスを構成要素として設計対
象を動作レベルで記述した動作レベル記述データを生成
する第1ステップと、 前記動作レベル記述データにおいて設計対象の構成要素
として記述されている各モジュールの指標算出情報を前
記データベースから抽出し、該指標算出情報と該各モジ
ュールのパラメタ値とを用いて該各モジュールの設計品
質指標を算出する第2ステップと、 第2ステップにより算出された設計品質指標に基づき、
前記動作レベル記述データに対応するフロアプランを実
行する第3ステップと、 第3ステップにおけるフロアプランの実行結果に基づ
き、前記動作レベル記述データによって示される動作レ
ベルでの設計の質を示す設計品質指標を算出する第4ス
テップと、 第4ステップで算出された設計品質指標と設計対象の仕
様とに基づき動作レベルでの設計の変更が必要か否かを
判定する第5ステップと、 第5ステップにおいて動作レベルでの設計の変更が必要
であると判定された場合に、前記動作レベル記述データ
を変更することにより設計対象の新たな動作レベル記述
データを得る第6ステップと、 第5ステップにおいて動作レベルでの設計の変更が必要
ではないと判定された場合に、該判定の対象である前記
動作レベル記述データからレジスタ転送レベルでの設計
対象の記述データであるRTL記述データを、前記デー
タベースに蓄積されたレジスタ転送レベルの前記インス
タンス生成情報を用いて生成する第7ステップと、 を有し、第5ステップにおいて動作レベルでの設計の変
更が必要であると判定される間は、第6ステップにより
新たな動作レベル記述データを得て、該新たな動作レベ
ル記述データに対して第2ステップ、第3ステップ、第
4ステップ、および第5ステップを順に実行するという
処理を繰り返すことを特徴とする集積回路設計方法。 - 【請求項2】 請求項1に記載の集積回路設計方法にお
いて、 前記RTL記述データにおいて設計対象の構成要素とし
て記述されている各モジュールの指標算出情報を前記デ
ータベースから抽出し、該指標算出情報と該各モジュー
ルのパラメタ値とを用いて該各モジュールの設計品質指
標を算出する第8ステップと、 第8ステップにより算出された設計品質指標に基づき、
前記RTL記述データに対応するフロアプランを実行す
る第9ステップと、 第9ステップにおけるフロアプランの実行結果に基づ
き、前記RTL記述データによって示されるレジスタ転
送レベルでの設計の質を示す設計品質指標を算出する第
10ステップと、 第10ステップで算出された設計品質指標と設計対象の
仕様とに基づきレジスタ転送レベルでの設計の変更が必
要か否かを判定する第11ステップと、 第11ステップにおいてレジスタ転送レベルでの設計の
変更が必要であると判定された場合に、前記RTL記述
データを変更することにより設計対象の新たなRTL記
述データを得る第12ステップと、 第11ステップにおいてレジスタ転送レベルでの設計の
変更が必要ではないと判定された場合に、該判定の対象
である前記RTL記述データからゲートレベルでの設計
対象の記述データであるネットリストを、前記データベ
ースに蓄積されたゲートレベルの前記インスタンス生成
情報を用いて生成する第13ステップと、 を有し、第11ステップにおいてレジスタ転送レベルで
の設計の変更が必要であると判定される間は、第12ス
テップにより新たなRTL記述データを得て、該新たな
RTL記述データに対して第8ステップ、第9ステッ
プ、第10ステップ、および第11ステップを順に実行
するという処理を繰り返すことを特徴とする集積回路設
計方法。 - 【請求項3】 請求項1または請求項2に記載の集積回
路設計方法において、 前記データベースに階層構造を有するモジュールが登録
されており、 前記階層構造を有するモジュールの設計品質指標を算出
する場合に、該モジュールを構成する下位モジュール間
の接続情報に基づいてフロアプランを実行し、該フロア
プランの実行結果と該下位モジュールのそれぞれの設計
品質指標とを用いて前記階層構造を有するモジュールの
設計品質指標を算出する、ことを特徴とする集積回路設
計方法。 - 【請求項4】 請求項1または請求項2に記載の集積回
路設計方法において、 前記第5ステップでは、前記第4ステップで算出された
設計品質指標が設計対象の仕様を満足するか否かによ
り、動作レベルでの設計の変更が必要か否かを判定し、 前記第11ステップでは、前記第10ステップで算出さ
れた設計品質指標によって示される設計の質が所定レベ
ル以上であるか否かにより、レジスタ転送レベルでの設
計の変更が必要か否かを判定する、ことを特徴とする集
積回路設計方法。 - 【請求項5】 請求項1または請求項2に記載の集積回
路設計方法において、 前記第2、第4、第8および第10ステップで算出され
る設計品質指標は、面積および性能を示す値または該値
の範囲を含む、ことを特徴とする集積回路設計方法。 - 【請求項6】 請求項5に記載の集積回路設計方法にお
いて、 前記第2および第8ステップで算出される設計品質指標
は、設計対象の構成要素である各モジュールの端子に関
する情報を含み、 前記第3および第9ステップでは、設計対象の構成要素
である各モジュールの設計品質指標によって示される面
積と端子に関する情報とに基づいてフロアプランを実行
する、ことを特徴とする集積回路設計方法。 - 【請求項7】 請求項5または請求項6に記載の集積回
路設計方法において、 前記第2、第4、第8および第10ステップで算出され
る設計品質指標は、消費電力を示す値または該値の範囲
を含む、ことを特徴とする集積回路設計方法。 - 【請求項8】 設計対象である所定仕様の集積回路を動
作レベルで設計して設計対象の記述データを生成し、該
記述データから順次抽象度の低い記述データを生成して
いくトップダウン方式の設計を行うために使用されるデ
ータベース装置において、 設計対象の構成要素として使用可能な各種モジュールが
パラメタ化されたモデルとして登録され、該各種モジュ
ールにパラメタ値を与えることによって具体化したモジ
ュールであるインスタンスを生成するための手続を示す
インスタンス生成情報と該各種モジュールの質を示す所
定の設計品質指標の算出法を示す指標算出情報とが、該
各種モジュールに対し前記トップダウン方式の設計にお
ける各抽象度毎に蓄積されているデータベースを格納す
る格納手段と、 前記データベースに登録されているいずれかのモジュー
ルおよび抽象度が指定されかつ該モジュールのパラメタ
値が与えられると、該抽象度での該モジュールのインス
タンス生成情報を前記データベースから抽出し、該イン
スタンス生成情報と前記パラメタ値とを用いて該モジュ
ールのインスタンスを生成するインスタンス生成手段
と、 前記データベースに登録されているいずれかのモジュー
ルおよび抽象度が指定されかつ該モジュールのパラメタ
値が与えられると、該抽象度での該モジュールの指標算
出情報を前記データベースから抽出し、該指標算出情報
と前記パラメタ値とを用いて該モジュールの設計品質指
標を算出するモジュール品質評価手段と、を備えること
を特徴とするデータベース装置。 - 【請求項9】 設計対象である所定仕様の集積回路を動
作レベルで設計して設計対象の記述データを生成し、該
記述データから順次抽象度の低い記述データを生成して
いくトップダウン方式の設計を行うための集積回路設計
支援装置において、 請求項8に記載のデータベース装置と、 操作者の入力操作に基づき、前記インスタンス生成手段
によって生成される動作レベルのインスタンスを構成要
素として設計対象を動作レベルで記述した動作レベル記
述データを生成し編集するための記述データ生成編集手
段と、 前記動作レベル記述データにおいて設計対象の構成要素
として記述されている各モジュールの設計品質指標を該
各モジュールのパラメタ値を用いてモジュール品質評価
手段により得て、該設計品質指標に基づき前記動作レベ
ル記述データに対応するフロアプランを実行するフロア
プラン実行手段と、 前記フロアプランの実行結果に基づき、前記動作レベル
記述データによって示される動作レベルでの設計の質を
示す設計品質指標を算出する設計品質評価手段と、 設計対象を動作レベルで記述した動作レベル記述データ
から設計対象をレジスタ転送レベルで記述したRTL記
述データを、前記データベースに蓄積されたレジスタ転
送レベルの前記インスタンス生成情報を用いて生成する
動作合成手段と、を備えることを特徴とする集積回路設
計支援装置。 - 【請求項10】 請求項9に記載の集積回路設計支援装
置において、 前記記述データ生成編集手段は、前記動作合成手段によ
り生成されたRTL記述データをも操作者の入力操作に
基づいて編集し、 前記フロアプラン実行手段は、前記RTL記述データに
対しても、前記モジュール品質評価手段により設計品質
指標を獲得して、該設計品質情報に基づき前記RTL記
述データに対応するフロアプランを実行し、 前記設計品質評価手段は、前記RTL記述データに対応
するフロアプランの実行結果に基づいてレジスタ転送レ
ベルでの設計の質を示す設計品質指標の算出をも行い、 設計対象をレジスタ転送レベルで記述したRTL記述デ
ータから設計対象をゲートレベルで記述したネットリス
トを、前記データベースに蓄積されたゲートレベルの前
記インスタンス生成情報を用いて生成する論理合成手段
を更に備える、ことを特徴とする集積回路設計支援装
置。 - 【請求項11】 請求項9または請求項10に記載の集
積回路設計支援装置において、 前記モジュール品質評価手段および前記設計品質評価手
段が算出する設計品質指標は、面積および性能を示す値
または該値の範囲を含む、ことを特徴とする集積回路設
計支援装置。 - 【請求項12】 請求項11に記載の集積回路設計支援
装置において、 前記モジュール品質評価手段が算出する設計品質指標
は、設計対象の構成要素である各モジュールの端子に関
する情報を含み、 前記フロアプラン実行手段は、設計対象の構成要素であ
る各モジュールの設計品質指標によって示される面積と
端子に関する情報とに基づいてフロアプランを実行す
る、ことを特徴とする集積回路設計支援装置。 - 【請求項13】 請求項11または請求項12に記載の
集積回路設計支援装置において、 前記モジュール品質評価手段および前記設計品質評価手
段が算出する設計品質指標は、消費電力を示す値または
該値の範囲を含む、ことを特徴とする集積回路設計支援
装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8333539A JP2954894B2 (ja) | 1996-12-13 | 1996-12-13 | 集積回路設計方法、集積回路設計のためのデータベース装置および集積回路設計支援装置 |
TW086118367A TW432304B (en) | 1996-12-13 | 1997-12-05 | Integrated circuit design method, database apparatus for designing integrated circuit and integrated circuit design support apparatus |
EP97121676A EP0848342A3 (en) | 1996-12-13 | 1997-12-09 | Intergrated circuit design method, database apparatus for designing integrated circuit and integrated circuit design support apparatus |
KR1019970067401A KR100281977B1 (ko) | 1996-12-13 | 1997-12-10 | 집적 회로 설계 방법, 집적 회로 설계용 데이터베이스 장치 및집적 회로 설계 지원 장치 |
US08/989,425 US6026228A (en) | 1996-12-13 | 1997-12-12 | Integrated circuit design method, database apparatus for designing integrated circuit and integrated circuit design support apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8333539A JP2954894B2 (ja) | 1996-12-13 | 1996-12-13 | 集積回路設計方法、集積回路設計のためのデータベース装置および集積回路設計支援装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10171857A true JPH10171857A (ja) | 1998-06-26 |
JP2954894B2 JP2954894B2 (ja) | 1999-09-27 |
Family
ID=18267185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8333539A Expired - Fee Related JP2954894B2 (ja) | 1996-12-13 | 1996-12-13 | 集積回路設計方法、集積回路設計のためのデータベース装置および集積回路設計支援装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6026228A (ja) |
EP (1) | EP0848342A3 (ja) |
JP (1) | JP2954894B2 (ja) |
KR (1) | KR100281977B1 (ja) |
TW (1) | TW432304B (ja) |
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