KR19980063998A - 집적 회로 설계 방법, 집적 회로 설계용 데이터베이스 장치 및집적 회로 설계 지원 장치 - Google Patents

집적 회로 설계 방법, 집적 회로 설계용 데이터베이스 장치 및집적 회로 설계 지원 장치 Download PDF

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Abstract

데이터베이스내에는, 설계 대상의 구성 요소로서 이동될 수 있는 많은 모듈이 파라미터 표시 모델로서 레지스터되고, 인스턴스를 생성시키는 절차를 나타내는 인스턴스 생성 정보 및, 설계 특성을 평가하는 방법을 나타내는 특성 평가 정보가 각종 모듈에 대한 추상화 레벨마다 저장된다. 플로어플랜 지향 설계는 데이터베이스에 의해 실행된다. 즉, 동작 또는 RT 레벨의 상위 레벨에서도, 데이터베이스에 의하여, 설계에 이용될 각 모듈의 설계 특성은 평가되고, 플로어플랜은 실행된다. 실행 결과를 기초로 하여, 설계 대상의 회로 규모, 지연 시간, 전력 소모 등의 설계 특성은 평가되고, 설계 변경을 필요로하는 지의 여부가 결정된다.

Description

집적 회로 설계 방법, 집적 회로 설계용 데이터베이스 장치 및 집적 회로 설계 지원 장치
본 발명은 집적 회로 설계(design) 방법, 이런 설계 방법 구현을 위한 데이터베이스 장치 및, 이런 데이터베이스 장치가 제공된 집적 회로 설계 지원(support) 장치에 관한 것이다.
통상적인 VLSI(대규모 집적) 설계 방법은 도 12를 참조로 기술된다. 도 12는 톱 다운(top-down) 접근 방식에 따른 통상적인 VLSI 설계 방법의 일례를 도시한 플로우챠트이다(이런 일례는 이하 종래 기술이라 칭한다).
VLSI 설계에 있어서, 설계자는 먼저 소정의 설계 제한 조건(constraints)을 분석하고, 그후 구조 후보(candidates)를 조사하며(구현 접근 방식), 최상의 유망 구조 후보를 선택하여, 하드웨어 기술(description) 언어(이하, HDL이라 칭한다)에 의해 선택된 구조를 기술한다(이런 기술은 이하 동작 기술(behavioral description)이라 칭한다). 이와 같이 성취된 동작 기술은 동작 레벨에서의 설계 결과이다. 도 12a에 도시된 바와 같이, 이를 동작 레벨 시뮬레이터 또는 검공기에 제공함으로써, 동작 레벨에서의 설계는 타당성(validate)이 검사된다.
이어, 설계자는 동작 기술로 부터 RT 레벨에서의 설계(RT 레벨에서의 설계) 대상(object)을 기술함으로써 성취된 레지스터 전달 레벨(이하, RT 레벨 또는 RTL이라 칭한다) 기술을 생성시킨다. 동작 기술로 부터의 RTL 기술의 생성은 때때로 동작 합성 도구(synthesis tool)에 의해 자동으로 실행된다. 생성된 RTL 기술은 또한 HDL의 기술이다. 도 12b에 도시된 바와 같이, 이를 RT 레벨 시뮬레이터 등에 제공함으로써, RT 레벨에서의 설계는 타당성이 검사된다. 이 단계에서, 가설 와이어(wire) 길이는 상호 접속을 위해 추정된다.
상기 타당성 검사(validation) 후에, 논리 합성 도구에 의해 RTL 기술로 부터 게이트 레벨에서의 설계 대상을 기술한 네트(net) 리스트(게이트 레벨에서의 논리 회로의 기술)가 생성된다. 이런 네트 리스트는 도 12c에 도시된 바와 같이 논리 시뮬레이터 등에 제공되고, 이에 의해 게이트 레벨에서의 설계는 타당성이 검사되고, 플로어플랜(floorplan)은 그후 실행된다. 네트 리스트에 대한 플로어플랜은 게이트 레벨로 논리 회로를 구성하는 블록을 대충 배치시키고 와이어시킬 수 있다.
그후, 이런 플로어플랜의 결과에 따라, 네트 리스트로 표시된 게이트 레벨에서의 설계는 평가된다. 즉, 칩 면적, 신호 지연 시간, 전력 소모 등은 논리 회로를 구성하는 블록간의 와이어링 및 블록의 배치 정보에 의해 평가되고, 설계 제한 조건이 충족되는 지의 여부가 결정된다. 설계 제한 조건이 충족되지 않음이 결정될 시에, 설계 제한 조건이 충족되도록 게이트 레벨에서의 설계 변경을 위해 네트 리스트를 교정하고, 교정된 네트 리스트는 상기와 유사한 타당성 검사, 플로어플랜 및 평가를 받는다.
따라서, 기술 변경(네트 리스트는 교정함으로써의 설계 변경)→타당성 검사→플로어플랜→평가의 과정은 게이트 레벨에서의 설계가 설계 제한 조건을 충족하게 될 때까지 게이트 레벨에서 반복된다(도 12c 참조). 설계 제한 조건이 상기 과정을 통해 충족되지 않음이 결정될 시에, 때때로 상위 레벨에서 설계 변경을 필요로 할시 상위 레벨(RT 레벨 또는 동작 레벨)로의 복귀가 요구된다. 이런 경우에, 설계자는 먼저 설계 제한 조건의 충족을 위해 설계를 변경시키도록 기술할 RT 레벨로 복귀시킨다. 그러나, 어떤 설계 변경도 이런 제한 조건을 제어할 수 없음을 결정함과 동시에, 설계자는 또한 설계 변경을 위한 동작 레벨에서 기술 데이터를 교정하도록 동작 레벨로 복귀시킨다.
게이트 레벨에서의 설계가 설계 제한 조건을 충족하게 될 시에, 네트 리스트에 대응하는 가설 배치 및 와이어링은 내부 레이아웃(layout)이 완료된 셀(cell)에 의해 실행된다. 이런 동작에 의해, 레이아웃 설계를 나타내는 레이아웃 데이터(레이아웃 레벨에서의 기술)가 획득되고, 레이아웃 데이터는 타당성 검사, 플로어플랜 및 평가를 받는다. 레이아웃 레벨에서의 타당성 검사를 통하여, 레이아웃 설계가 회로 시뮬레이터, DRC(설계 규칙 검사기) 등에 의해 정확히 실행되는지의 여부가 체크된다. 레이아웃 레벨에서의 플로어플랜을 통해, 상세 배치 및 와이어링은 전술된 셀에 의해 실행된다. 그후, 상세 배치 및 와이어링의 결과에 따라, 칩 면적, 지연 시간 및 전력 소모는 정확히 평가된다. 설계 제한 조건이 충족됨을 확인한 후에, 칩 면적, 지연 시간, 전력 소모 등으로 나타난 설계 특성 중에서 개선될 어떤 것이 있는지의 여부가 결정된다. 개선될 어떤 것이 있거나, 레이아웃 데이터를 기초로 하여 게이트 레벨의 경우에서 보다 더 정확히 칩 면적, 지연 시간, 전력 소모 등을 평가한 결과로서 설계 제한 조건이 충족되지 않음이 발견될 시에, 레이아웃 데이터는 그에 상응하여 교정되고, 교정된 레이아웃 데이터는 타당성 검사, 플로어플랜 및 평가를 받는다.
전술된 바와 같이, 기술 변경(레이아웃 데이터를 교정함으로써의 설계 변경)→타당성 검사→플로어플랜→평가의 과정은 칩 면적, 지연 시간, 전력 소모등으로 나타난 설계 특성이 충족하게 될 때까지 게이트 레벨에서 반복된다(도 12d 참조). 설계 제한 조건이 상기 과정을 통해 충족되지 않음이 결정될 시에, 때때로 상위 레벨에서 설계 변경을 필요로 할시 상위 레벨(게이트 레벨, RT 레벨 또는 동작 레벨)로의 복귀가 요구된다.
레이아웃 레벨에서의 설계가 설계 제한 조건을 충족하게 될 시에, 마스크 패턴이 레이아웃 데이터로부터 생성된다. 그후, 이런 마스크 패턴을 기초로 하여 생성된 마스크에 의해 VLSI가 제조된다.
전술된 종래 기술의 설계 방법에 따르면, 정확한 지연 시간 및 소모는 레이아웃 설계를 통해 획득된 와이어링 정보에 의해 평가된다. 그러나, 지연 시간 및 전력 소모상의 와이어링의 영향은 통상적인 반도체 제조 기술에 따른 집적 회로에는 그렇게 중요하지 않았다. 그래서, 설계 제한 조건이 레이아웃 레벨에서 충족되지 않아, 설계 변경을 위한 상위 레벨로 복귀한다는 사실을 거의 발견하지 못했는데, 이는 그런 설계 변경이 심각한 문제가 아니었다는 것을 의미한다.
그러나, 0.35㎛ 또는 0.25㎛의 정도나, 반도체 제조 기술의 개발에 따른 소위 디프 서브미크론(deep submicron)에 의한 설계 규칙으로 설계할 시에, 전술된 종래 기술의 설계 방법으로는 그런 개발에 잘 대처할 수 없다. 즉, 디프 서브미크론 기술로 제조된 집적 회로에서, 와이어링 지연은 게이트 스위칭 지연보다 더 현저하게 되고, 와이어링 캐패시턴스는 또한 전력 소모에 대해 현저하게 된다. 따라서, 지연 시간 또는 전력 소모 어느 것도 상위 레벨에서의 설계에서 정확히 평가될 수 없으며, 종종 그럴 경우에, 이는 설계 변경을 위해 레이아웃 레벨로부터 게이트 레벨 또는 RT 레벨로의 복귀나, 설계 변경을 위해 게이트 레벨로부터 RT 레벨 또는 동작 레벨로의 복위를 필요로 하여, 아마 설계 완료시 실제 고장을 유발시킨다.
따라서, 본 발명의 목적은 설계의 상위 레벨에서 설계 대상의 지연 시간, 전력 소모 등을 정확히 평가함으로써 전술된 문제를 해소할 수 있는 집적 회로 방법 및 집적 회로 설계 지원 장치를 제공하는 것이다.
도 1a는 본 발명의 집적 회로 설계 방법을 도시한 플로우챠트도.
도 1b는 본 발명의 집적 회로 설계 방법에 따른 하나의 추상화(abstraction) 레벨에서의 설계 과정을 도시한 상세 플로우챠트도.
도 2는 본 발명의 집적 회로 설계 지원 장치의 하드웨어 구성을 도시한 개략적인 블록 다이어그램.
도 3은 본 발명의 집적 회로 설계 지원 장치의 구성을 도시한 기능적 블록 다이어그램.
도 4는 상기 집적 회로 설계 지원 장치내에 채용된 데이터베이스 시스템의 구성을 도시한 기능 블록 다이어그램.
도 5는 상기 데이터베이스 시스템내에 채용된 FHM(플렉시블 하드웨어 모델) 종류의 도시도.
도 6은 FHM의 파라미터의 도시도.
도 7은 FHM의 I/O 포트의 파라미터의 도시도.
도 8a 및 8b는 동작 레벨에서의 설계 대상의 한 구현 접근 방식(접근 방식 1) 및 다른 접근 방식(접근 방식 2)을 표현한 데이터 흐름 그래프도.
도 9a 및 9b는 상기 실시예에서 동작 레벨에서의 플로어플랜(floorplan)의 결과의 도시도.
도 10은 모듈간의 와이어링(wiring)이 상기 실시예에서 동작 레벨에서의 플로어플랜에 따라 수행되는 상태의 도시도.
도 11a 및 11b는 상기 실시예에서 RT 레벨에서의 설계 대상의 구성을 도시한 블록 다이어그램.
도 12는 종래 기술에 따른 집적 회로 설계 방법을 도시한 플로우챠트도.
본 발명의 제 1 견지에 따르면, 본 발명은 지정된 제한 조건을 가진 설계 대상인 집적 회로를 동작 레벨에서 설계하여, 설계 대상의 동작 레벨 기술 데이터를 생성시켜, 상기 동작 레벨 기술 데이터로부터 추상화(abstraction)의 하위 레벨에 대응하는 기술 데이터를 생성시키는 톱 다운 접근 방식에 의한 집적 회로 설계 평가 방법으로서,
설계 대상의 구성 요소로서 이용될 수 있는 많은 모듈이 파라미터 표시 모델로서 레지스터 되고, 파라미터 값을 각각의 각종 모듈에 제공함으로써 구현된 모듈인 인스턴스(instance)를 생성시키는 절차(procedure)를 나타내는 인스턴스 생성 정보 및, 각종 모듈의 특성을 나타내는 지정된 설계 특성을 평가하는 방법을 나타내는 특성 평가 정보가 각종 모듈에 대한 톱 다운 접근 방식에 의한 상기 설계의 추상화 레벨마다 저장되는 데이터베이스를 준비하는 단계,
상기 데이터베이스내에 레지스터 모듈의 파라미터 값 및 인스턴스 생성 정보에 의해 인스턴스를 생성시키고, 구성 요소로서 이용된 상기 인스턴스를 가진 설계 대상을 동작 레벨에서 기술함으로써 동작 레벨 기술 데이터를 생성시키는 단계,
상기 동작 레벨 기술 데이터의 설계 대상의 구성 요소로서 기술된 모듈의 특성 평가 정보를 상기 데이터베이스로부터 추출하고, 상기 특성 평가 정보 및 모듈의 상기 파라미터 값에 의해 모듈의 설계 특성을 평가하는 단계,
상기 모듈의 설계 특성을 기초로 하여 상기 동작 레벨 기술 데이터에 대응하는 플로어플랜을 실행하는 단계와,
상기 플로어플랜의 결과를 기초로 하여 상기 동작 레벨 기술 데이터에 대응하는 동작 레벨에서 설계 특성을 나타내는 설계 특성을 평가하는 단계로 이루어진다.
본 발명의 제 2 견지에 따르면, 본 발명은 지정된 제한 조건을 가진 설계 대상인 집적 회로를 동작 레벨에서 설계하여, 설계 대상의 동작 레벨 기술 데이터를 생성시켜, 상기 동작 레벨 기술 데이터로부터 추상화의 하위 레벨에 대응하는 기술 데이터를 생성시키는 톱 다운 접근 방식에 의한 집적 회로 설계 평가 방법으로서,
설계 대상의 구성 요소로서 이용될 수 있는 많은 모듈이 파라미터 표시 모델로서 레지스터 되고, 파라미터 값을 각각의 각종 모듈에 제공함으로써 구현된 모듈인 인스턴스를 생성시키는 절차를 나타내는 인스턴스 생성 정보 및, 각종 모듈의 특성을 나타내는 지정된 설계 특성을 평가하는 방법을 나타내는 특성 평가 정보가 각종 모듈에 대한 톱 다운 접근 방식에 의한 상기 설계의 추상화 레벨마다 저장되는 데이터베이스를 준비하는 단계,
상기 데이터베이스내에 저장된 레지스터 전달 레벨에서의 인스턴스 생성 정보에 의해 상기 동작 레벨 기술 데이터로부터 레지스터 전달 레벨에서의 설계 대상의 기술 데이터인 RTL 기술 데이터를 생성시키는 단계,
상기 RTL 기술 데이터의 설계 대상의 구성 요소로서 기술된 모듈의 특성 평가 정보를 상기 데이터베이스로부터 추출하고, 상기 특성 평가 정보 및 모듈의 상기 파라미터 값에 의해 모듈의 설계 특성을 평가하는 단계,
상기 모듈의 설계 특성을 기초로 하여 상기 RTL 기술 데이터에 대응하는 플로어플랜을 실행하는 단계와,
상기 플로어플랜의 결과를 기초로 하여 상기 RTL 기술 데이터에 대응하는 레지스터 전달 레벨에서 설계 특성을 나타내는 설계 특성을 평가하는 단계로 이루어진다.
본 발명의 제 1 및 2 견지에 따른 상기 평가 방법으로, 설계 대상의 구성 요소 역할을 하는 모듈의 설계 특성은 설계의 추상화 레벨에 대응하는 각 레벨에서 평가되고, 플로어플랜은 동작 레벨이나, 설계 특성에 의한 동작 레벨 및 RT 레벨 양자에서 실행되며, 설계 대상의 설계 특성은 플로어플랜의 결과를 기초로 하여 평가된다. 이런 이유로, 설계의 상위 레벨, 즉 초기 설계 단계에서 와이어링 지연 및 와이어링 캐패시턴스를 고려하여 신호 지연 시간, 전력 소모 등을 평가하게 되어, 설계가 제한 조건을 충족하는 지의 여부가 정확히 결정될 수 있다. 그후, 상위 레벨에서의 설계로부터 하위 레벨에서의 설계로의 시프트가 이런 결정을 기초로 하여 행해지므로, 설계 변경을 위해 하위 레벨에서 상위 레벨로 복귀하기 위한 요건 발생 가능성이 방지될 수 있다. 설계 대상의 모듈이 계층 구조를 가질 시에, 모듈을 구성하는 서브 모듈간의 접속 정보를 기초로 하여 플로어플랜을 실행하고, 서브 모듈의 설계 특성 및 플로어플랜의 실행 결과에 의해 전술된 계층 구조를 가진 모듈의 설계 특성을 평가하는 것이 바람직하다. 이런 장치로, 계층 구조를 가진 모듈의 설계 특성의 평가 정확도를 향상시킬 수 있다.
본 발명의 제 3 견지에 따르면, 본 발명은 지정된 제한 조건을 가진 설계 대상인 집적 회로를 동작 레벨에서 설계하여, 설계 대상의 동작 레벨 기술 데이터를 생성시켜, 상기 동작 레벨 기술 데이터로부터 추상화의 하위 레벨에서의 기술 데이터를 생성시키는 톱 다운 접근 방식에 의한 설계 실행에 이용되는 데이터베이스 장치로서,
설계 대상의 구성 요소로서 이용될 수 있는 많은 모듈이 파라미터 표시 모델로서 레지스터 되고, 파라미터 값을 각각의 각종 모듈에 제공함으로써 구현된 모듈인 인스턴스를 생성시키는 절차를 나타내는 인스턴스 생성 정보 및, 각종 모듈의 특성을 나타내는 지정된 설계 특성을 평가하는 방법을 나타내는 특성 평가 정보가 각종 모듈에 대한 톱 다운 접근 방식에 의한 상기 설계의 추상화 레벨마다 저장되는 데이터베이스를 저장하는 저장 수단,
모듈 및 추상화 레벨이 지정되고, 파라미터 값이 주어질 시에, 상기 데이터베이스내에서 추상화 레벨에서 레지스터된 어느 모듈의 인스턴스 생성 정보를 추출하고, 상기 모듈의 파라미터 값 및 상기 인스턴스 생성 정보에 의해 상기 모듈에 대한 인스턴스를 생성시키는 인스턴스 생성 수단,
모듈 및 추상화 레벨이 지정되고, 파라미터 값이 주어질 시에, 상기 데이터베이스내에서 추상화 레벨에서 레지스터된 어느 모듈의 특성 평가 정보를 추출하고, 상기 모듈의 파라미터 값 및 상기 특성 평가 정보에 의해 상기 모듈에 대한 설계 특성을 평가하는 모듈 특성 평가 수단을 구비한다.
본 발명의 제 3 견지에 따른 상기 데이터베이스 장치로, 인스턴스 생성 수단에 의해 설계 대상의 구성 요소로서 이용될 수 있는 많은 모듈의 인스턴스를 각 추상화 레벨에서 생성하게 된다. 그래서, 전술된 플로어플랜 지향 설계는 톱 다운 접근 방식에 따라 집적 회로 설계 방법에 의해 성취될 수 있다. 즉, 동작 레벨 또는 RT 레벨과 같은 상위 레벨에서 조차, 플로어플랜은 모듈의 설계 특성에 의해 실행되어, 설계 대상의 설계 특성이 실행 결과를 기초로 하여 평가되게 한다. 게다가, 본 발명의 데이터베이스 장치에 따르면, 설계 대상의 구성 요소로서 이용될 수 있는 많은 모듈이 데이터베이스내의 파라미터 표시 모델로서 레지스터 되므로, 모듈은 재사용 가능성이 높아, 설계 작업의 능률이 개선되게 한다.
본 발명의 제 4 견지에 따르면, 본 발명은 지정된 제한 조건을 가진 설계 대상인 집적 회로를 동작 레벨에서 설계하여, 설계 대상의 동작 레벨 기술 데이터를 생성시켜, 상기 동작 레벨 기술 데이터로부터 추상화의 하위 레벨에서 기술 데이터를 생성시키는 톱 다운 접근 방식에 의한 설계를 실행하는 설계자에 의해 조작되는 집적 회로 설계 지원 장치로서,
본 발명의 제 4 견지에 따른 상기 데이터베이스 장치,
상기 인스턴스 생성 정보에 의해 인스턴스를 생성시키고, 상기 설계자에 의해 수행된 입력 조작을 기초로 하여 구성 요소로서 이용된 상기 인스턴스를 가진 설계 대상을 동작 레벨에서 기술함으로써 상기 동작 레벨 기술 데이터를 생성 및 편집하는 기술 데이터 생성 및 편집 수단,
모듈의 파라미터 값에 의하여 상기 동작 레벨 기술 데이터의 설계 대상의 구성 요소로서 모듈 특성 평가 수단에 의해 기술된 모듈의 설계 특성을 획득하고, 상기 설계 특성을 기초로 하여 상기 동작 레벨 기술 데이터에 대응하는 플로어플랜을 실행하는 플로어플랜 실행 수단,
상기 플로어플랜의 결과를 기초로 하여 상기 동작 레벨 기술 데이터에 대응하는 동작 레벨에서 설계 특성을 나타내는 설계 특성을 평가하는 설계 특성 평가 수단 및,
상기 데이터베이스내에 저장된 레지스터 전달 레벨에서의 상기 인스턴스 생성 정보에 의해 동작 레벨에서 설계 대상을 기술하는 상기 동작 레벨 기술 데이터로 부터 레지스터 전달 레벨에서 설계 대상을 기술하는 RTL 기술 데이터를 생성하는 동작 합성 수단을 구비한다.
본 발명의 상기 집적 회로 설계 지원 장치에는 전술된 데이터베이스 장치가 제공되고, 또한, 동작 레벨이나, 동작 레벨 및 RT 레벨에서의 수단이 제공되는 데, 상기 수단은 설계 대상의 기술 데이터를 교정하고, 플로어플랜을 실행하며, 설계 특성을 평가하고, 하위 레벨에서 기술 데이터를 생성시키기 위해 합성을 실행하여, 전술된 평가 방법 또는 집적 회로 설계 방법이 이런 집적 회로 설계 지원 장치에 의해 구현될 수 있다.
본 발명의 다른 특징 및 잇점은 첨부된 도면을 참조로 본 발명의 아래 설명에서 명백해진다.
도 1a는 본 발명의 집적 회로 설계 방법을 도시한 플로우챠트이다. 이런 도면에서, 실선으로 표시된 박스는 동작 레벨, RT 레벨, 게이트 레벨 및 레이아웃 레벨에 대응하고, 이는 설계의 추상화 레벨을 나타낸다. 도 1b는 본 설계 방법에 따라 한 추상화 레벨에서 설계 과정을 도시한 상세 플로어챠트이다. 본 설계 방법은 도 12에 도시된 종래 기술과 유사한 톱 다운 접근 방식에 의해 VLSI를 설계하는 것이지만, 플로어플랜 및, 이를 기초한 설계 평가가 동작 레벨 및 RT 레벨 양자에서 실행되는 종래 기술과는 다르다. 즉, 동작 레벨 및 RT 레벨에서 조차, 칩 면적, 신호 지연 시간, 전력 소모 등의 설계 성질을 나타내는 특성(이하, 설계 특성이라 칭한다)은 설계 평가를 위해 계산되고, 설계 대상의 기술 변경→타당성 검사→플로어플랜→평가의 과정은 어떤 설계 변경도 각 레벨에 요구되지 않을 때까지 반복된다. 이런 배치는 설계 특성이 가능한 많이 상위 레벨에서 정확히 평가되게 하여, 설계 변경을 위해 하위 레벨에서 상위 레벨로의 복귀 필요성을 제거한다.
본 발명의 일실시예에 따른 집적 회로 설계 지원 장치, 즉 전술된 집적 회로 설계 방법을 구현하는 데 사용되는 집적 회로 설계 지원 장치는 아래에 기술된다.
도 2는 본 집적 회로 설계 지원 장치의 하드웨어 구성을 도시한 개략적인 블록 다이어그램이다. 본 집적 회로 설계 지원 장치의 하드웨어는 CPU(106) 및 메모리(108)를 가진 주본체(100), 하드 디스크 드라이브(102), 키보드 및 마우스 포인터와 같은 입력 조작 소자(104)와 CRT 디스플레이와 같은 디스플레이 소자(110)로 구성되는 작업국과 같은 컴퓨터 시스템이다. 그후, CPU(106)는 메모리(108)내에 저장되는 지정된 프로그램을 실행시켜, 톱 다운 접근 방식에 의한 집적 회로의 설계를 지원하는 많은 기능이 실현된다.
도 3은 본 집적 회로 설계 지원 장치의 구성을 개략적으로 도시한 기능적 블록 다이어그램이다. 이런 도면에 도시된 바와 같이, 개념상 본 집적 회로 설계 지원 장치는 아래에 기술되는 바와 같이 FHM(플렉시블 하드웨어 모델)에 따른 데이터베이스를 저장하는 DB 저장부(11), FHM-DB를 위한 데이터베이스 관리 시스템(이하, DBMS라 칭한다), 조작 유니트(14), 입력 편집 유니트(16), 각 레벨에서 설계 대상을 기술함으로써 획득된 기술 데이터를 저장하는 기술 저장부(18), 타당성 검사 유니트(22), 플로어플래너(24), 평가 유니트(26), 합성 유니트(28) 및 디스플레이 유니트(20)로 구성된다. 이들 중에서, 조작 유니트(14) 및 디스플레이 유니트(20)는 제각기 도 2에 도시된 입력 조작 소자(104) 및 디스플레이 소자(110)에 대응하고, DB 저장부(11) 및 기술 저장부(18)는 하드 디스크 드라이브(102)에 의해 제공된다. 도 3의 기능적 블록 다이어그램내에 도시된 다른 구성 요소는 메모리(108)내에 저장되는 지정된 프로그램에 의해 제공된다.
상기와 같이 구성된 집적 회로 설계 지원 장치에서, FHM-DB가 저장되는 DB 저장부(11) 및 DBMS(12)는 (아래에 상세히 기술되는) 집적 회로 설계를 위한 데이터베이스 시스템(10)을 구성한다. FHM-DB내에는 설계 대상의 집적 회로의 구성 요소로서 이용될 수 있는 각종 모듈이 레지스터되고, DBMS(12)는 레지스터된 모듈에 관련한 정보의 추출 및, FHM-DB등으로서의 신규 모듈의 위치 결정(registration)을 실행하는 기능을 제공한다.
입력 편집 유니트(16)는 설계 대상을 기술하는 기술 데이터를 생성하여, 이를 기술 저장부(18)내에 저장하고, 설계자에 의해 수행된 조작 유니트(14)에서 입력 조작을 기초로 하여 기술 저장부(18)내에 저장된 기술 데이터에 의해 변경, 추가 등을 실현하는 편집 과정을 실행한다. 편집 대상이 될 기술 데이터는 톱 다운 설계의 각 단계에서 획득된 각 추상화 레벨에서의 기술 데이터, 즉 동작 레벨, RT 레벨, 게이트 레벨 및 레이아웃 레벨에서 설계 대상을 기술하는 데이터이다.
타당성 검사 유니트(22)는 전술된 각 레벨에서의 전술된 기술 데이터를 이용함으로써 전술된 각 레벨에서 설계를 타당성 검사한다. 이를 위해, 타당성 검사 유니트(22)에는 전술된 각 레벨에서 설계 대상의 동작의 시뮬레이션을 실행하는 시뮬레이터 및, 산술적 분석 등을 기술 데이터로 나타낸 전술된 각 레벨에서의 설계 결과를 검사하는 검공기가 제공된다. 타당성 검사 유니트(22)는 또한 레이아웃 레벨에서 설계의 타당성 검사를 위한 DRC(설계 규칙 체크)를 실행하는 기능을 포함한다.
플로어플래너(24)는 전술된 각 레벨에서 설계 대상의 구성 요소인 모듈간의 배치 및 와이어링을 실행한다(플로어플랜의 실행).
평가 유니트(26)는 전술된 각 레벨에서의 설계 대상의 구성 요소인 모듈의 설계 특성 및, 전술된 각 레벨에서 플로어플랜을 실행함으로써 획득된 배치 및 와이어링의 정보에 의하여 전체 설계 대상의 설계 특성을 평가한다. 이는 전술된 각 레벨에서 설계 평가를 가능케 한다. 전체 설계 대상 및 설계 제한 조건의 설계 특성에 따르면, 현재 설계 단계에서 변경이 요구되는 지의 여부, 즉, 설계 대상의 기술 데이터의 교정이 현재 단계에 대응하는 레벨(이하, 현재 레벨이라 칭한다)에서 요구되는 지의 여부가 결정된다. 이런 결정은 평가 유니트(26)에 의해 행해질 수 있다. 선택적으로 디스플레이 유니트(20)상에서 평가 유니트(26)에 의해 평가 결과(설계 평가 결과)를 디스플레이하고, 현재 레벨에서의 기술 데이터가 결과를 참조함으로써 교정될 수 있는지의 여부를 설계자가 결정하게 할 수 있다.
합성 유니트(28)는 현재 레벨에서의 기술 데이터로부터 현재 레벨보다 하위인 한 레벨에서의 기술 데이터를 생성시키는 데, 이때 현재 레벨에서의 기술 데이터의 소정의 교정(현재 레벨에서의 설계 변경)이 요구되지 않아, 상기 데이터를 기술 저장부(18)내로 저장하는 것으로 결정된다. 현재 레벨에서의 기술 데이터를 교정할 필요가 있음이 결정될 시에, 합성 유니트(28)는 하위 레벨에서 소정의 기술 데이터를 생성시키지 않는다. 이런 경우에, 설계자는 조작 유니트(14) 및 입력 편집 유니트(16)에 의하여 현재 레벨에서 기술 데이터를 교정한다.
디스플레이 유니트(20)는 전술된 바와 같은 각 레벨에서 설계의 평가 결과와, 입력 편집 유니트(16), 타당성 검사 유니트(22), 플로어플래너(24) 및, 합성 유니트(28)에서의 처리 결과를 디스플레이하고, 설계자는 이런 결과를 참조함으로써 기술 데이터 등의 요구된 교정 조작을 실행할 수 있다.
FHM-DB 및 DBMS(12)를 저장하는 DB 저장부(11)를 포함하는 데이터베이스 시스템(10)은 다음에 기술된다.
도 4는 이런 데이터베이스 시스템(10)의 상세 구성을 도시한 기능적 블록 다이어그램이다. 이런 데이터베이스 시스템(10)의 데이터베이스(FHM-DB)내에는 아래 특성을 가진 모델로서 설계 대상의 구성 요소로 이용될 수 있는 각종 모듈이 저장된다.
(1) 모델은 파라미터 표시되고, 각 설계 대상의 구성 요소로 구현된 모듈인 인스턴스는 파라미터 값을 파라미터 표시 모델에 제공함으로써 생성될 수 있다.
(2) 서로 다른 추상화 레벨을 가진 인스턴스는 한 모델로부터 생성될 수 있다.
(3) 인스턴스 생성전에, 설계 특성은 모델의 특징에 의해 평가될 수 있다.
전술된 특성 (1), (2) 및 (3)을 가진 모델은 여기서 FHM(플렉시블 하드웨어 모델)이라 칭한다. FHM의 각종 모듈이 전술된 바와 같이 레지스터 되는 데이터베이스를 실현하기 위하여, 인스턴스 생성 방법을 나타내는 정보(이하, 인스턴스 생성 정보라 칭한다) 및, 설계 특성을 평가하는 방법을 나타내는 정보(이하, 특성 평가 정보라 칭한다)는 각 레지스터된 모듈을 위한 동작 레벨, RT 레벨, 게이트 레벨 및 레이아웃 레벨의 각 추상화 레벨에서 DB 저장부(11)내에 저장된다. 즉, FHM-DB에서는 모듈의 파라미터 값에 의하여 인스턴스를 생성시키는 절차 및, 모듈의 파라미터 값에 의하여 설계 특성을 평가하는 평가 방법을 각 레지스터된 모듈에 대한 각 추상화 레벨(모든 레벨)에서 기술된다.
FHM의 각종 모델은 도 5에 도시된 바와 같이 프로세서, 계산 모듈, 제어 모듈, 저장 모듈, 통신 모듈, 와이어 모듈 및 패드 모듈의 여러 종류(class)로 분류될 수 있다. 그후, 도 6에 도시된 바와 같이, FHM의 파라미터에 대하여, 그중 몇몇은 모든 종류에 공통적이고, 다른 파라미터는 각 종류에 고유한 것이다. 도 6에서, 용법(usage)이 a로 표시되는 파라미터는 그의 값이 인스턴스 생성 및 설계 특성 평가에서 모델에 제공되는 파라미터이다. 용법이 a/r로 표시되는 파라미터는 그의 값이 인스턴스 생성 및 설계 특성 평가에서 모델에 제공되고, 평가 값으로 획득되는 파라미터이다. 용법이 r로 표시되는 파라미터는 그이 값이 설계 특성 평가 등에 의한 평가 값으로 획득되는 파라미터이다. 모듈 단자에 대응하는 I/O 포트는 모든 모듈내에 존재한다. 이는 독립 종류로서 제공되고, 예를 들어 도 7에 도시된 바와 같이 그 자신의 속성(attribute)으로서 파라미터를 갖도록 행해진다. 즉, I/O 포트의 종류는 파라미터의 형태로 모듈 단자에 관련된 정보를 갖는다. 도 6 및 7에 도시된 파라미터에 관하여, 각 설계 레벨에 대응하는 어떤 계층적 분류도 수행되지 않고, 각 설계 레벨(동작 레벨 내지 레이아웃 레벨)에서 요구된 파라미터는 열거된다. 이런 이유로, 여기서 열거된 파라미터에는 각 레벨의 관점으로부터 이용되지 않는 파라미터가 포함된다.
데이터베이스 관리자(DBMS)(12)는 도 4에 도시된 바와 같이 입력 유니트(52), 제어기(54), 사례화(instantiation) 유니트(58), 설계 특성 평가 유니트(60) 및 출력 유니트(56)로 구성되며, 이는 DBMS(12)에 제공된 명령을 기초로 하여 제어기(54)의 제어 하에 작동한다.
예를 들면, 설계자에 의해 정의된 신규 레지스터링 모듈(이하, 사용자 정의 모듈이라 칭한다)의 명령은 DBMS(12)에 제공되고, 입력 유니트(52)는 제어기(54)에 의해 활성화된다. 그후, 사용자 정의 모듈에 관한 정보는 입력 유니트(52)에 의해 입력되고, DB 저장부(11)내에 저장되어, 사용자 정의 모듈이 레지스터된다.
게다가, 예를 들면, RT 레벨에서의 모듈인 레지스터 화일의 설계 특성을 평가하는 명령이 파라미터 값과 함께 DBMS(12)에 제공될 시에, 설계 특성 평가 유니트(60)는 제어기(54)에 의해 활성화된다. 그후, 설계 특성 평가 정보를 참조하여, 전술된 명령으로 제공된 파라미터 및 정보에 의하여 RT 레벨에서의 레지스터 화일의 지연 시간, 면적, 전력 소모 등을 나타내는 설계 특성을 평가한다. 예를 들면, 레지스터 화일 케이스내의 하드웨어 사이즈(면적 또는 게이트 카운트) S는 파라미터로 이용된 비트폭 B 및 워드 카운트 W에 따른 아래 식에 따라 평가된다.
S = k1·B·W + k2·W·log(W) + k3
여기서 k1, k2 및 k3는 계수이고, 이런 계수의 값 및, 전술된 평가식을 나타내는 정보는 DB 저장부(11)내에 레지스터 화일에 대한 특성 평가 정보로 저장된다.
이와 같이 설계 특성 평가 유니트(60)에 의해 평가된 설계 특성은 출력 유니트(56)에 의해 DBMS(12)로 부터 출력된다.
게다가, 예를 들면, 동작 레벨에서 프로세서의 인스턴스를 생성시키는 명령이 파라미터 값으로 DBMS(12)에 제공될 시에, 사례화 유니트(58)는 제어기(54)에 의해 활성화된다. 그후, 사례화 유니트(58)는 동작 레벨에서 프로세서 모듈의 인스턴스를 생성시키는 절차를 나타내는 FHM-DB내의 정보(인스턴스 생성 정보)를 참조하여, 전술된 명령으로 제공된 파라미터 값 및 인스턴스 생성 정보에 의하여 동작 레벨에서 프로세서의 인스턴스를 생성시킨다. 생성된 인스턴스를 나타내는 데이터, 즉 동작 레벨에서 전술된 파라미터 값에 의해 구현된 프로세서 모듈을 기술하는 데이터는 출력 유니트(56)에 의해 DBMS(12)로 부터 출력된다. 이와 같이 사례화 유니트(58)에 의해 실행된 인스턴스 생성 이외에, 설계 특성 평가 유니트(60)는 동작 레벨에서 프로세서 모듈의 특성 평가 정보를 참조하고, 또한 이런 정보에 따라 인스턴스로서 구현된 프로세서 모듈의 설계 특성(면적, 실행 사이클 등)을 평가한다. 그래서, 전술된 인스턴스 생성의 명령이 내려질 시에, 동작 레벨에서 설계의 인스턴스로서 구현된 프로세서를 기술하는 데이터 이외에, 구현된 프로세서의 설계 특성을 나타내는 정보를 또한 DBMS(12)로 부터 획득된다.
FHM-DB내에 레지스터된 각 모듈에 대해 평가된 설계 특성은 모듈의 성질을 평가하는 특성으로서 이용될 수 있고, 벡터의 요소가 하위 경계(bound), 통상적인 값 및 상위 경계의 순서 집합(ordered set)인 벡터로 표시될 수 있다. 즉, 이는 아래와 같이 표현될 수 있다.
설계 특성 = (면적, 지연 시간, 실행 사이클, 전력 소모, ...) (1)
여기서,
면적 = (Alb, Atyp, Aub) (2)
지연 시간 = (Dlb, Dtyp, Dub) (3)
실행 사이클 = (Clb, Ctyp, Cub) (4)
전력 소모 = (Plb, Ptyp, Pub) (5)
......
상기 식에서, 지연 시간 및 실행 사이클은 평가 대상인 모듈의 성능을 나타낸다.
평가될 설계 특성의 상기 모델링을 기초로 하여, 설계 특성 평가 유니트(60)는 전술된 하위 경계(예를 들어, Alb) 및 상위 경계(예를 들어, Aub) 및 통상적인 값(예를 들어, Atyp)에 의해 정의된 범위 중 하나 또는 양자 모두를 평가한다. 이 경우에, 통상적인 값은 설계에서 참조로 이용될 수 있으며, 이는 모듈의 디폴트(default) 구현으로 정상적으로 반영한다.
일반적으로, 설계의 추상화 레벨이 더욱 높게 됨에 따라, 설계 특성을 정확히 평가하는 것은 더욱 어렵게 된다. 그래서, 설계 특성 평가 유니트(60)는 평가를 실행하여, 설계 특성의 전술된 범위가 상위 레벨에서 넓게 하고, 설계 특성의 전술된 범위가 하위 레벨에서 좁게 한다. 따라서, 레이아웃 레벨 또는 최하위 레벨에서의 인스턴스 생성 단계에서, 설계 특성은 가장 정확히 평가된다.
전술된 사용자 정의 모듈에 관하여, 계층 구조를 가지고, 레지스터될 시에는 시간 포인트에서 어떤 사용자 정의 모듈의 특성 평가 정보도 없을 시에, 설계 특성은 아래 단계 1 내지 3으로 이루어진 절차에 따라 평가된다(사용자 정의 모듈은 아래 단계에서 M으로 표시되는 것으로 추정된다).
(단계 1): 모듈 M의 서브모듈 M1, M2, ..., Mn 간의 상호 접속 정보를 기초로 하여 모듈 M의 플로어플랜을 결정한다.
(단계 2): 서브모듈 M1, M2, ..., Mn의 설계 특성 및 전술된 플로어플랜에 의하여 모듈 M의 설계 특성을 평가한다.
(단계 3): 서브모듈 M1, M2, ..., Mn의 특성 평가 정보가 FHM-DB내에 존재하지 않을 시에는 특성 평가 정보를 획득할 수 있을 때까지 현재의 절차를 서브모듈 Mi(i = 1, ..., n)에 순환하여 적용함으로써 모듈 M의 설계 특성을 평가한다. 서브모듈의 특성 평가 정보를 획득하여 모듈 M의 설계 특성이 평가되게 할 수 있을 시에도, 설계 특성이(더욱 정확한 설계 특성을 획득할 수 있을 때까지) 지정된 제한 조건을 충족하게 될 때까지 현재의 절차를 순환하여 실행할 수 있다.
전술된 절차에 따라 사용자 정의 모듈의 평가된 설계 특성을 기초로 하여 사용자 정의 모듈의 특성 평가 정보를 형성하여, 형성된 정보를 FHM-DB내에 저장하는 것이 바람직하다. 이런 조작에 의해, 이런 사용자 정의 모듈의 설계 특성은 연속 단계에서 전술된 실행하지 않고 평가된다.
도 1a 및 1b에 도시된 설계 방법이 구체적인 설계 대상에 적용되는 일례는 도 3 및 4에 도시되는 전술된 구성을 가진 집적 회로 설계 지원 장치의 조작을 참조로 아래에 기술된다.
아래의 수치 식으로 표현된 곱-합 연산을 실행하는 집적 회로로 구현된 하드웨어(이하, 곱-합 회로라 칭한다)는 설계 대상으로 이용된다. 이런 곱-합 회로의 데이터 입력/출력부는 설명을 간략히 하기 위한 설계 대상으로 간주되지 않는다.
S =Σ(i=0,3)(ai·xi) (6)
여기서 Σ은 합산의 부호이고, Σ(i=n1, n2)은 연속 항에 관하여 i=n1 에서 i=n2까지의 합산을 의미한다.
아래 조건을 설계 제한 조건으로 주어진다.
(1) 동작 주파수: 10 [MHz] 이상
(2) 연산 시간: 400 [ns] 이하
(3) 회로 규모: 5000 [게이트] 이하
그러나, 하드웨어 코스트(cost)의 조건은 종종 칩 면적에 대한 조건으로 표현되고, 하드웨어 코스트의 조건은 여기서 설명 간략화를 위한 상기 항목 (3)에서와 같이 회로 규모에 대응하는 게이트 카운트의 조건으로 표현된다.
설계 대상의 전술된 곱-합 회로를 구현하는 접근 방식으로서, 아래의 2개의 구현 접근 방식은 후보로서 선택되고, 상기 구현 접근 방식에 요구된 각종 모듈은 FHM-DB내에 레지스터 되는 것으로 추정된다.
(접근 방식 1): 아래 식(7)에 대응하는 하드웨어 구성에 의해 구현된다:
s = a0·x0+ a1·x1+ a2·x2+ a3·x3(7)
(접근 방식 2): 아래 연산 절차의 기술에 대응하는 하드웨어 구성에 의해 구현된다:
s = 0;
I = 0 내지 3에 대하여
s = ai·xi+ s;
설계자는 먼저 전술된 설계 제한 조건을 분석하여, 전술된 2개의 구현 접근 방식에 대한 후보중 어느 하나를 선택하고, 선택된 접근 방식에 의해 설계 대상의 구현을 위해 동작 레벨에서 설계를 실행한다. 아래에서는 설계자가 먼저 접근 방식 1을 채용하는 경우에서 진술된다. 이 경우에, 설계자는 접근 방식 1에 따라 동작 레벨에서 설계 대상의 구성을 나타내는 도 8a에 도시된 바와 같은 데이터 흐름 그래프를 도시하여, 이런 데이터 흐름 그래프를 지정된 하드웨어 기술 언어(HDL)에 의해 기술한다. 이런 기술은 조작 유니트(14)를 조작하는 설계자에 의해 행해지고, 입력 편집 유니트(16)는 이런 조작을 기초로 하여 동작 레벨에서 기술 데이터를 생성시켜, 이를 기술 저장부(18)내에 저장한다(도 1b의 단계(S10)). 동작 레벨에서 설계 대상을 기술함으로써 획득되는 상기 기술 데이터는 동작 레벨에서 설계 결과로 고려될 수 있다. 도 8a에서 명확해지듯이, 이런 설계는 4개의 승산기 및 3개의 가산기를 필요로 한다. 이런 승산기 및 가산기의 연산 제어하는 제어기가 더 요구된다. 그래서, 승산기, 가산기 및 제어기의 모듈의 인스턴스는 동작 레벨에서의 기술에서 DBMS(12)에 의해 생성되고, 설계 대상의 기술은 이런 인스턴스로 구성된다. 이런 인스턴스 생성 단계에서, 승산기 및 가산기의 비트폭은 파라미터 값으로서 DBMS(12)에 제공된다. 게다가, 이때, 아래에서는 승산기, 가산기 및 제어기의 설계 특성으로서 정보를 획득할 수 있다.
(1) 가산기: 회로 규모: 327 내지 626 [게이트]
지연 시간: 6.19 내지 57.4 [ns]
(2) 승산기: 회로 규모: 2738 [게이트]
지연 시간: 54.97 [ns]
(3) 제어기: 회로 규모: 10 내지 12 [게이트]
동작 레벨에서의 기술 데이터가 전술된 바와 같이 획득될 시에, 동작 레벨에서의 설계 결과는 이런 기술 데이터를 이용하여 타당성 검사 유니트(22)에 의해 타당성 검사된다(도 1b의 단계(S12)). 이때, 타당성 검사 유니트(22)는 동작 레벨에서의 기술 데이터를 동작 레벨 시뮬레이터 또는 검공기에 전송함으로써 기능 타당성 검사를 실행한다.
상기 타당성 검사 후에, 플로어플랜은 플로어플래너(24)에 의해 동작 레벨에서 실행된다(도 1b의 단계(S16)). 즉, 플포어플래너(24)는 동작 레벨에서 구현된 모듈(인스턴스)의 배치와, 동작 레벨에서의 기술 데이터를 기초로 하여 전술된 승산기, 가산기 및 제어기의 모듈간의 와이어링을 실행한다. 이런 조작에 의해, 도 9a에 도시된 바와 같은 플로어플랜 결과는 획득된다(모듈간의 와이어링은 도시되지 않음). 모듈간의 와이어링에 대해서는 전술된 승산기, 가산기 및 제어기의 모듈의 단자에 관한 정보가 요구된다. 전술된 바와 같이 모든 모듈의 단자가 I/O 포트로서 모델되므로(도 7 참조), 모듈 단자의 위치, (각 단자가 입력 단자 또는 출력 단자인 지의) 타입등과 같은 모듈 단자에 관한 정보는 모듈의 파라미터로서 획득될 수 있다. 그래서, 플로어플랜을 실행하기 위하여, DBMS(12)는 전술한 승산기, 가산기 및 제어기의 모듈의 면적 이외에 상기 모듈의 I/O 포트의 파라미터로서 단자 위치 등의 정보를 추출하고(도 1b의 단계(S14)), 이런 정보가 이용된다. 도 10은 이런 정보에 의해 실행된 플로어플랜에 따라 와이어링을 실행하는 상태를 도시한 것이다.
전술된 플로어플랜을 실행한 후, 평가 유니트(26)는 플로어플랜의 실행 결과를 기초로 하여 설계 대상의 설계 특성을 평가하고(도 1b의 단계(S18)), 설계 결과가 평가 결과를 기초로 하여 전술된 설계 제한 조건을 충족하는 지의 여부를 결정한다(단계 (S20)). 전술된 바와 같이, 설계 제한 조건은 동작 주파수, 연산 시간 및 회로 규모의 조건으로 제공되어, 평가 유니트(26)는, 동작 레벨에서 설계 대상의 구성 요소나, 각 모듈의 설계 특성중에서 설계 제한 조건에 관계한 지연 시간 및 회로 규모에 의하여 설계 대상의 동작 주파수, 연산 시간 및 회로 규모를 평가한다. 이때에, 동작 주파수 및 연산 시간의 평가의 기초 역할을 하는 지연 시간을 획득함에 있어서, 플로어플랜에 의해 획득된 와이어 길이가 고려된다. 이런 동작에 의해, 동작 레벨과 같은 설계의 상위 추상화 레벨에서 조차, 종래 기술에서 보다 더욱 정밀한 설계의 평가가 가능하게 되어, 설계 결과가 제한 조건을 충족하는 지의 여부를 결정하는 정도를 향상시킨다. 이런 예에서, 설계의 평가에 요구되는 모듈의 설계 특성은 모듈의 회로 규모 및 지연 시간이고, 인스턴스 생성 단계에서 획득되는 것으로 주지된다. 그러나, 인스턴스 생성 단계에서 획득될 수 없는 설계 특성이 설계의 평가에 요구될 시에, DBMS(12)내의 설계 특성 평가 유니트(60)는 모듈의 특성 평가 정보를 참조함으로써 설계 특성을 획득한다.
전술된 바와 같이, 설계 대상의 구성 요소인 가산기, 승산기 및 제어기는 제각기 327 내지 626 [게이트], 2738 [게이트] 및 10 내지 12 [게이트]의 회로 규모를 갖고 있다. 그래서, 접근 방식 1에 따른 설계의 경우에 (도 8a 참조), 회로 규모의 하위 경계는 327 x 3 + 2738 x 4 + 10 = 11943 [게이트]인데, 이는 5000이하 [게이트]의 회로 규모의 설계 제한 조건을 충족하지 않는다. 전술된 바와 같이 동작 레벨에서의 설계의 평가 결과는 디스플레이 유니트(20)상에 디스플레이 되고, 설계자는 이를 참조로 하여 동작 레벨에서 설계를 변경시킨다. 즉, 본 예의 경우에, 설계자는 설계 대상의 구현 접근 방식을 접근 방식 2로 변경하고, 도 8b에 도시된 바와 같이 데이터 흐름 그래프를 그려, 이런 데이터 흐름 그래프를 지정된 HDL에 의해 기술한다. 이런 동작에 의해, 동작 레벨에서의 설계 대상의 신규 기술 데이터는 접근 방식 2에 따라 생성된다(도 1b의 단계(S22)).
도 8b에서 명백해 지듯이, 신규 기술 데이터로 표시된 설계에 따르면, 하나의 곱-합 연산 유니트, 하나의 레지스터 및 제어기가 필요하다. 그래서, 동작 레벨에서 신규 기술을 행함에 있어서, 곱-합 연산 유니트, 레지스터 및 제어기의 모듈의 인스턴스는 DBMS(12)에 의해 생성되고, 설계 대상의 기술은 이런 인스턴스로 구성된다. 이런 인스턴스 생성 단계에서, 곱-합 연산 유니트 및 레지스터의 비트폭은 파라미터 값으로서 DBMS(12)에 제공된다. 게다가, 이때에, DBMS(12)는 곱-합 연산 유니트, 레지스터 및 제어기의 설계 특성으로서 아래의 정보를 획득할 수 있다.
(1) 곱-합 연산 유니트:
회로 규모: 3065 내지 3364 [게이트]
지연 시간: 61.1 내지 92.2 [ns]
(2) 레지스터:회로 규모: 338 [게이트]
지연 시간: 4.9 [ns]
(3) 제어기: 회로 규모: 50 내지 50 [게이트]
지연 시간: 0.7 [ns]
전술된 바와 같이 생성된 신규 기술 데이터에 대하여, 타당성 검사 및 플로어플랜은 원 기술 데이터의 경우(접근 방식 1의 경우)와 유사하게 실행된다(도 1a(a)와 도 1b의 단계(S16) 참조). 이런 경우에, 플로어플랜의 결과는 도 9b에 도시된 바와 같다(모듈간의 와이어는 도시되지 않음).
그 다음, 설계 대상의 설계 특성은 플로어플랜 결과를 기초로 하여 평가 유니트(26)에 의해 평가되고(도 1b의 단계(S18), 설계 결과가 평가 결과를 기초로 하여 전술된 설계 제한 조건을 충족하는 지의 여부가 결정된(단계(S20)). 이때에, 설계 대상의 동작 주파수, 연산 시간 및 회로 규모는, 동작 레벨에서 설계 대상의 구성 요소나, 각 모듈의 설계 특성중에서 설계 제한 조건에 관계한 지연 시간 및 회로 규모에 의하여 평가되고, 플로어플랜에 의해 획득된 와이어 길이는 고려된다.
전술된 바와 같이, 설계 대상의 구성 요소인 곱-합 연산 유니트, 레지스터 및 제어기는 제각기 3065 내지 3364 [게이트], 338 [게이트] 및 50 내지 60 [게이트]의 회로 규모를 갖고 있다. 그래서, 접근 방식 2에 따른 설계의 경우에(도 8b 참조), 회로 규모의 하위 경계는 3065 + 338 + 50 = 3453 [게이트]이고, 상위 경계는 3364 + 338 + 60 = 3762 [게이트]이다. 그래서, 설계 대상의 회로 규모는 3453 내지 3762 [게이트]인데, 이는 5000 이하 [게이트]의 회로 규모의 설계 제한 조건을 충족한다. 설계 대상의 연산 시간은 구성 요소인 곱-합 연산 유니트 및 레지스터의 지연 시간에 의해 평가되고, 플로어플랜을 통해 획득된 와이어 길이에 의한 와이어링 지연은 고려된다. 와이어링에 의한 지연 시간이 1.05 [ns]인 경우, 곱-합 연산 유니트, 레지스터 및 제어기의 지연 시간은 전술된 바와 같이 제각기 61.1 내지 92.2 [ns], 4.9[ns] 및 0.7[ns]이어서, 설계 대상의 구성 요소의 지연 시간의 합산에 와이어링의 지연 시간을 가산할 시에는 지연 시간이 100 [ns] 이하가 된다. 그때, 접근 방식 2에 따르면, 하나의 연산 결과를 획득하기 위해서는 곱-합 연산 유니트 및 레지스터를 4회 이상 통과시킬 필요가 있다(도 8b 참조). 그러나, 100 [ns] 이하의 시간이 1회 통과시에 요구되므로, 접근 방식 2에 따른 설계 경우의 연산 시간은 400 [ns] 이하가 되는 데, 이는 설계 제한 조건을 충족한다. 게다가, 10 [MHz] 이상의 동작 주파수(100 [ns] 이하의 사이클)의 설계 제한 조건을 또한 충족한다.
동작 레벨에서의 설계 제한 조건이 전술된 바와 같이 충족될 시에, 동작 레벨에서의 기술 데이터의 어떤 다른 교정을 필요로 하지 않음이 결정된다(도 1b의 단계(S20)). 이런 결정을 기초로 하여, 합성 유니트(28)는 동작 합성 도구에 의하여 동작 레벨에서의 기술 데이터로부터 RT 레벨에서의 기술 데이터를 생성시킨다(도 1b의 단계(S24)). 이때에, DBMS(12)는 설계 대상의 구성 요소인 곱-합 연산 유니트, 레지스터 및 제어기의 모듈의 RT 레벨에서 인스턴스를 생성시키며, 설계 대상은 상기 인스턴스를 이용함으로써 기술된다. 전술된 바와 같이, FHM-DB에는 각 레지스터된 모듈에 대해 매 추상화 레벨에서 인스턴스 생성 등을 위한 절차가 기술된다(도 4 참조). 그래서, 동작 레벨에서의 기술 데이터로부터 RT 레벨에서의 기술 데이터를 생성할 시에는 DBMS(12)에 의해 FHM-DB를 참조함으로써, 동작 레벨에서의 각 모듈에 대응하는 RT 레벨에서의 기술은 쉽게 획득될 수 있다. RT 레벨에서의 전술된 인스턴스를 생성할 시에는 신규 파라미터(예를 들어, 곱-합 연산 유니트내의 가산기의 알고리즘을 나타내는 파라미터)를 필요로 한다. 이런 파라미터는 설계자에 의해 제공된다. 선택적으로, 상기 알고리즘은 동작 합성 도구에 의해 자동으로 선택될 수 있다.
RT 레벨에서의 기술 데이터가 전술된 바와 같이 생성될 시에, RT 레벨에서의 설계 결과는 획득된다. 도 11a는 이런 설계 결과를 도시한 블록 다이어그램으로서, 여기에서 곱-합 연산 유니트는 계층 구조를 갖는다. 이런 계층 구조를 전개할 시, 설계 결과는 도 11b에 도시된 바와 같이 된다. 이런 경우에, 설계 대상의 구성 요소인 곱-합 연산 유니트의 모듈의 설계 특성은 가산기의 알고리즘 및 비트폭을 파라미터로서 DBMS(12)에 제공함으로써 획득될 수 있다. 전술된 동작 합성 단계시 RT 레벨에서 곱-합 연산 유니트의 인스턴스 생성 단계에 제공된 파라미터인 가산기 알고리즘을 나타내는 파라미터로서 리플 캐리(ripple carry)가 지정될 경우, 곱-합 연상 유니트의 설계 특성으로서 아래의 정보가 획득된다.
회로 규모: 3065 [게이트]
지연 시간: 92.2 [ns]
RT 레벨에서의 기술 데이터가 전술된 바와 같이 획득될 시에, RT 레벨에서의 설계 결과는 이런 기술 데이터(도 1b의 단계(S12))를 이용하여 타당성 검사 유니트(22)에 의해 타당성 검사된다. 이때에, 타당성 검사 유니트(22)는 RT 레벨에서의 기술 데이터를 RT 레벨에서의 시뮬레이터 또는 검공기에 보내어 기능적 타당성 검사를 실행한다.
상기 타당성 검사 후에, RT 레벨에서의 플로어플랜은 플로어플랜(24)에 의해 실행된다(도 1b의 단계(S16)). 즉, 플로어플래너(24)는, 도 11b에 도시되고, RT 레벨에서 구현되는 설계 대상의 구성 요소인 승산기, 가산기(그의 알고리즘 리플 캐리임) 및 레지스터의 모듈(즉, 인스턴스)의 배치와, 상기 모듈간의 와이어링을 RT 레벨에서의 기술 데이터를 기초로 하여 실행한다. 이때에, DBMS(12)는 상기 모듈의 면적(도 1b의 단계(S14)) 이외에 상기 모듈 등의 I/O 포트의 파라미터 역할을 하는 단자 위치의 정보를 추출하고, 이런 정보는 플로어플랜에 이용된다.
전술된 플로어플랜의 실행후에, 평가 유니트(26)는 RT 레벨에서의 설계 변경을 필요로 하는 지의 여부를 결정하도록(도 1b의 단계(S18)) 플로어플랜의 실행 결과를 기초로 하여 설계 대상의 설계 특성을 평가한다. 이때에 RT 레벨에서의 설계 대상의 구성 요소나, 모듈의 설계 특성중에서 설계 제한 조건에 관계한 지연 시간 및 회로 규모에 의하여 설계 대상의 동작 주파수, 연산 시간 및 회로 규모를 평가하고, 플로어플랜을 통해 획득된 와이어 길이가 고려된다. 그러나, 동작 레벨에서의 설계 평가에서 설계 제한 조건이 충족된다는 사실을 이미 발견하였으므로, RT 레벨에서 평가된 설계 대상의 동작 주파수, 연산 시간 및 회로 규모는 설계 제한 조건을 충족한다. 이런 평가 값은 RT 레벨에서의 평가 결과로서 디스플레이 유니트(20)상에 디스플레이 되고, 설계자는 RT 레벨에서의 설계 변경이 이를 참조로 하여 요구되는 지의 여부를 결정한다(도 1b의 단계(S20)).
이런 예에서, 설계 제한 조건 및 평가 결과간의 비교시, 연산 시간등은 설계 제한 조건에 대해 여유(margin)가 조금 있는 것으로 고려된다. 그래서, 설계자는 RT 레벨에서의 설계 변경이 요구됨을 결정하여, 성능을 개선하도록 RT 레벨에서 기술 데이터를 교정한다. 구체적으로는, 설계자가 곱-합 연산 유니트에 대한 인스턴스를 생성하도록 가산기 알고리즘으로서 캐리 룩-어레드(carry look-ahead)를 지정하여, 이런 인스턴스가 설계 대상의 구성 요소가 되도록 RT 레벨에서 기술 데이터를 교정한다. 그때, 이런 인스턴스 생성 단계에서는 DBMS(12)로 부터 곱-합 연산 유니트의 설계 특성으로서 아래의 정보를 획득한다.
회로 규모: 3364 [게이트]
지연 시간: 61.1[ns]
전술된 바와 같이 획득된 RT 레벨에서의 신규 기술 데이터에 관하여, 계층 전개후의 구성은 도 11b에 도시된 바와 같이 된다. 가산기 등의 면적은 변경 전에 RT 레벨에서의 기술 데이터의 면적과 다르다. RT 레벨에서의 신규 기술 데이터에 대해서도 타당성 검사 및 플로어플랜이 유사하게 실행된다(도 1a(b)).
그후, 평가 유니트(26)는 이런 플로어플랜 결과를 기초로 하여 설계 대상의 설계 특성을 평가하고, RT 레벨에서의 다른 설계 변경을 필요로 하는 지의 여부가 결정된다(도 1b의 단계(S20)). 이때에, 설계 대상의 설계 특성 및, 설계 특성상에서 평가된 설계 대상의 동작 주파수 및 연산 시간은 디스플레이 유니트(20)상에서 디스플레이되고, 설계자는 RT 레벨에서의 설계 변경이 이를 참조로 하여 요구되는 지의 여부를 결정한다. 이런 시점에서, 설계 제한 조건은 충족되고, 성능은 (전술된 곱-합 연산 유니트의 지연 시간을 참조로) 개선되므로, RT 레벨에서의 어떤 설계 변경을 필요로 하지 않음이 결정된다.
이런 결정을 기초로 하여, 합성 유니트(28)는 논리 합성 도구를 이용하여 RT 레벨에서의 기술 데이터로부터 게이트 레벨에서의 기술 데이터(네트 리스트)를 생성시킨다(도 1b의 단계(S24)). 연이은 설계 절차, 즉 게이트 레벨 및 레이아웃 레벨에서의 설계 절차는 종래 기술의 설계 방법의 설계 절차와 유사하다(도 12). 그러나, 설계 결과가 도 1a에 도시된 설계 방법에 따라 상위 레벨(동작 레벨)에서 설계 제한 조건을 확실히 충족하게 되므로, 하위 레벨에서의 설계 결과는 설계 제한 조건을 확실히 충족한다. 따라서, 설계 변경을 위해 하위 레벨에서 상위 레벨로 복귀할 필요가 없다. 이런 장치는 설계 완료에 요구된 시간이 연장되지 않게 하고, 디프 서브미크론 시대에 집적 회로 설계에도 대처할 수 있게 된다.
도 1a에 도시되는 전술된 설계 방법에 따르면, 동작 레벨에서 설계 평가로 설계 제한 조건을 충족하지 않음이 결정될 동안, 기술 데이터를 교정하고, 이런 데이터를 타당성 검사하며, 플로어플랜을 실행시켜, 이를 평가하는 단계는 동작 레벨에서 반복된다. 그러나, 설계 특성은 전술된 바와 같은 범위의 형태로 획득될 수 있다(식 (2) 내지 (5) 참조). 그래서, 설계 제한 조건이 상위 레벨에서의 설계에 충족되지 않을 시에도, 설계 제한 조건을 충족하는 부분이 설계 특성의 범위내에 포함되는 한 설계 제한 조건은 하위 레벨에서의 설계 방식에 따라 최종으로 충족될 수 있다. 그래서, 설계 제한 조건을 충족하는 부분이 설계 특성의 범위내에 포함될 시에, 합성 단계를 통해 하위 레벨에서의 설계로 시프트되는 장치를 채용할 수 있다. 이런 장치의 경우에, 설계 변경을 위해 하위 레벨에서 상위 레벨로 복귀를 필요로 할 가능성이 있는데, 이는 설계자가 설계 제한 조건을 충족하지 않고 하위 레벨로의 시프트 위험을 감수해야 하는 전제 조건이다.
설계 제한 조건이 전술된 설계의 예에서 하드웨어 코스트(회로 규모) 및 성능(연산 시간 및 동작 주파수)의 조건으로 제공되었지만, 전력 소모의 조건이 설계 제한 조건내에 포함되는 경우가 종종 있다. 이런 경우에, 설계 대상의 전력 소모는 각 설계 레벨에서의 평가 단계에서 평가된다. 본 설계 방법에 따르면, RT 레벨 또는 동작 레벨의 상위 레벨에서 조차도, 모듈간의 와이어링 캐패시턴스는 이런 평가시 선행 단계에서 플로어플랜의 결과를 기초로 하여 고려될 수 있다. 이런 장치로, 설계 대상의 전력 소모는 상위 레벨에서도 정확히 평가될 수 있으며, 이는 전력 소모의 조건이 설계 제한 조건내에 포함될 시에도 설계 변경을 위해 하위 레벨에서 상위 레벨로 복귀의 요건을 제거한다.

Claims (19)

  1. 지정된 제한 조건을 가진 설계 대상인 집적 회로를 동작 레벨에서 설계하여, 설계대상의 동작 레벨 기술 데이터를 생성시켜, 상기 동작 레벨 기술 데이터로 부터 추상화(abstraction)의 하위 레벨에 대응하는 기술 데이터를 생성시키는 톱 다운 접근 방식에 의한 집적 회로 설계 평가 방법에 있어서,
    설계 대상의 구성 요소로서 이용될 수 있는 많은 모듈이 파라미터 표시 모델로서 레지스터, 파라미터 값을 각각의 각종 모듈에 제공함으로써 구현된 모듈인 인스턴스(instance)를 생성시키는 절차(procedure)를 나타내는 인스턴스 생성 정보 및, 각종 모듈의 특성을 나타내는 지정된 설계 특성을 평가하는 방법을 나타내는 특성평가 정보가 각종 모듈에 대한 톱 다운 접근 방식에 의한 상기 설계의 추상화 레벨마다 저장되는 데이터베이스를 준비하는 단계,
    상기 데이터베이스내에 레지스터된 모듈의 파라미터 값 및 인스턴스 생성 정보에 의해 인스턴스를 생성시키고, 구성 요소로서 이용된 상기 인스턴스를 가진 설계 대상을 동작 레벨에서 기술함으로써 동작 레벨 기술 데이터를 생성시키는 단계,
    상기 동작 레벨 기술 데이터의 설계 대상의 구성 요소로서 기술된 모듈의 특성 평가 정보를 상기 데이터베이스로 부터 추출하고, 상기 특성 평가 정보 및 모듈의 상기 파라미터 값에 의해 모듈의 설계 특성을 평가하는 단계,
    상기 모듈의 설계 특성을 기초로 하여 상기 동작 레벨 기술 데이터에 대응하는 플로어플랜을 실행하는 단계와,
    상기 플로어플랜의 결과를 기초로하여 상기 동작 레벨 기술 데이터에 대응하는 동작 레벨에서 설계 특성을 나타내는 설계 특성을 평가하는 단계로 이루어지는 것을 특징으로 하는 집적 회로 설계 평가 방법.
  2. 지정된 제한 조건을 가진 설계 대상인 집적 회로를 동작 레벨에서 설계하여, 설계대상의 동작 레벨 기술 데이터를 생성시켜, 상기 동작 레벨 기술 데이터로 부터 추상화의 하위 레벨에 대응하는 기술 데이터를 생성시키는 톱 다운 접근 방식에 의한 집적 회로 설계 평가 방법에 있어서,
    설계 대상의 구성 요소로서 이용될 수 있는 많은 모듈이 파라미터 표시 모델로서 레지스터되고, 파라미터 값을 각각의 각종 모듈에 제공함으로써 구현된 모듈인 인스턴스를 생성시키는 절차를 나타내는 인스턴스 생성 정보 및, 각종 모듈의 특성을 나타내는 지정된 설계 특성을 평가하는 방법을 나타내는 특성 평가 정보가 각종 모듈에 대한 톱 다운 접근 방식에 의한 상기 설계의 추상화 레벨마다 저장되는 데이터베이스를 준비하는 단계,
    상기 데이터베이스내에 저장된 레지스터 전달 레벨에서의 인스턴스 생성 정보에 의해 상기 동작 레벨 기술 데이터로 부터 레지스터 전달 레벨에서의 설계 대상의 기술 데이터인 RTL 기술 데이터를 생성시키는 단계,
    상기 RTL 기술 데이터의 설계 대상의 구성 요소로서 기술된 모듈의 특성 평가 정보를 상기 데이터베이스로 부터 추출하고, 상기 특성 평가 정보 및 모듈의 상기 파라미터 값에 의해 모듈의 설계 특성을 평가하는 단계,
    상기 모듈의 설계 특성을 기초로 하여 상기 RTL 기술 데이터에 대응하는 플로어플랜을 실행하는 단계와,
    상기 플로어플랜의 결과를 기초로 하여 상기 RTL 기술 데이터에 대응하는 레지스터 전달 레벨에서 설계 특성을 나타내는 설계 특성을 평가하는 단계로 이루어지는 것을 특징으로 하는 집적 회로 설계 평가 방법.
  3. 지정된 제한 조건을 가진 설계 대상인 집적 회로를 동작 레벨에서 설계하여, 설계 대상의 동작 레벨 기술 데이터를 생성시켜, 상기 동작 레벨 기술 데이터로 부터 추상화의 하위 레벨에 대응하는 기술 데이터를 생성시키는 톱 다운 접근 방식에 의한 집적 회로 설계 방법에 있어서,
    설계 대상의 구성 요소로서 이용될 수 있는 많은 모듈이 파라미터 표시 모델로서 레지스터되고, 파라미터 값을 각각의 각종 모듈에 제공함으로써 구현된 모듈인 인스턴스를 생성시키는 절차를 나타내는 인스턴스 생성 정보 및, 각종 모듈의 특성을 나타내는 지정된 설계 특성을 평가하는 방법을 나타내는 특성 평가 정보가 각종 모듈에 대한 톱 다운 접근방식에 의한 상기 설계의 추상화 레벨마다 저장되는 데이터베이스를 준비하는 제 1 단계,
    상기 데이터베이스내에 레지스터 모듈의 파라미터 값 및 인스턴스 생성 정보에 의해 인스턴스를 생성시키고, 구성 요소로서 이용된 상기 인스턴스를 가진 설계 대상을 동작 레벨에서 기술함으로써 동작 레벨 기술 데이터를 생성시키는 제 2 단계,
    상기 동작 레벨 기술 데이터의 설계 대상의 구성 요소로서 기술된 모듈의 특성 평가 정보를 상기 데이터베이스로 부터 추출하고, 상기 특성 평가 정보 및 모듈의 상기 파라미터 값에 의해 모듈의 설계 특성을 평가하는 제 3 단계,
    상기 제 3 단계에서 평가된 설계 특성을 기초로 하여 상기 동작 레벨 기술 데이터에 대응하는 플로어플랜을 실행하는 제 4 단계,
    상기 제 4 단계에서의 플로어플랜의 결과를 기초로 하여 상기 동작 레벨 기술 데이터로 표시된 동작 레벨에서 설계 특성을 나타내는 설계 특성을 평가하는 제 5 단계,
    상기 제 5 단계에서 평가된 설계 특성 및 설계 대상의 제한 조건을 기초로 하여 동작 레벨에서의 설계 변경을 필요로 하는지의 여부를 결정하는 제 6 단계,
    상기 제 6 단계에서 동작 레벨에서의 설계 변경을 필요로 함이 결정될 시에는 상기 동작 레벨 기술 데이터를 변경함으로써 신규 동작 레벨 기술 데이터를 획득하는 제 7 단계 및,
    상기 제 6 단계에서 어떤 동작 레벨에서의 설계 변경도 필요로 하지 않음이 결정될 시에는 상기 데이터베이스내에 저장된 레지스터 전달 레벨에서의 상기 인스턴스 생성 정보를 이용하여 상기 제 6 단계에서 결정 대상인 상기 동작 레벨 기술 데이터로부터 레지스터 전달 레벨에서의 설계 대상의 기술 데이터인 RTL 기술 데이터를 생성시키는 제 8 단계로 이루어짐으로써,
    상기 제 7 단계에서 신규 동작 레벨 기술 데이터를 획득하여, 신규 동작 레벨 기술 데이터에 의해 상기 제 3 단계, 제 4 단계, 제 5 단계 및 제 6 단계를 연속적으로 실행하는 과정은 상기 제 6 단계에서 동작 레벨에서의 설계 변경을 필요로 함이 결정될 동안에 반복되는 것을 특징으로 하는 집적 회로 설계 방법.
  4. 제 3 항에 있어서,
    상기 RTL 기술 데이터의 설계 대상의 구성 요소로서 기술된 모듈의 특성 평가 정보를 추출하고, 상기 특성 평가 정보 및 모듈의 상기 파라미터 값에 의해 모듈의 설계 특성을 평가하는 제 9 단계,
    상기 제 9 단계에서 평가된 설계 특성을 기초로 하여 상기 RTL 기술 데이터에 대응하는 플로어플랜을 실행하는 제 10 단계,
    상기 제 10 단계에서의 플로어플랜의 결과를 기초로 하여 상기 RTL 기술 데이터로 표시된 레지스터 전달 레벨에서 설계 특성을 나타내는 설계 특성을 평가하는 제 11 단계,
    상기 제 11 단계에서 평가된 설계 특성 및 설계 대상의 제한 조건을 기초로 하여 레지스터 전달 레벨에서의 설계 변경을 필요로 하는지의 여부를 결정하는 12단계,
    상기 제 12 단계에서 레지스터 전달 레벨에서의 설계 변경을 필요로 함이 결정될 시에는 상기 RTL 기술 데이터를 변경함으로써 설계 대상의 신규 RTL 기술 데이터를 획득하는 제 13 단계 및,
    상기 제 12 단계에서 어떤 레지스터 전달 레벨에서의 설계 변경도 필요로 하지 않음이 결정될 시에는 상기 데이터베이스내에 저장된 게이트 레벨에서의 상기 인스턴스 생성 정보를 이용하여 상기 제 12 단계에서 결정 대상인 상기 RTL 기술 데이터로 부터 게이트 레벨에서의 설계 대상의 기술 데이터인 네트(net) 리스트를 생성시키는 제 14 단계를 더 포함함으로써,
    상기 제 13 단계에서 신규 RTL 기술 데이터를 획득하여 신규 RTL 기술 데이터에 의해 상기 제 9 단계, 제 10 단계, 제 11 단계 및 제 12 단계를 연속적으로 실행하는 과정은 상기 제 12 단계에서 레지스터 전달 레벨에서의 설계 변경을 필요로 함이 결정될 동안에 반복되는 것을 특징으로 하는 집적 회로 설계 방법.
  5. 제 1 항에 있어서,
    계층 구조를 가진 모듈은 상기 데이터베이스내에 레지스터되고,
    플로어플랜은 상기 모듈을 구성하는 서브모듈간의 상호 접속 정보를 기초로 하여 실행되고, 상기 계층 구조를 가진 모듈의 설계 특성은 상기 계층 구조를 가진 상기 모듈의 설계 특성을 평가할 시에 서브모듈의 설계 특성 및 상기 플로어플랜의 결과에 의해 평가되는 것을 특징으로 하는 집적 회로 설계 평가 방법.
  6. 제 3 항에 있어서,
    계층 구조를 가진 모듈은 상기 데이터베이스내에 레지스터되고,
    플로어플랜은 상기 모듈을 구성하는 서브모듈간의 상호 접속 정보를 기초로 하여 실행되고, 상기 계층 구조를 가진 모듈의 설계 특성은 상기 계층 구조를 가진 상기 모듈의 설계 특성을 평가할 시에 서브모듈의 설계 특성 및 상기 플로어플랜의 결과에 의해 평가되는 것을 특징으로 하는 집적 회로 설계 방법.
  7. 제 3 항에 있어서,
    상기 제 6 단계에서는, 상기 제 5 단계에서 평가된 설계 특성이 설계 대상의 설계 제한 조건을 충족하는 지의 여부에 따라 동작 레벨에서의 설계 변경을 필요로 하는 지의 여부가 결정되는 것을 특징으로 하는 집적 회로 설계 방법.
  8. 제 4 항에 있어서,
    상기 제 12 단계에서는, 상기 제 11 단계에서 평가된 설계 특성이 지정된 레벨보다 높은 지의 여부에 따라 레지스터 전달 레벨에서의 설계 변경을 필요로 하는 지의 여부가 결정되는 것을 특징으로 하는 집적 회로 설계 방법.
  9. 제 3 또는 4 항에 있어서,
    상기 제 3, 5, 9 및 11 단계에서 평가된 설계 특성이 면적 및 성능을 나타내는 값 또는 값의 범위를 포함하는 것을 특징으로 하는 집적 회로 설계 방법.
  10. 제 9 항에 있어서,
    상기 제 3 및 9 단계에서 평가된 설계 특성은 설계 대상의 구성 요소인 모듈의 단자의 타입 및 위치를 나타내는 정보를 포함하고,
    상기 플로어플랜은, 설계 대상의 구성 요소인 모듈의 설계 특성으로 표시되는 단자의 타입 및 위치와 면적을 나타내는 정보를 기초로 하여 상기 제 4 및 10 단계에서 실행되는 것을 특징으로 하는 집적 회로 설계 방법.
  11. 제 9 항에 있어서,
    상기 제 3, 5, 9 및 11 단계에서 평가된 설계 특성은 전력 소모를 나타내는 값 또는 값의 범위를 포함하는 것을 특징으로 하는 집적 회로 설계 방법.
  12. 제 10 항에 있어서,
    상기 제 3, 5, 9 및 11 단계에서 평가된 설계 특성은 전력 소모를 나타내는 값 또는 값의 범위를 포함하는 것을 특징으로 하는 집적 회로 설계 방법.
  13. 지정된 제한 조건을 가진 설계 대상인 집적 회로를 동작 레벨에서 설계하여, 설계 대상의 동작 레벨 기술 데이터를 생성시켜, 상기 동작 레벨 기술 데이터로 부터 추상화의 하위 레벨에서의 기술 데이터를 생성시키는 톱 다운 접근 방식에 의한 설계 실행용 데이터베이스 장치에 있어서,
    설계 대상의 구성 요소로서 이용될 수 있는 많은 모듈이 파라미터 표시 모델로서 레지스터되고, 파라미터 값을 각각의 각종 모듈에 제공함으로써 구현된 모듈인 인스턴스를 생성시키는 절차를 나타내는 인스턴스 생성 정보 및, 각종 모듈의 특성을 나타내는 지정된 설계 특성을 평가하는 방법을 나타내는 특성 평가 정보가 각종 모듈에 대한 톱 다운 접근 방식에 의한 상기 설계의 추상화 레벨마다 저장되는 데이터베이스를 저장하는 저장 수단,
    상기 모듈 및 상기 추상화 레벨이 지정되고, 상기 파라미터 값이 주어질 시에, 상기 데이터베이스내에서 추상화 레벨에서 레지스터된 어느 모듈의 인스턴스 생성 정보를 추출하고, 상기 모듈의 파라미터 값 및 상기 인스턴스 생성 정보에 의해 상기 모듈에 대한 인스턴스를 생성시키는 인스턴스 생성 수단,
    상기 모듈 및 상기 추상화 레벨이 지정되고, 상기 파라미터 값이 주어질 시에, 상기 데이터베이스내에서 추상화 레벨에서 레지스터된 어느 모듈의 특성 평가 정보를 추출하고, 상기 모듈의 파라미터 값 및 상기 특성 평가 정보에 의해 상기 모듈에 대한 설계 특성을 평가하는 모듈 특성 평가 수단을 구비하는 것을 특징으로 하는 설계 실행용 데이터베이스 장치.
  14. 지정된 제한 조건을 가진 설계 대상인 집적 회로를 동작 레벨에서 설계하여, 설계 대상의 동작 레벨 기술 데이터를 생성시켜, 상기 동작 레벨 기술 데이터로 부터 추상화의 하위 레벨에서 기술 데이터를 생성시키는 톱 다운 접근 방식에 의한 설계를 실행하는 설계자에 의해 조작되는 집적 회로 설계 지원 장치에 있어서,
    제 13 항에서 청구된 상기 데이터베이스 장치,
    상기 인스턴스 생성 정보에 의해 인스턴스를 생성시키고,
    상기 설계자에 의해 수행된 입력 조작을 기초로 하여 구성 요소로서 이용된 상기 인스턴스를 가진 설계 대상을 동작 레벨에서 기술함으로써 상기 동작 레벨 기술 데이터를 생성 및 편집하는 기술 데이터 생성 및 편집 수단,
    모듈의 파라미터 값에 의하여 상기 동작 레벨 기술 데이터의 설계 대상의 구성 요소로서 상기 모듈 특성 평가 수단에 의해 기술된 모듈의 설계 특성을 획득하고, 상기 설계 특성을 기초로 하여 상기 동작 레벨 기술 데이터에 대응하는 플로어플랜을 실행하는 플로어플랜 실행 수단,
    상기 플로어플랜의 결과를 기초로 하여 상기 동작 레벨 기술 데이터에 대응하는 동작 레벨에서 설계 특성을 나타내는 설계 특성을 평가하는 설계 특성 평가 수단 및,
    상기 데이터베이스내에 저장된 레지스터 전달 레벨에서의 상기 인스턴스 생성 정보에 의해 동작 레벨에서 설계 대상을 기술하는 상기 동작 레벨 기술 데이터로 부터 레지스터 전달 레벨에서 설계 대상을 기술하는 RTL 기술 데이터를 생성하는 동작 합성 수단을 구비하는 것을 특징으로 하는 집적 회로 설계 지원 장치.
  15. 제 14 항에 있어서,
    상기 기술 데이터 생성 및 편집 수단은 또한 상기 설계자에 의해 수행된 입력 조작을 기초로 하여 상기 동작 합성 수단에 의해 생성된 상기 RTL 기술 데이터를 편집하고,
    상기 플로어플랜 실행 수단은 또한 상기 RTL 기술 데이터와 관련되어 상기 모듈 특성 평가 수단에 의해 설계 특성을 획득하고, 상기 설계 특성의 정보를 기초로 하여 상기 RTL 기술 데이터에 대응하는 플로어플랜을 실행하며,
    상기 설계 특성 평가 수단은 또한 상기 RTL 기술 데이터에 대응하는 플로어플랜의 결과를 기초로 하여 레지스터 전달 레벨에서의 설계 특성을 나타내는 설계 특성을 평가하는 것을 특징으로 하는 집적 회로 설계 지원 장치.
  16. 제 14 또는 15 항에 있어서,
    상기 모듈 특성 평가 수단 및 상기 설계 특성 평가 수단에 의해 평가된 상기 설계특성은 면적 및 성능을 나타내는 값 또는 값의 범위를 포함하는 것을 특징으로 하는 집적 회로 설계 지원 장치.
  17. 제 16 항에 있어서,
    상기 모듈 특성 평가 수단에 의해 평가된 상기 설계 특성은 설계 대상의 구성 요소인 모듈의 단자의 타입 및 위치를 나타내는 정보를 포함하고,
    상기 플로어플랜 실행 수단은, 설계 대상의 구성 요소인 모듈의 설계 특성으로 표시되는 단자의 타입 및 위치를 나타내는 상기 정보와 상기 면적을 기초로 하여 상기 플로어플랜을 실행하는 것을 특징으로 하는 집적 회로 설계 지원 장치.
  18. 제 16 항에 있어서,
    상기 모듈 특성 평가 수단 및 상기 설계 특성 평가 수단에 의해 평가된 상기 설계 특성은 전력 소모를 나타내는 값 또는 값의 범위를 포함하는 것을 특징으로 하는 집적 회로 설계 지원 장치.
  19. 제 17 항에 있어서,
    상기 모듈 특성 평가 수단 및 상기 설계 특성 평가수단에 의해 평가된 상기 설계 특성은 전력 소모를 나타내는 값 또는 값의 범위를 포함하는 것을 특징으로 하는 집적 회로 설계 지원 장치.
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