DE69325770T2

DE69325770T2 - Verfahren zum rechnergestützten entwurf für mehrschichtverbindungen-technologien

Info

Publication number: DE69325770T2
Application number: DE69325770T
Authority: DE
Inventors: Keh-Jeng Chang; Norman Chang; Keunmyung Lee; Soo-Young Oh
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1992-06-02
Filing date: 1993-06-01
Publication date: 1999-11-18
Anticipated expiration: 2013-06-02
Also published as: EP0597087B1; EP0597087A1; JPH07501906A; WO1993024896A1; US5610833A; DE69325770D1

Description

GEBIET DER ERFINDUNG

Diese Erfindung bezieht sich allgemein auf Datenverarbeitungsverfahren und Computeranzeigesysteme für den rechnergestützten Entwurf und die Vorhersage des elektrischen Verhaltens für Mehrebenen-Elementverbindungstechnologien. Die Erfindung bezieht sich insbesondere auf parametrisierte graphische Anzeige- und Rechnerwerkzeuge zum Berechnen und Anzeigen einer Kapazität und anderer elektrischer Charakteristika Von Mehrebenen-VLSI-Verbindungen sowie von PCB- und MCM-Verbindungen.

HINTERGRUND DER ERFINDUNG

Integrierte VLSI-Schaltungen ("VLSI-Chips") sind im Entwurf in der Prototypenherstellung und im Test teuer. Es ist unpraktisch, einen neuen VLSI-Chip nur deshalb aufzubauen, um seine elektrischen Charakteristika oder sein Verhalten zu testen. Daher verwenden VLSI-Chipentwickler Computer und eine rechnergestützte Entwurfssoftware, um neue VLSI-Chips zu entwerfen, wobei sie eine hochauflösende Graphikworkstation verwenden, um einen Schaltplan und das physische Layout des VLSI-Chips anzuzeigen. Software ist zum Simulieren des elektrischen Verhaltens von komplexen VLSI-Chips kommerziell erhältlich. Diese Software umfaßt SPICE (ursprünglich von der Universität von Kalifornien, Berkeley, entwickelt) und durch die Hewlett-Packard Co. verbessert und im "HSPICE Benutzerhandbuch", Teilenr. 5955-5528, beschrieben, das von der Hewlett-Packard Company, Circuit Technology Group, 5301 Stevens Creek Boulevard, Santa Clara, Kalifornien 95052, USA, kommerziell erhältlich ist. Für einen korrekten Betrieb erfordert SPICE eine Eingabe in Form einer SPICE-Teilschaltungsdatendatei, die in der Technik als "SPICE-Deck" bekannt ist, die die Position und den Typ jedes Leiters und jeder Komponente des VLSI-Chips numerisch beschreibt. Die Erzeugung von SPICE-Decks, um VLSI-Schaltungen zu beschreiben, ist außerordentlich ermüdend und zeitaufwendig.
Ein schwieriges Problem, das sich VLSI-Chipentwicklern stellt, ist der Entwurf von Leiterverbindungen zwischen den VLSI-Chip-Bauelementen, wie z. B. Transistoren. Bestimmte Leiterverbindungen sind dreidimensional und folgen einem nichtlinearen Weg, da VLSI-Chips oft mit mehreren sich überlappenden Schichten aus Metall, Polysilizium und dielektrischen Materialien aufgebaut sind. Die elektrischen Charakteristika (wie z. B. die Resistivität, die Induktivität und die Kapazität) dieser Mehrebenenverbindungen werden durch eine komplexe Beziehung vieler physischer Variablen einschließlich der Metalldicke, der Isolatordicke, der dielektrischen Konstante, der Leitungsbreite, der Beabstandung zwischen Leitungen und der Länge gekoppelter Leitungen zwischen Bauelementen bestimmt. Die Beziehung zwischen der Kapazität und der Beabstandung zwischen Leitungen ist nichtlinear. Ferner resultieren die oben aufgelisteten Variablen in einer großen Anzahl von möglichen Werten für die Resistivität, die Induktivität und die Kapazität abhängig von der physischen Größe, dem Typ und der Kombination von Metallen oder Isolatoren, die von dem Entwickler ausgewählt worden sind.
Dementsprechend besteht bei VLSI-Schaltungsentwicklern der Wunsch, ein Computersystem zu haben, um Resistivitäts-, Induktivitäts- und Kapazitätsmodelle für alle möglichen Verbindungslayoutmuster zu erzeugen. Da solche Modelle für Mehrebenenverbindungen viele Berechnungen erfordern, haben VLSI-Schaltungsentwickler den Wunsch, ein Computersystem zu haben, das solche Berechnungen in einem Off-Line-Stapelmodus im Voraus ausführen kann.
VLSI-Chipentwickler haben ferner den Wunsch, ein Computersystem zu besitzen, das in der Lage ist, die nichtlineare Beziehung der Kapazität zur Zwischenleitungsbeabstandung bei gegebener Leiterbahnbreite und Leiterbahnbeabstandung unter Verwendung einer polynomischen Kurvenanpassung oder unter Verwendung einer Kurvenanpassung mit kubischen Splines und unter Verwendung einer Interpolation zu berechnen.
VLSI-Chipentwickler haben ferner den Wunsch, ein Computersystem zu besitzen, das parametrisierte SPIGE-Teilschaltungsdatendateien für Verbindungen schnell erzeugen kann, nachdem die Kapazität berechnet worden ist.
VLSI-Chipentwickler haben ferner den Wunsch, ein Computersystem zu besitzen, das On-Chip-Kapazitätswerte schnell interpolieren kann, wenn der Typ des Herstellungsprozesses für die integrierte Schaltung ("IC"), die Leiterbahnbreite und die Leiterbahnbeabstandung gegeben ist, unter Verwendung einer Kurvenanpassung mit linearen Polynomen oder kubischen Splines.
VLSI-Chipentwickler haben ferner den Wunsch, ein Computersystem zu haben, das schnell parametrisierte SPICE-Teilschaltungs- und Schaltungsdatendateien auf hoher Ebene basierend auf einer Kurvenanpassung mit linearen Polynomen oder kubischen Splines erzeugen kann, wobei ein IC-Prozeß, eine Anstiegszeit, eine Leiterbahnbreite, eine Leiterbahnbeabstandung und eine Leitungskopplungslänge gegeben sind.
VLSI-Chipentwickler haben ferner den Wunsch, ein Computersystem mit einer automatisch aktualisierten Arbeitsblattanzeige zu haben, um Verhaltensdaten zu betrachten, und um solche Daten ansprechend auf variable Änderungen anzuzeigen, die durch den Entwickler eingegeben worden sind, wodurch eine schnelle Bewertung von Entwurfsänderungen und Kompromissen ermöglicht wird.
Wenn eine schnelle Taktfrequenz in VLSI-Chips verwendet wird, werden Übertragungsleitungseffekte auf langen On- Chip-Verbindungen auftreten, wodurch viele Entwurfsprobleme erzeugt werden. Es ist in der Technik bekannt, daß Signale mit einer Anstiegszeit von 0,5 Nanosekunden (ns) Übertragungsleitungseffekte mit sich bringen werden, wenn die Verbindungslänge gleich oder länger als 3,0 cm ist. Die gegenwärtige VLSI-Chip-Chipgröße kann nicht dramatisch erhöht werden, da Bedenken bezüglich des Mangels an Dichte bestehen. Daher werden gleichmäßige On-Chip-Verbindungssegmente, die durch parametrisierte Teilschaltungsaufrufe dargestellt werden, in der näheren Zukunft nicht 3,0 cm erreichen. Die Anstiegszeitanforderungen für vollanwendungsspezifische Chips werden jedoch sehr bald gut unter 0,5 Nanosekunden liegen. Dementsprechend haben VLSI-Chipentwickler den Wunsch, Schaltungssimulatoren zu haben, die Multileitungs-R-, -L-, -C-Modelle für verlustbehaftete hochdichte Submikronverbindungs- (SMI-; SMI = Sub-Micron Interconnect) Übertragungsleitungssimulationen importieren können.
Die Unterschiede zwischen verteilten R,C-Leitungs- und Übertragungsleitungseffekten zeigen jedoch, daß eine einfache Erweiterung der herkömmlichen R,C-Leitungsmodellierung für eine On-Chip-Übertragungsleitungsmodellierung nicht genug ist. Daher würden Entwickler einen Schaltungsdatendatei- Generator schätzen, der die Bestimmung der maximalen Länge jedes Abschnitts für On-Chip-Verbindungen basierend auf der Anstiegszeit automatisieren kann.
Um SPICE-Decks zu erzeugen, vertrauen die meisten Entwickler auf Schaltplanerfassungsprogramme während des Vor-Layout- Entwurfs und auf Schaltungsextraktoren während des physischen Layouts. Es ist in der Technik bekannt, daß ein SPICE-Deck eine Datei mit Schaltungs-Definitionsdaten ist, die in das SPICE-Schaltungssimulatorprogramm eingespeist wird. Die Verwendung einer parametrisierten Modellbibliothek kann Entwickler von der gesamten Verbindungsmodellierung und von dem größten Teil der Anstrengung, um das SPICE-Deck zu erzeugen, entlasten. Dementsprechend würden Entwickler einen automatisierten SPICE-Deck-Generator für VLSI-Verbindungen schätzen, der parametrisierte Bibliotheken verwenden kann, um die Geschwindigkeit des Erzeugens von SPICE-Decks zu erhöhen.
Metallmaterialien, wie z. B. Kupfer, Wolfram oder ihre Legierungen wurden vorgeschlagen, um Aluminiumlegierungen in bestimmten oder allen Metallebenen zu ersetzen, um zukünftige Geschwindigkeits-, Zuverlässigkeits- und Herstellungsanforderungen zu erfüllen. Da die Metallprofile und Resistivitäten dieser vorgeschlagenen Metalle von denen von Aluminium abweichen, müssen Verbindungs-R,C-Modelle neu simuliert werden. Dementsprechend haben Schaltungsentwickler den Wunsch, einen parametrisierten Modellbibliotheksgenerator zu haben, um schnelle und effiziente Verbindungsmodelle zum Bewerten der Auswirkung von Materialänderungen auf das elektrische Verhalten zu schaffen.
Signalausbreitungsverzögerungen, die durch Verbindungen bewirkt werden, bilden einen großen Prozentsatz an Gesamtsignalverzögerungen in VLSI-Chips. Für die Mehrebenenverbindungstechnologie- (MLIT-; MLIT = Multi-Level Interconnect Technology) Modellierung in der IC-Häusungsindustrie sind wenige CAD-Werkzeuge verfügbar, um die Produktivität zu erhöhen. Dreidimensionale Strukturen, wie z. B. eine doppelte Signalstreifenleitung, ein Durchgangsloch, Anschlußleitungsanbringungen und Leiterbahnkurven, erfordern dreidimensionale numerische Simulationen für eine genaue Berechnung der Impedanz, des Rauschabstands und der Verzögerung. Solche Simulationen sind zeitaufwendig und ermüdend. Daher würden MLIT-Entwickler genaue und unmittelbare Verhaltensinformationen schätzen.
Schnelle Chipentwürfe erfordern ferner, daß Ingenieure jegliche Kombination von Technologien von allen Häusungskategorien (d. h. IC-Prozesse, Metallkapazitätsmodelle (MCM), gedruckte Schaltungsplatinen (PCB), Durchgangsloch und Anschlußleitungsbefestigungstechnologien) berücksichtigen, um zu bestimmen, welche die Chipverhaltensspezifikationen, wie z. B. Verzögerungs- und Rauschabstandanforderungen, erfüllen werden. Ein Datenverarbeitungssystem zum Verbindungsmodellieren wird daher benötigt, um den Chipentwurf und die Häusungsauswahl zu integrieren und zu optimieren.
MLIT-Entwürfe erfordern ferner eine Kenntnis der Materialwissenschaft, der Elektrotechnik und des Maschinenbaus. Entwickler müssen jeden Bereich der Technik auf der Suche nach einem optimalen Entwurf berücksichtigen. Daher würden Entwickler ein Datenverarbeitungssystem schätzen, das beim Bewerten von Kosten-Leistungs-Kompromissen unter allen unterschiedlichen Anforderungen assistieren kann.
Der Artikel Proceedings 1990, IEEE International Conference on Computer Design: VSLI in Computers and Processors: Rozenblit u. a. "Towards a VSLI-Packaging Design Support Environment (PDSE); Concepts and Implementation", offenbart ein rechnergestütztes Entwurfsverfahren, das eine Modellierung, eine Simulation und eine Bewertung umfaßt. Parameterextraktionswerkzeuge werden in der Form von Computerprogrammen, wie z. B. als Übertragungsleitungsparameterberechnungseinrichtung, verwendet.

ZUSAMMENFASSUNG DER ERFINDUNG

Ein Verfahren gemäß der Erfindung ist in Anspruch 1 dargelegt. Ausführungsbeispiele derselben liefern Datenverarbeitungsverfahren zum rechnergestützten Entwurf und zur Vorhersage des elektrischen Verhaltens von Mehrebenen-Bauelementverbindungen in integrierten VLSI-Schaltungen sowie in PCB- und MCM-Technologien. Ausführungsbeispiele beziehen sich insbesondere auf parametrisierte Graphikanzeige- und Berechnungswerkzeuge zum Berechnen und Anzeigen einer Kapazität und anderer elektrischer Charakteristika von Mehrebenen- VLSI-Verbindungen. Vier Untersysteme sind integriert: (a) ein Stapel-Modus-Berechnungsmodul, das eine 2-D/3-D-Numeriksimulation auf der Basis der finiten Differenzen und einen schnellen Interpolationsalgorithmus kombiniert; (b) ein interaktives Entwurfspaket mit einem Verhaltens-Browsen, einer zielgerichteten Synthese und einer On-Line-Verhaltensbewertung; (c) einen interaktiven SPICE-Teilschaltungs-Generator und -Simulator; und (d) eine graphische Benutzerschnittstelle im Arbeitsblattstil.
Erstens werden aus Vollständigkeitsgründen und aus Geschwindigkeitsgründen Kombinationen von Parametern (z. B. Breite, Beabstandung) für mögliche Verbindungskonfigurationen numerisch simuliert oder interpoliert, und zwar in einem Stapelmodus, und in einer Datendatei für jede MLIT gespeichert. Die Stapelmodussimulation für eine neue Verbindungskonfiguration kann ohne weiteres aufgestellt werden und laufen. Ergebnisse werden dann automatisch zu der existierenden Datenbank hinzugefügt.
Zweitens wird eine Optimierung eines Verbindungsentwurfs interaktiv durch eine zielgerichtete Verbindungssynthese unter gegebenen Verhaltenszielen, eine flexible X-Y-Graphikhandhabung und eine schnelle On-Line-Verhaltensbewertung zur beliebigen Schichtzuweisung einer Verbindungsstruktur mit einer benutzerspezifizierten Anstiegszeit, Anzahl von gekoppelten Leiterbahnen, Temperatur, Breite, Beabstandung und Kopplungslänge durchgeführt.
Drittens kann unter Verwendung der Erfindung eine vollständige SPICE-Teilschaltung/Schaltungs-Erzeugung und -Simulation für einen Verbindungsstrukturentwurf einschließlich der Schichtzuweisung, der Anstiegszeit, der Breite/Beabstandung und der Kopplungslänge automatisch erzeugt und simuliert werden, um eine Signalintegritätsanalyse zu erhalten. Eine Studie der Chip-zu-Chip-Kommunikation zum Optimieren eines Treibers, eines Verbindungs- und eines Empfängerentwurfs bezüglich der Gesamtverzögerung, des Rauschabstands und weiterer Ziele kann ohne weiteres und schneller als mit anderen Verfahren durchgeführt werden.
Somit liefern Ausführungsbeispiele der Erfindung Ingenieuren einen Zugriff auf Verbindungsmodelle für alle MLITs und machen unterschiedliche Ebenen des Häusungsentwurfs kompatibler und erleichtern die Aufgabe der Systemverbindungssimulation. Die Erfindung verbessert drastisch die Produktivität von Schaltungsentwicklern, da genaue Verbindungsmodelle ohne weiteres ohne zeitaufwendige Kapazitätssimulationen spezifiziert werden können. Die Modellbibliothek ist entworfen, um Chipentwickler von den Details sowohl der Verbindungsgeometrie als auch von Prozeßvariationen zu befreien, und um dieselben mit einer direkten SPICE-Verbindung zu versehen. Fehler, die üblicherweise während manuellen SPICE-Deck-Erzeugungen zu finden sind, können wesentlich reduziert werden. Ein herkömmlicher SPICE-Schaltungssimulator kann ohne Modifikation verwendet werden.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1a ist ein Blockdiagramm, das Verbindungen eines Datenverarbeitungsverfahrens und von Datendateien der vorliegenden Erfindung zeigt;
Fig. 1b ist ein Blockdiagramm von Arbeitsblattanzeigen, die durch die vorliegende Erfindung erzeugt werden;
Fig. 2a bis 2c sind Graphen einer Kapazität als Funktion der Zwischenleitungsbeabstandung;
Fig. 3 ist eine Querschnittsansicht einer Drei-Leitungs- Streifenleitungstyp-Multiebenen-VLSI-Verbindung;
Fig. 4 ist ein schematisches Diagramm, das Widerstands-, Kapazitäts- und Induktivitätsbeziehungen der in Fig. 3 gezeigten Materialien zeigt; und
Fig. 5 ist ein Schaltungsdiagramm einer beispielhaften Streifenleitungsverbindung.

DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSBEISPIELE

1. Einführung und Überblick

Ausführungsbeispiele der vorliegenden Erfindung integrieren vier Sätze von Datenverarbeitungsverfahren, um einen schnellen rechnergestützten Entwurf von komplexen dreidimensionalen Verbindungsstrukturen zu ermöglichen. Im allgemeinen empfangen die Datenverarbeitungsverfahren eine Eingabe von Layoutparametern und Technologieparametern, die die zu entwickelnde Schaltung identifizieren, und erzeugen Ausgangsdatendateien für den SPICE-Schaltungssimulator. Die vier Datenverarbeitungsverfahren umfassen (a) ein Stapel-Modus- Berechnungs-Verarbeitungsverfahren, das eine 2-D/3-D-Numeriksimulation nach dem Verfahren der finiten Differenzen und einen schnellen Interpolationsalgorithmus kombiniert; (b) ein interaktives Entwurfsverarbeitungsverfahren mit einem Verhaltens-Browsen, einer zielgerichteten Synthese und einer On-Line-Verhaltensbewertung; (c) einen interaktiven SPICE- Teilschaltungs-Generator und -Simulator; und (d) eine graphische Benutzerschnittstelle im Arbeitsblattstil.
Die Erfindung hilft somit den Benutzern beim Auswählen von Verbindungstechnologien für Entwurf-für-Verhalten-Ziele und ferner beim Optimieren von Verbindungsverhaltensentwürfen für unterschiedliche Typen von Chiphäusungen. Durch Ändern von Parametern und Konstanten, die in die Arbeitsblätter eingegeben werden, die von der Erfindung geschaffen werden, können Entwickler den Betrieb der Erfindung für andere Variablen, wie z. B. Zuverlässigkeit, thermische Effekte und Kosteneffekte, spezifisch anpassen.
Das Stapelmoduselement der Erfindung kann durch Programmieren eines Allzweck-Datenprozessors unter Verwendung von Standardgleichungen in irgendeiner geeigneten Programmier sprache implementiert werden. Die Erfinder haben dieses Element in der Programmiersprache C implementiert. Die Arbeitsblattelemente der Erfindung können unter Verwendung beliebiger von mehreren kommerziell verfügbaren Arbeitsblattcomputerprogrammen implementiert werden. Die Erfinder haben diese Elemente unter Verwendung des kommerziell verfügbaren WINGZ-Arbeitsblatts, das unter Steuerung des UNIX-Betriebssystems auf einer Hewlett-Packard-Workstation läuft, implementiert.
Fig. 1 zeigt Hauptbetriebsmodi, Prozeßelemente und Datendateien der Erfindung. Die Erfindung arbeitet in drei Modi, einem Stapelmodus 100, einem Analysemodus 200 und einem Entwurf/Simulationsmodus 300. In Fig. 1 sind Verfahrensschritte, die jedem der drei Modi entsprechen, mit Bezugszeichen bezeichnet, die den Bezugszeichen entsprechen, die für jeden Modus verwendet werden.
Ein Betrieb der Erfindung kann entweder in dem Stapelmodus 100 oder in dem Analysemodus 200 beginnen. Der Stapelmodus oder "Batch"-Modus 100 wird verwendet, um Datendateien für eine neue VLSI-Chip/MCM/PCB-Konstruktionstechnik vorzubereiten, und wird daher weniger häufig verwendet. Üblicherweise verwendet ein Chipentwickler existierende Konstruktionstechniken und beginnt mit dem Analysemodus 200. Jeder Modus wird nachfolgend erörtert.

2. Stapelmodus

Der Stapelmodus 100 umfaßt Schritte 110, 112, 114 und 212 von Fig. 1a. Der Stapelmodus wurde in einem C-Sprachen-Computerprogramm implementiert.

2.1 Verbindungsparameter

Zu Anfang erhält das Programm VLSI-Chipherstellungsprozeß parameter, die von einem Benutzer eingegeben werden 110 und in einer Technologieparameterdatei 400 gespeichert werden. Dann ruft das Programm einen Kapazitätssimulator 112, der auf einem numerischen Verfahren basiert, wiederholt für eine Mehrzahl von Verbindungskonfigurationen mit zwei Breiten und einem Bereich von Zwischenleitungsbeabstandungen auf. Die resultierende numerische Kapazitätsdatenbank 402 wird CapFile (CapFile = Kapazitätsdatei) genannt. Bei einem bevorzugten Ausführungsbeispiel der Erfindung sind 33 Verbindungskonfigurationen, die in Tabelle 1 aufgelistet sind, in dem Kapazitätssimulatorprogramm 112 ("CapSim") eingebettet.
1. M1-Leitungen über Poly unter M2
2. M1-Leitungen über Substrat unter M2
3. M1-Leitungen über Silicid unter M2
4. M1-Leitungen über Poly unter M3
5. M1-Leitungen über Substrat unter M3
6. M1-Leitungen über Silicid unter M3
7. M1-Leitungen über Poly
8. M1-Leitungen über Substrat
9. M1-Leitungen über Silicid
10. M2-Leitungen über Schwach-M1 und Poly
11. M2-Leitungen über Schwach-M1 und Substrat
12. M2-Leitungen über M1
13. M2-Leitungen über Schwach-M1 und Poly unter M3
14. M2-Leitungen über Schwach-M1 und Substrat unter M3
15. M2-Leitungen über M1 unter M3
16. M2-Leitungen über Poly unter M3
17. M2-Leitungen über Substrat unter M3
18. M2-Leitungen über Silicid unter M3
19. M2-Leitungen über Poly
20. M2-Leitungen über Substrat
21. M2-Leitungen über Silicid
22. M3-Leitungen über Schwach-M1 und Poly
23. M3-Leitungen über Schwach-M1 und Substrat
24. M3-Leitungen über Schwach-M2
25. M3-Leitungen über M1
26. M3-Leitungen über M2
27. M3-Leitungen über Poly
28. M3-Leitungen über Substrat
29. M3-Leitungen über Silicid
30. Poly-Leitungen über Substrat unter M1
31. Poly-Leitungen über Substrat unter M2
32. Poly-Leitungen über Substrat unter M3
33. Poly-Leitungen über Substrat

Tabelle 1 - Verbindungskonfigurationen

Ein Fachmann wird die Abkürzungen in der obigen Tabelle als "M1" für Metall 1, "M2" für Metall 2, "M3" für Metall 3 und "Poly" für Polysilizium erkennen. Die obigen Verbindungskonfigurationen sind für planare SMI-Technologien, die drei Metalle und ein Polysilizium haben. Ein Fachmann wird erkennen, daß die 20 Konfigurationen für zukünftige SMI-Technologien mit mehr als drei Metallebenen erweitert werden können.
CapFile besteht aus Tabellen, die zwei Leitungsbreiten für jede der in Tabelle 1 gezeigten Konfigurationen darstellen. Die Konfigurationen von Fig. 1 gelten für integrierte Schaltungen. Andere Modelle werden für PCB/MCM verwendet. Jede Tabelle umfaßt eine Zeile für jede Konfiguration. Jede Zeile entspricht einer Zwischenleitungsbeabstandung in Mikrometern. Eine typische Tabelle hat Zeilen für Beabstandungen von 0 Mikrometern bis 15 Mikrometern in 1-Mikrometer-Inkrementen. Jede Zeile umfaßt Spalten für die Zwischenleitungsbeabstandung in Mikrometern, die RC-Konstante in n5 pro cm, die Gesamtkapazität (Ct), die Zwischenleitungskapazität (Ci), die Massekapazität zwischen zwei Leitungen (Cg12), die Massekapazität von einer Leitung zum Substrat (Cg1p) und eine Konstante F (2Ci/Ct). Bestimmte Konfigurationen haben kein Cg2 aufgrund des Nichtvorhandenseins eines oberen Metalls, beispielsweise die Konfigurationen 5 und 6. Das Substrat wird als ein Leiter betrachtet, weshalb Cg1 immer existiert. Die Berechnung der Tabellenwerte wird nachfolgend beschrieben.

2.2 Kurvenanpassung unter Verwendung der Gleichungen

Jede Zeile der CapFile-Tabellen wird unter Verwendung eines Kurvenanpassungsverfahrens berechnet, das in einem Block 212 gezeigt ist. Das Verfahren wurde in einem C-Sprachen-Computerprogramm implementiert, das CurveFit genannt wird, das das Verfahren der kleinsten Quadrate verwendet, das in der Technik bekannt ist, um die Kapazitätsänderungen zwischen einer minimalen Beabstandung (0 Mikrometer) und 15 um zu modellieren. Polynome bis zum sechsten Grad werden verwendet, um die nichtlineare Beziehung kurvenmäßig anzupassen, so daß der maximale Interpolationsfehler innerhalb 5% sein kann. Eine Interpolation mit kubischen Splines kann ebenfalls zur Kurvenanpassung verwendet werden. Das Programm CurveFit liest ferner eine Resistivitätsdatei 404, die die Blatt-Rho-Daten für Polysilizium, Metall 1, Metall 2 und Metall 3 enthält. Das Ergebnis von CurveFit ist eine Gleichungsdatei 406, die Kurvenanpassungs- bzw. Linearanpassungsdateien enthält, die in der Tabelle 2 und der Tabelle 3 gezeigt sind, wobei die Gleichungen für Ci, Cg1, Cg2 und Rw in dem SPICE-Format angeordnet sind. Tabelle 2 - eine Kurvenanpassungsdatei Tabelle 3 - eine Linearanpassungsdatei
Wenn die Zwischenleitungsbeabstandung kleiner als 15 um ist, werden Kurvenanpassungsdateien verwendet. Wenn die Zwischenleitungsbeabstandung breiter als 15 um ist, werden Linearanpassungsdateien verwendet. Da jede Konfiguration in Tabelle 1 eine Kurvenanpassungsdatei und eine Linearanpassungsdatei hat, hat die resultierende Gleichungsdatei 406 vorzugsweise 66 derartige Dateien. Entwickler von hochdichten VLSI können Kurvenanpassungsdateien meistens verwenden, da sich C&sub1;, Cg1 und Cg2 nicht mehr stark ändern, wenn die Beabstandung breiter als 15 um ist.

2.3 Kapazitätsberechnungen für die Tabellen

Da mehrere VLSI-Technologien viele Leiter mit unterschiedlicher Dicke und viele Isolatoren mit unterschiedlichen dielektrischen Konstanten verwenden, werden Fachleute Kapazitätssimulatoren, die auf numerischen Verfahren basieren, zum genauen Modellieren einer VLSI-Verbindungskapazität bevorzugen. Empirisch abgeleitete Gleichungen mit mehreren Parametern, wie z. B. der Leitungsbreite, der Zwischenleitungsbeabstandung, der Leiterdicke und der dielektrischen Dicke, sind in der Technik für das Verbindungsmodellieren bekannt. Solche Gleichungen können nicht VLSI-Chiplayoutkonfigurationen mit vielen Dielektrika und verschiedenen Metalldicken abdecken. Ferner sind die Bereiche der Leitungsbreite und der Zwischenleitungsbeabstandung, die auf die Vielparametergleichungen angewendet werden können, begrenzt.
Fig. 3 ist ein schematischer Querschnitt eines beispielhaften VLSI-Chipabschnitts 30, der mit Metall-1-Arrays unter einer Metall-2-Ebene über einem Substrat aufgebaut ist. Eine Niedertemperaturoxidschicht 36 (TEOS, r 4,1) existiert zwischen dem Metall 2 (Bezugszeichen 34) und einer Mehrzahl von Leiterleitungen 38a, 38b, 38c, die ein Metall 1 aufweisen. Isolatoren zwischen dem Metall 1 und dem Substrat 40 umfassen Phosilikatglas 44 (PSG, r = 4,0) und Feldoxid 46 (FOX, r = 3,9). Eine Isolationsschicht 32 bedeckt die Metallschicht 34. Drei Kapazitätsbeziehungen existieren bezogen auf die mittlere Metall-1-Leitung 38b. Zwei Massekapazitäten (Cg1 und Cg2) entwickeln sich zwischen der Leitung 38b bzw. dem Metall 2 und dem Substrat. Eine Einseiten-Zwischenmetall-1-Leitungskapazität (Ci) entwickelt sich zwischen der Leitung 38b und jeder der Leitungen 38a, 38c. Wenn kein Metall 2 (34) über den Metalleitungen 38a, 38b, 38c ist, dann existiert keine Massekapazität.
Die Beziehung der drei Kapazitätskomponenten und der gemeinsam verwendeten Gesamtkapazität (Ct) ist in Gleichung 1 ausgedrückt:
Ct (aF/um) = 2 · Ci + Cg1 + Cg2
Die Einheiten von Ci, Cg1 und Cg2 sind Farad pro Mikrometer (F/um). Gemäß dem Stand der Technik wird Ct berechnet und dann für eine verteilte Einzelleitungs-R,C-Schaltungssimulation aufgeteilt. Dies ist gültig, wenn die zwei benachbarten Leitungen 38b, 38c in einem Ruhezustand bleiben. Aufgrund einer elektrischen Kopplung in hochdichten Verbindungen sind Nicht-Umschaltungs- und lange Verbindungsleitungen neben einer aktiven Leitung oft nicht ruhig. Die effektive RC-Verzögerung und das Nebensprechen müssen mit verteilten Multileitungs-R,C-Modellen simuliert werden. Andererseits müssen Verbindungen auf verschiedenen Ebenen aufgrund des Entwurfs in senkrechten Richtungen laufen, weshalb die Kopplung zwischen unterschiedlichen Ebenen klein ist. Nichtaktive Leiterebenen, z. B. Leistungsversorgungen, werden als ruhig an gesehen.
Eine spezielle Chiptechnologie für einen VLSI-Entwurf wird durch drei Layoutparameter (Leitungsbreite, Leitungslänge und Zwischenleitungsbeabstandung einer Verbindungsleitung) und Technologieparameter (wie z. B. Leiterdicke, Dielektrikumdicke, dielektrische Konstanten und Toleranzwerte) beeinflußt. Die Layoutparameter sind benutzereinstellbar, die Technologieparameter sind jedoch fest und können von Entwicklern nicht verändert werden. Während des VLSI-Layouts werden die Werte von Ci, Cg1 und Cg2 durch die drei Layoutparameter beeinflußt. Die Zwischenleitungsbeabstandung beeinflußt die Kapazität auf nichtlineare Art und Weise. Fig. 2a enthält einen Graph 2, der die nichtlineare Beziehung einer Zwischenleitungsbeabstandung zur Kapazität enthält. Die Linienbreite ist bei 0,9 um fest und die Konstruktion umfaßt M1-Arrays über einem Substrat. Die vertikale Skala 4 zeigt Farad pro Mikrometer. Die horizontale Skala 6 zeigt die Zwischenleitungsbeabstandung von 1 bis 5 um. Die Linie 8 stellt die Gesamtkapazität dar. Die Linie 10 stellt die Zwischenleitungskapazität dar. Die Linie 12 ist die Massekapazität und die Linie 14 zeigt grob das Gegensprechenrauschen. Fig. 2c stellt die nichtlineare Kapazitätsbeziehung als Funktion der Beabstandung dar, wenn die Metall-1-Leitungsbreite bei 0,8 um fest ist, während die Beabstandung von 1,0 um zu 15 um verändert wird. Die Linie 20 stellt die Zwischenleitungs-Ci dar, die Linie 22 stellt Cg1 dar und die Linie 24 stellt Cg2 dar. Dasselbe Phänomen ist auf anderen Leiterebenen, wie z. B. Polysilizium, Metall 2 und Metall 3 zu finden.
Da die Kapazität nichtlinear in ihrer Beziehung zur Zwischenleitungsbeabstandung ist, jedoch linear in ihrer Beziehung zur Leitungsbreite und zur Leitungslänge, können Polynome verwendet werden, um die Kapazität als Funktion der Zwischenleitungsbeabstandung zu modellieren, wie es nachfolgend gezeigt ist:
CBreite(s) (aF/um) = ai · si
Der Parameter CBreite(s) ist die Kapazität pro Einheitslänge simuliert mit einer festen Leitungsbreite, während s eine Variable ist, die die Zwischenleitungsbeabstandung darstellt. Ein Verfahren nach den kleinsten Quadraten, das in der Technik bekannt ist, kann verwendet werden, um die Nichtlinearität kurvenmäßig anzupassen, und um Koeffizienten für das obige Polynom vom Grad 6 zu erzeugen. Die drei Kapazitätskurven Ci, Cg1, Cg2 in Fig. 2c werden als drei Polynome modelliert: Cimin(s), Cg1min(s) und Cg2min(s), wobei min für die minimale Breite steht, die durch die Entwurfsregel spezifiziert ist. Eine vernünftig breite Breite von 10 um wird für Polysilizium, Metall 1 und Metall 2 ausgewählt. 20 um wird für Metall 3 ausgewählt. Die Koeffizienten der sechs Polynome sind in einer SPICE-Format-Datei eingebettet, die in den Tabellen 2 und 3 gezeigt ist.
Die Verbindungsleitungsbreite beeinflußt die Kapazität einer Leitung auf nichtlineare Art und Weise, weshalb die Kapazitäten in der Form der folgenden drei Gleichungen modelliert werden können:
Ci(w,s)aF/um) = Ci min(s) + (w - widmin)/(widmax - widnim) · (Ci (S))
Cg1(w,s)(aF/um) = Cg1 (s) + (w - widmin)/(widmax - widmin) · (Cg1max(s) - Cg1min(s))
Cg2(w,s)(aF/um) = Cg2 (s) + (w - widmin)/(widmax - widmin) · (Cg2 (s))
In den Gleichungen ist widmin die minimale Breite (wid = width = Breite), während widmax die vernünftig breite Breite ist. w (in um) ist die Leitungsbreitenvariable. Die Ci(w,s), Cg1(w,s) und Cg2(w,s) oben sind mit dem Längenparameter innerhalb der SPICE-Teilschaltungen zu multiplizieren. Auf diese Art und Weise werden Verbindungskapazitäten mit Layoutparametern für eine ausgewählte Technologie parametrisiert.
Änderungen des Leitungswiderstands sind linear proportional zu der Temperatur, der Leitungslänge und dem Inversen der Leitungsbreite, weshalb die Resistivität pro Einheitslänge folgendermaßen berechnet werden kann:
Dabei ist Rw der Drahtwiderstand pro Mikrometerlänge, und w (in um) ist die Leitungsbreitenvariable. Tmin ist die minimale Temperatur. Rmin ist das Blatt-Rho (mΩ/_) bei Tmin, Tmax. Temp ist die Betriebstemperatur des Chips. Temp ist ebenfalls ein Parameter, derselbe ist jedoch eine globale Variable in SPICE und muß nicht für jedes Verbindungssegment spezifiziert werden. Das Rw oben ist mit dem Längenparameter innerhalb der SPICE-Teilschaltung ebenfalls zu multiplizieren.
Da Ci, Cg1, Cg2 und Rw als Funktionen einer Verbindungsdimension polynommäßig angepaßt werden können, werden ihre verteilten R,C-Effekte durch ein Drei-Leitungs-π3-R,C-Schaltungsmodell modelliert, das in der Technik bekannt ist. Dasselbe besteht aus drei kaskadierten π-R,C-Modellen, um eine verteilte Einzelleitungsverbindung für die Schaltungssimulation darzustellen. Unter Berücksichtigung der erhöhten Kopplung unter Submikrometerverbindungen wird das Einzelleitungs-π3-Modell in ein Drei-Leitungs-π3-Modell für eine genaue SMI-RC-Verzögerungs- und Gegensprech-Simulation erweitert.

2.4 Schnittstellenmäßiges Verbinden der Modelle mit SPICE

Die elektrischen Charakteristika der VLSI-Verbindungen werden unter Verwendung von SPICE simuliert, indem eine SPICE- Teilschaltungsdarstellung jeder Verbindung erzeugt wird. Fig. 4 ist eine schematische Darstellung von elektrischen Charakteristika von zwei Leitungen der Verbindung von Fig. 3. Die Verbindung 50 von Fig. 4 hat zwei Eingangspunkte 52, 54, die Anschlüssen von Leitungen 38b, 38c von Fig. 3 entsprechen. Jede Leitung 38b, 38c hat eine Impedanz, die jeweils durch Widerstände 56, 58 dargestellt ist. Die Induktivität der zwei Leitungen 38b, 38c ist durch Induktoren 60 gezeigt. Ein Kondensator 62 verbindet die Leitungen und stellt die Zwischenleitungskapazität von Fig. 3 dar. Massekapazitäten werden jeweils durch Kondensatoren 64, 66 dargestellt.
Eine SPICE-Teilschaltungsaufrufanweisung, die zwei Leitungen, 1,0 cm lange Metall-1-Arrays, eine Linienbreite von 4 um und eine Zwischenleitungsbeabstandung von 2 um spezifiziert, wird folgendermaßen aussehen:
X1 %in1 %in %in2 %out1 %out %out2 0 m1m2sb (4u 2u 1.000 u)
X1 ist der Name des Metall-1-Arrays, das zu modellieren ist. Ein Drei-Leitungs-Modell erfordert sieben externe Knotennamen, die spezifiziert sind, um die drei Eingänge, drei Ausgänge und die Masse mit angrenzenden Schaltungen zu verbinden. Nach der Knotennamenspezifikation spezifiziert die obige Aufrufanweisung die aufgerufene Teilschaltung m1m2sb und die drei Layoutparameter Breite, Beabstandung und Länge (innerhalb der Klammern). "m1m2sb" ist die Abkürzung für "Metall-1-Arrays unter Metall 2 über Substrat". Für 2,0 cm lange Metall-1-Arrays lautet die Spezifikation folgendermaßen:
X2 %in1 %in %in2 %out1 %out %out2 0 m1m2sb (4u 2u 20.000 u)
Die folgende Spezifikation wird eine bessere Genauigkeit geben, wobei jedoch die Anzahl von Abschnitten von drei auf sechs erhöht ist:
X21% in1 %in %in2 %tmp1 %tmp %tmp2 0 mim2sb (4u 2u 10.000 u) X22% tmp1 %tmp %tmp2 %out1 %out %out2 0 mim2sb (4u 2u 10.000 u)
Bei mehr Abschnitten wird die Gesamtanzahl von Knoten, die von SPICE zu verarbeiten sind, erhöht und die Ausführungszeit wird länger. Für eine Auf-Chip-Übertragungsleitungsmodellierung sollte die Länge jeder Teilschaltungsaufrufanweisung durch die Anstiegszeit bestimmt sein.
Der Stapelmodusberechnungsalgorithmus ist von dem "HIVE"- Algorithmus abgeleitet, der in den folgenden Veröffentlichungen offenbart ist:
(1) K-J Chang u. a., "HIVE: An Express and Accurate Interconnect Capacitance Extractor For Submicro Multilevel Conductor Systems", präsentiert auf der VMIC-Konferenz, 11.- 12. Juni 1991; (2) K-J Chang u. a., "HIVE: An Efficient Interconnect Capacitance Extractor to Support Submicron Multilevel Interconnect Designs", präsentiert bei ICCAD, November 1991; und (3) S-Y Oh u. a., "Physical and Technological Lmitations and Their Optimization in Submicron ULSI Interconnect", präsentiert auf der ICVC-'91-Konferenz, Seoul, Korea.
Der HIVE-Algorithmus berechnet ausgewählte seitliche und vertikale Kapazitäten von Submikron-IC-Verbindungen unter Verwendung von Finite-Differenzen-Verfahren. Die nichtberechneten Kapazitäten können dann durch eine schnelle Interpolation erhalten werden. Die Annahmen, die verwendet werden, um Submikron-On-Chip-Verbindungskapazitäten zu extrahieren, wie sie in den obigen Veröffentlichungen berichtet sind, sind ebenfalls für MCM und PCB gültig. Diese Annahmen umfassen die folgenden: Zuerst variieren Zwischenleitungs- ("Cil") und vertikale ("Cg") Kapazitäten linear mit der Leiterbahnbreite, wenn die Zwischenleitungsbeabstandung fest ist. Zweitens können andere Kapazitäten für beliebige Beabstandungen, die von den simulierten Beabstandungen begrenzt werden, interpoliert werden, wenn genug Punkte zur numerischen Simulation von Kapazitäten vorhanden sind, bei der eine Zwischenleitungsbeabstandung variiert und die Breite fest ist. Kapazitätswerte können unter Verwendung der FCAP2- und FCAP3-Algorithmen berechnet werden, die in der Technik bekannt sind und in kommerziellen C-Sprachen-Bibliotheken zur numerischen Simulation verfügbar sind. Diese Algorithmen werden in den folgenden Schriften beschrieben: Kit Cham u. a., Computer-Aided Design and VLSI Device Development (2. Ausgabe), Lower Academic Publishers, Norwell, Massachusetts, 1988, S. 348-351, und Ken Lee, "Three-Dimensional Modeling of Interconnect Capacitance and Inductance", Workshop on Interconnect Modeling and Technology, IEEE Solid- State Circuits & Technology Committee, San Diego, Kalifornien, Mai 1989.
Die Änderungen von sowohl "Cil" und "Cg" einer Streifenleitung für ein Dünnfilm-MCM verhalten sich beispielsweise linear, wenn die Breite verändert wird, die Beabstandung jedoch fest ist. Daher müssen für eine feste Beabstandung nur zwei Kapazitäten unter Verwendung der numerischen Simulation berechnet werden. Kapazitätswerte für unterschiedliche Breiten können interpoliert werden. Aufgrund der geringen Nichtlinearität der Kapazitätskurven als Funktion der Beabstandung, wenn die Breite fest ist, wie es in Fig. 2c gezeigt ist, werden jedoch mehr Punkte benötigt, wenn eine numerische Simulation eingesetzt wird. Dies erlaubt die Verwendung einer linearen, polynomischen oder kubischen Spline-Interpolation für unterschiedliche Beabstandungen abhängig von der erwünschten Genauigkeit. Auf jeden Fall werden die interpolierten Kapazitäten sorgfältig überprüft, um sicherzustellen, daß der maximal eingeführte Fehler in einem Bereich von 3% der Kapazität liegt.

3. Analysemodus 200

Der Analysemodus 200 umfaßt Schritte 210, 214, 216, 218 und 220 von Fig. 1a. Der Modus kann durch Programmieren eines Arbeitsblatts implementiert werden, um einen Menübaum und ein Tabellenkalkulationsarbeitsblatt mit einer Mehrzahl von Zeilen und Spalten anzuzeigen, so daß jede Zeile eine Mehrzahl von Zellen für Text oder numerische Informationen aufweist. Jedes beliebige Allzweck-Arbeitsblatt kann verwendet werden, wobei bei einem bevorzugten Ausführungsbeispiel das WINGZ-Arbeitsblatt verwendet wird, das von Informix Software, Inc., Sales & Information, 913-599-7100, kommerziell verfügbar ist. Ein Fachmann wird erkennen, daß die Erfindung ebenfalls unter Verwendung eines Allzweck-Relationaldatenbanksystems implementiert werden könnte. Vorzugsweise ist das Arbeitsblatt programmiert, um dem Benutzer eine Mehrzahl von Menüauswahlen zu präsentieren, die wie in Tabelle 4 gezeigt organisiert sind. Jede Menüoption wird nachfolgend getrennt erörtert.

Tabelle 4 - Arbeitsblattmenüauswahlmöglichkeiten

Verhalten

.. Verhaltens-Browsen ("Stöbern") oder Erzeugen
.. Datenbank
... Löschen einer Datenbank für eine Konstruktion
... Überprüfen existierender Modelle
... Erzeugen einer Datenbank mit allen Leiterbahnen
... Erzeugen einer Datenbank mit einer ausgewählten Leiterbahn
.. Darstellen ("Plot")
... Breite
... Beabstandung
... Breite mit Beabstandungskontur
... Beabstandung mit Breitekontur
.. Synthese
... Synthesesetup
... zielgerichtete Synthese

Bewertung

.. Bewertungssetup
.. Modellbewertung
.. Verhaltensbewertung

SPICE

.. SPICE-Setup
.. SPICE-Erzeugung

Fenster (bewegt zwischen Fenstern auf einem Workstation- Bildschirm)

Menü

.. Hauptmenü
.. Neustart
Fig. 1b zeigt eine komprimierte Darstellung eines Hauptarbeitsblatts 500 der Erfindung. Das Hauptarbeitsblatt 500 ist in ein Benutzerparameterarbeitsblatt 502, ein Verhaltensannahmenarbeitsblatt 520 und ein Konstruktionsdatenbankarbeitsblatt 530 geteilt. Ein getrenntes Konstruktionssetuparbeitsblatt 540 ist mit dem Konstruktionsdatenbankarbeitsblatt 530 gekoppelt. Jedes der Arbeitsblätter umfaßt eine Mehrzahl von untereinander bezogenen Zellen. Wie es in der Technik bekannt ist, kann jede Zelle mit einer numerischen Formel programmiert werden, so daß eine Änderung an einer Zelle in einer schnellen Berechnung und einer Neuanzeige von darauf bezogenen Zellen resultiert. Fachleute werden erkennen, daß die Zellen und Arbeitsblätter in einem herkömmlichen Computerspeicher oder unter Verwendung eines relationalen Datenbanksystems dargestellt werden können. Vorzugsweise werden die Arbeitsblätter auf einem herkömmlichen Massenspeicherelement, wie z. B. einem Festplattenlaufwerk, gespeichert, um eine Langzeitspeicherung der enthaltenen Daten zu ermöglichen.
Das Benutzerparameterarbeitsblatt 502 umfaßt vorzugsweise eine Mehrzahl von Zeilen 504, wobei jede Zeile Zellen 506, 508, 510 und 512 zur Eingabe eines Textes oder von numerischen Daten aufweist. Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung hat das Arbeitsblatt 502 drei Zeilen 504. Die erste Zeile nimmt einen Benutzereintrag eines Leitungsbreitenbereichs in Mikrometern, wie z. B. 10 um, 20 hin, usw., an. Die zweite Zeile nimmt einen Benutzereintrag eines Leitungsbeabstandungsbereichs in Mikrometern, wie z. B. 40 um, 50 um, usw., an. Die dritte Leitung zeigt verfügbare Metallisierungsmodelle an, die durch Abkürzungen abgekürzt sind, die in der Technik bekannt sind, wie z. B. SM, BMO, SL, DSS, usw. Somit kann unter Verwendung des Benutzerparameterarbeitsblatts ein Benutzer eine bevorzugte Verbindungsleitungsbreite und -Beabstandung zur Verwendung durch andere Elemente der Erfindung eingeben.
Vorzugsweise hat das Annahmen-Arbeitsblatt 520 eine Mehrzahl von Zellen 522, 524, 526 zur Anzeige und Eingabe von Technologieparametern, die sich auf den in der Entwicklung befindlichen Chip beziehen. Vorzugsweise umfassen die Annahmenarbeitsblattzellen Zellen zur Eingabe oder Anzeige einer Signalanstiegszeit in n5, einer Chipbetriebstemperatur in Zentigrad, einer gekoppelten Länge in Zoll oder Zentimetern und eine Mehrzahl von Spalten zur Eingabe oder Anzeige von Lötmaskendaten. Jede Lötmaskenspalte umfaßt eine Mehrzahl von Zellen in der Spalte zur Eingabe oder Anzeige eines Lötmaskennamens, einer Lötmaskendicke in Mikrometern, eines Lötmasken-Dielektrikkoeffizienten, eines Metallisierungstyps (wie z. B. Kupfer oder Aluminium) und einer Metallresistivität in Ohm pro Meter.
Vorzugsweise umfaßt das Konstruktionsarbeitsblatt 530 eine Mehrzahl von Arbeitsblattzellen 532, 534, 536, die Daten enthalten, die sich auf elektrische und physische Charakteristika unterschiedlicher Parameter einer speziellen Chipkonstruktion beziehen. Jede Zeile des Konstruktionsarbeitsblatts 530 enthält alle Parameter, die sich auf einen speziellen Konstruktionstyp beziehen. Jede Spalte identifiziert einen Parameter. Tabelle 5 listet bevorzugte Datentypen und Einheiten für jede Spalte auf. Tabelle 5 - Konstruktionsarbeitsblattspalten
Ein getrenntes Verhaltensdatenbankarbeitsblatt 550 ist mit dem Annahmenarbeitsblatt 520 gekoppelt. Vorzugsweise umfaßt das Verhaltensarbeitsblatt 550 eine Mehrzahl von Zeilen, wobei jede eine Mehrzahl von Spaltenzellen hat, die elektrische Verhaltenscharakteristika für eine spezielle Konstruktion für eine spezielle Anzahl von Leiterbahnen, eine Leiterbahnbreite und eine Leiterbahnbeabstandung darstellen. Das Verhaltensarbeitsblatt wird aktiviert, indem die PERF- BROWSE-Option (PERF = Perfomance = Verhalten) ausgewählt wird, die bewirkt, daß der Datenprozessor ein Verhaltensarbeitsblatt lädt und anzeigt. Tabelle 6 listet bevorzugte Datentypen für jede Spalte einer Zeile einschließlich der Einheiten und Arbeitsblattformeln, durch die die Spaltenzellen berechnet werden, für ein Fünf-Leitungs-Modell auf. Wie es gezeigt ist, enthält das Verhaltensarbeitsblatt Verhaltenswerte, die gemäß aller anderen eingegebenen Daten berechnet werden. Tabelle 6 - Verhaltensarbeitsblatt-Datentypen
Somit ist jede Verbindungskonstruktion mit einem gemeinsamen Satz von charakteristischen Parametern, wie z. B. der Anzahl von Schichten, den dielektrischen Konstanten, den dielektrischen Dicken, dem Leitungstyp, der Lötmaske oder der dielektrischen Konstante und Dicke des Überzugs, den Leiterdicken der äußeren Schicht und der inneren Schicht und der Anzahl von koppelnden Leiterbahnen, spezifiziert. Da unterschiedliche Verbindungsbereiche unterschiedliche Sätze von charakteristischen Parametern haben, werden bei dem bevorzugten Ausführungsbeispiel drei getrennte Konstruktionsarbeitsblätter für IC-, MCM-Dünnfilm- und PCB/MCM-Dickfilmkonstruktionen gehalten.
Das Verhaltensarbeitsblatt enthält repräsentative Datenpunkte für Verbindungskapazitäten, die numerisch für alle denkbaren Modelle einer neuen Konstruktion in dem Stapelmodus extrahiert werden. Beispielsweise kann eine Vier-Schichten- MCM-Konstruktion Modelle haben, wie z. B. eine Streifenleitung (SL), eine duale Streifenleitung (DSS), einen Oberflächenmikrostreifen (SM) und einen äußeren vergrabenen Mikrostreifen (BMO; BMO = Buried Microstrip Outer). Ein linearer Interpolationsalgorithmus kann dann angewendet werden, um jegliche anderen Punkte zu erzeugen, die durch die Breiten/Beabstandungs-Bereiche der simulierten Punkte begrenzt sind. Die simulierten Kapazitäten werden dann verwendet, um Induktivitäten L und Übertragungsleitungseigenschaften einschließlich Zo, Ze, Zeff (Impedanzen eines ungeraden, eines geraden und eines effektiven Modus), Pdo, Pde, Pdeff (Ausbreitungsverzögerungen ungerade, gerade, effektiv), und VB, VF (Rückwärts-, Vorwärts-Gegensprechen) für alle Verbindungsmodelle abzuleiten. Die Formeln, die für diese Ableitungen verwendet werden, sind in der Technik bekannt und werden beispielsweise in den folgenden Schriften diskutiert: H.B. Bakoglu, Circuits, Interconnections, and Packaging for VLSI, Addison-Wesley, Reading, Massachusetts, 1990; A. Feller u. a., "Crosstalk and Reflections in High-Speed Digital Systems", Proceedings of Fall Joint Computer Conference, 1965; J. Buchanan, BiCMOS/CMOS Systems Design, McGraw-Hill, Inc., 1991.

4. Funktionen für den interaktiven Entwurf (Oberfläche für die zielgerichtete Synthese und Bewertung)

Die zielgerichtete Verbindungssynthese hilft Benutzern, um mögliche Verbindungsentwürfe schnell herunter zu verschmälern. Der Suchbereich umfaßt sämtliche Prozesse/Technologien, die in dem Stapelmodus simuliert worden sind. Die Erfindung extrahiert einen Untersatz von Entwürfen, die viele Verhaltensziele erfüllen, wie z. B. die Impedanz oder den Rauschabstand, die von dem Benutzer spezifiziert werden.
Der Benutzer kann ebenfalls die Auswirkung des Veränderns einer Leiterbahn-Breite/Beabstandung auf irgendeine Verhaltensvariable betrachten, indem er die Graphikeinrichtung der Erfindung verwendet, die nachfolgend dargelegt wird. Dies wird getan, indem jede Verhaltensvariable als Funktion der Leiterbahnbreite und/oder Leiterbahnbeabstandung gezeigt wird. Eine beliebige Anzahl von Graphen kann erzeugt werden, derart, daß ein Benutzer Kompromisse für unterschiedliche Leiterbahnbreiten/Beabstandungs-Entwürfe sowie die Auswirkungen derselben auf mehrere Verhaltensparameter gleichzeitig visuell betrachten kann.
Um eine zielgerichtete Synthese zu erreichen, wählt der Benutzer SYNTHESE von dem Arbeitsblattmenübaum. Die Option SYNTHESE SETUP wird ausgewählt, was bewirkt, daß der Datenprozessor ein Setupfenster auf der Workstation anzeigt. Vorzugsweise ist das Setupfenster ein Tabellenkalkulationsarbeitsblatt, das fünf Spalten mit den Titeln PARAMETER, EINHEIT, BEZIEHUNG, MINIMUMWERT, MAXIMUMWERT und EINGABE aufweist. Vorzugsweise hat das Arbeitsblatt zehn Zeilen, die mit Namen in der Spalte PARAMETER identifiziert sind. Die Zeilen stellen Modellname, Schichten in der Verbindung, Leiterbahnbreite (Millizoll), Leiterbahnbeabstandung (Millizoll), Impedanz (Ohm), Signalausbreitungsverzögerung (Picosekunden/Zoll), Rauschabstand (mVJV), seitliches Gegensprechen (mV/V), vertikales Gegensprechen (mV/V) und Kopplungskoeffizient dar. Die in Klammern zu findenden Einheitenidentifizierer sind in der Spalte EINHEITEN gezeigt. In der Spalte BEZIEHUNG zeigt der Datenprozessor Referenztext an, wie z. B. Rauschabstanddaten. Das Arbeitsblatt akzeptiert eine Benutzereingabe in den Spalten MINIMUMWERT und MAXIMUM- WERT. Die Syntheseeinstellung ist dann vollendet.
Dann wählt der Benutzer die Option ZIELGERICHTETE SYNTHESE von dem Arbeitsblattmenü. Darauf ansprechend zeigt der Datenprozessor ein Fenster von Verhaltensdaten für Konstruktionen an, die die in dem Setupfenster spezifizierten Kriterien erfüllen. Die angezeigten Daten werden aus dem Verhaltensdatenarbeitsblatt 550 durch Vergleichen von Werten in demselben mit den Einträgen MINIMUMWERT und MAXIMUMWERT, die von dem Benutzer geliefert werden, ausgewählt.
Eine Bewertungsoberfläche ist für Benutzer vorgesehen, um einen Aufstapelungs- oder "Stackup"-Entwurf durchzuführen. Ein Aufstapelungs-Entwurf betrifft das Zuweisen von Signal- oder Referenzebenen zu jeder Schicht einer Verbindungskon struktion. Sobald ein Benutzer eine Schichtzuweisung für eine ausgewählte Konstruktion spezifiziert, kann die Erfindung Schichtmodelle für jede Schicht bestimmen. Ferner kann eine On-Line-Verhaltensbewertung für jede Signalschicht durchgeführt werden, wenn eine beliebige Leiterbahnbreite und -Beabstandung innerhalb des Interpolationsbereichs gegeben ist.
Die Bewertung wird durch Auswählen der Arbeitsblattoption BEWERTUNGSSETUP aus dem Menü eingeleitet. Darauf ansprechend zeigt der Datenprozessor ein Tabellenkalkulationsarbeitsblatt an, das eine Mehrzahl von Schichtzeilen enthält, wobei jede Zeile einer Schicht des zu analysierenden Konstruktionstyps entspricht. Das Arbeitsblatt umfaßt ferner eine Mehrzahl von Schichtzellen in jeder Zeile, die unterschiedlichen Parametern entsprechen, die jede Schicht charakterisieren. Vorzugsweise erlauben die Schichtzellen die Eingabe von Daten für Schichttyp (Lötmaske oder aktive Schicht), Schichtzuweisung (Maske, Signal, Leersignal oder Referenz) und Schichtmodell (Oberflächen-Mikrostreifen, Streifenleitung, usw). Wenn diese Werte eingegeben sind, ist der Bewertungssetup vollendet.
Anschließend wählt der Benutzer MODELLBEWERTUNG. Darauf ansprechend berechnet der Datenprozessor Daten für jede Zelle des Verhaltensarbeitsblatts und füllt die Daten in jede Zelle des Verhaltensarbeitsblatts, die oben in Tabelle 6 identifiziert worden ist. Somit kann der Benutzer durch Auswahl einer spezifischen Signalschicht von dem Bewertungsarbeitsblatt SPICE-Teilschaltungen über das interaktive SPICE-Set- up-Arbeitsblatt und das SPICE-Fenster erzeugen und simulieren, wodurch das Verhalten unterschiedlicher Schichten bewertet werden kann.

5. SPICE-Teilschaltungsgenerator

Wenn der Test von Schritt 216 wahr ist, wird die Steuerung einem Schritt 220 übergeben, in dem die Erfindung ein SPICE-Deck oder eine Datei für die zu analysierende Verbindung erzeugen wird. Ein Übergeben der Steuerung zu dem Schritt 220 wird üblicherweise durch den Benutzer erreicht, der die Maus der Workstation zu der SPICE-Arbeitsblattmenüoption bewegt. Darauf ansprechend zeigt der Datenprozessor zwei Unteroptionen an: SPICE SETUP und SPICE ERZEUGEN.
Wenn der Benutzer SPICE SETUP auswählt, zeigt der Datenprozessor ein Tabellenkalkulationsarbeitsblatt für SPICE SETUP an. Das Arbeitsblatt zeigt Setupbedindungen für die SPICE- Simulation einer Kopplung spezifizierter Leiterbahnen an. Leiterbahnen können als aktiv oder inaktiv spezifiziert werden, wobei aktiv das Verbinden des Eingangs der Leiterbahn mit einem Puls bedeutet, der eine benutzerspezifizierte Anstiegszeit hat. Der Benutzer kann den Abschluß einer Leiterbahn durch Liefern einer charakteristischen Impedanz in Ohm oder durch Spezifizieren eines offenen Abschlusses spezifizieren. Vorzugsweise enthält ein erster Bereich des Arbeitsblatts Zellen zur Eingabe einer vorgegebenen charakteristischen Impedanz oder einer Anstiegszeit, eine Pulsbreite und eine Periode von Eingangssignalen einer aktiven Leiterbahn. Ein zweiter Bereich des Arbeitsblatts SPICE SETUP enthält eine Mehrzahl von Zeilen, wobei jede Zeile einer Verbindungsleiterbahn entspricht. Jede Leiterbahnzeile umfaßt eine Mehrzahl von Zellen, um Daten zu speichern, die die Leiterbahnnummer, ob die Leiterbahn aktiv ist oder inaktiv ist, die Eingangsimpedanz, ob eine Masse vorhanden ist, Namen von Eingangs- und Ausgangs-Knoten, die durch die Verbindung verbunden sind, und eine charakteristische Abschlußimpedanz darstellen. Jede Zelle wird durch den Benutzer mit numerischen Daten zur Verwendung durch die Option SPICE ERZEUGEN gefüllt.
Wenn der Benutzer SPICE ERZEUGEN in einem Schritt 220 auswählt, bewirkt das Verfahren der Erfindung, daß ein Datenprozessor die Gleichtungsdatei 406 liest und parametrisierte Drei-Leitungs-π3-Schaltungsmodelle für eine verteilte R,C- Schaltungssimulation erzeugt. Das resultierende SPICE-Deck wird in eine parametrisierte Modelldatei 420 geschrieben.
Um das SPICE-Deck zu bilden, werden Cg1 und Cg2, die von der Gleichtungsdatei gelesen werden, hinzugefügt, um Cg zu bilden. Dann werden Cg, Ci und Rw mit der Leitungslänge der Verbindung multipliziert bzw. durch 3 geteilt, um drei getrennte Schaltungselemente zu werden. Die Kapazitäten an der Grenze müssen weiter durch 2 geteilt werden. Für jede Konfiguration in Tabelle 1 wird eine Kurvenanpassungs-R,C-Datei und eine Linearanpassungs-R,C-Datei erzeugt. Die resultierende parametrisierte Modellbibliothek hat 40 verteilte R,C-SPICE-Teilschaltungen. Die Parameter für jede Teilschaltung sind Leitungsbreite, Zwischenleitungsbeabstandung und Leitungslänge. Die Chipbetriebstemperatur ist ebenfalls ein Parameter, auf dieselbe kann jedoch auf eine globale Art und Weise zugegriffen werden, und dieselbe muß nicht in jeder Teilschaltungsaufrufanweisung spezifiziert werden.
Nach der Erzeugung eines SPICE-Decks kann der Benutzer das SPICE-Programm unter Verwendung eines getrennten Workstationfensters spezifizieren, und ferner das gerade erzeugte SPICE-Deck als Eingabe spezifizieren. Alle bekannten und üblichen SPICE-Funktionen können ausgeführt werden.

5. Plotten von Graphen

Sobald die Verhaltensdatenbank aufgebaut ist, kann der Benutzer den Verhaltens-Browser der Erfindung und die Graphikfähigkeit der Erfindung verwenden, um unterschiedliche interessierende Kurven zu betrachten. Um einen Graphen zu plotten, bewegt der Benutzer zuerst den Workstationcursor zu einer beliebigen Einzelzelle in dem Verhaltensarbeitsblatt. Dann wählt der Benutzer die Option VERHALTEN PLOTTEN aus dem Arbeitsblattmenü. Vier Optionen, genannt BREITE, BEABSTANDUNG, BREITE MIT BEABSTANDUNGSKONTUR und BEABSTANDUNG MIT BREITENKONTUR sind verfügbar, um eine Kapazität als Funktion der Leiterbahnbreite oder Leiterbahnbeabstandung zu plotten. Die ausgewählte Option erzeugt einen Graphen basierend auf den Daten in der früher ausgewählten Zelle. Graphen werden unter Verwendung des öffentlich verfügbaren Programms XGRAPH erzeugt, das von U.C. Berkeley entwickelt worden ist.
Fig. 2b zeigt einen typischen Graphen 630 mit einer effektiven Impedanz als Funktion der Zwischenleitungsbeabstandung, der in einem Workstationfenster von der Erfindung erzeugt werden kann. Die vertikale Skala 632 zeigt eine effektive Impedanz und die horizontale Skala 634 zeigt eine Zwischenleitungsbeabstandung in Mikrometern. Die Leitungen 636, 638 und 640 stellen eine effektive Impedanz von Leiterbahnen von 40, 50 bzw. 60 um Breite dar. Andere Graphen, die von der Erfindung erzeugt werden, zeigen ein Nebensprechen als Funktion der Impedanz.

7. Datenbank und verschiedene Funktionen

Das Arbeitsblattmenü umfaßt vorzugsweise eine Mehrzahl von Datenbankfunktionsmenüoptionen. Die Funktion DATENBANK LÖ-SCHEN erlaubt ein Löschen von Daten in einem Arbeitsblatt. Die Funktion DATENBANK ÜBERPRÜFEN NACH EXISTIERENDEN MODELLEN führt eine Suche eines Arbeitsblatts durch und findet alle Modelle heraus, die mit einer ausgewählten Konstruktion übereinstimmen. Wenn beispielsweise die Option ÜBERPRÜFEN NACH EXISTIERENDEN MODELLEN ausgewählt ist, wird der Datenprozessor nach einer Benutzereingabe der Schichtnummer, der Konstruktionstechnik und der Kerndicke die Konstruktionsdatenbank durchsuchen, um Konstruktionsmodelle zu orten, die mit den ausgewählten Kriterien übereinstimmen.
Die Option FENSTER erlaubt es dem Benutzer, schnell ein gegenwärtig aktives Fenster für die Funktionen VERHALTEN, SYNTHESE, BEWERTUNG oder SPICE einzugeben. Die Option MENÜ hat zwei Unteroptionen, um den Benutzer zu einem Hauptmenü zurück zu bringen, und um das System der Erfindung neu zu starten.

8. Beispiel: Taktbaumentwurf

Die nachfolgende Tabelle 7 zeigt eine parametrisierte SPICE-Schaltungsverbindungsspezifikation für einen beispielhaften Taktbaum. Tabelle 7 - Taktbaumverbindungsspezifikation
Das Taktsignal wird von der Mitte %cntr zu den acht Zellen über 14 Metall-2-Verbindungssegmente verteilt. Jedes Segment wird durch eine parametrisierte Verbindungsunterschaltungsaufrufanweisung beschrieben, die mit "X" beginnt. Die Teilschaltungsnamen, die in jeder Anweisung aufgerufen werden, beispielsweise m2m1py und m2m3sb, starten mit m2, da die aktive Ebene Metall 2 ist. Die sieben Verbindungssegmente X2, X5, X6, X11, X12, X13 und X14 sind unter dichten Metall- 3-Leistungs/Masse-Bussen. Daher haben die entsprechend genannten Teilschaltungen m3 in der Mitte ihrer Namen. Die Taktverschiebung zwischen den Knoten %lul und %rur beträgt 0,5 Nanosekunden. Nachdem die Leiterbahnbreiten von X11 bis X14 auf 1,0 um erhöht worden sind, wird die Taktverschiebung auf 0,2 Nanosekunden verringert. Wenn dies noch nicht tolerabel ist. Jede SPICE-Eingabeeinstellung benötigt weniger als 10 Sekunden. Wenn die Verbindung nicht parametrisiert ist, müssen Schaltungsentwickler zeitaufwendige Kapazitätssimulatoren mehrere Male laufen lassen. Ferner ist die manuelle Umwandlung der Kapazitätswerte in verteilte R,C-SPICE- Teilschaltungen ermüdend und fehleranfällig.
Eine SPICE-Eingabe, die eine Taktverteilung in einen H-Baum darstellt, wird angeordnet, indem die parametrisierten Teilschaltungen für Taktverschiebungssimulationen verwendet werden. Tabelle 8 liefert eine Auflistung des Verbindungsabschnitts des H-Baums dieses Beispiels. Tabelle 8 - H-Baum-Verbindungsabschnittsspezifikation
Das Taktsignal wird von Metall 2 von %cntrzu den acht Zellen übertragen. Die vier Zellen auf der rechten Seite befinden sich unter einer dichten Verteilung von Metall-3-Leistungs/Masse-Bussen. Jedes Segment des H-Baums wird durch eine Teilschaltung dargestellt, die mit X beginnt. Jede Teilschaltung besteht aus drei Leitungen. Die mittlere Leitung stellt die Taktleitung für den Entwurf im schlechtesten Fall dar. So werden sieben Knoten für jede Teilschaltung be nötigt, die drei Eingänge, drei Ausgänge und den Masseknoten darstellen.
Zunächst beträgt die Leiterbahnbreite von den Xb- bis Xe- Teilschaltungen 0,8 um ebenso wie für X7 bis Xa. Da das Metall 3 die Verbindungskapazität beeinflußt und dasselbe hauptsächlich auf der rechten Seite ist, wird bewirkt, daß der symmetrische H-Baum eine 0,5-Nanosekunden-Taktverschiebung hat. Dies wird durchgeführt, indem die Verzögerung einer %lul mit der einer %rur verglichen wird. Wenn die Leiterbahnbreite von Xb bis Xe auf 1,0 um erhöht wird, wird die Verschiebung auf 0,2 Nanosekunden verringert. Die SPICE-Eingabe kann auf diese Art und Weise eingestellt werden, bis die Taktverschiebung tolerabel ist. Jede SPICE-Eingabeänderung benötigt weniger als 10 Sekunden. Wenn das SPICE-Deck nicht parametrisiert ist, müssen VLSI-Entwickler 2-D/3-D- Simulationen mehrere Male durchführen, um ein neues SPICE- Deck zu erzeugen. Es benötigt zumindest zwei Stunden, um eine Leiterbahnbreitenänderung durchzuführen, da die 3-D- Kapazitätssimulation von jeder der vier Teilschaltungen zumindest 15 Minuten benötigt. Die Anordnung der neuen simulierten Kapazität in das SPICE-Deck ist ermüdend und benötigt etwa eine Stunde.

9. Beispiel: Signalkommunikationsoptimierung

Ein vereinfachtes Chip-zu-Chip-Signalkommunikationsoptimierungsproblem zeigt, wie die Erfindung Entwicklern hilft, den Verbindungsentwurf zu analysieren und zu optimieren. Bei diesem Beispiel, das in Fig. 5 gezeigt ist, wird ein Signal 72 von einer Ausgangstreiberanschlußfläche zu einer Empfängeranschlußfläche 82 über eine Multileitungsübertragungsleitung 78, 80 auf einer MCM übertragen, wobei Lötmittelhöcker ignoriert werden, die zwischen den Chips und dem MCM vorhanden sind. Um das Beispiel weiter zu vereinfachen, wird das Ausgangstreibersignal 72 durch einen einzigen Nieder-zu- Hoch-Puls mit einer 0,2-ns-Anstiegszeit und einem Quellen widerstand von 40 Ω dargestellt. Der Empfänger soll eine hohe Eingangsimpedanz haben. Der Abstand zwischen dem Treiber und dem Empfänger soll 8 cm auf einem MCM sein. Verbindungsauswahlen umfassen Streifenleitungs- oder Mikrostreifenkopplerkonfigurationen auf mehreren MCMs mit unterschiedlichen dielektrischen Dicken und mit oder ohne Überzügen. Das Ziel besteht darin, die minimal mögliche Verzögerung und das minimal mögliche Gegensprechen zu erreichen, und ferner eine Verzögerung zu erreichen, die nicht größer als 1 ns beträgt, und ein Gegensprechen zu erreichen, das nicht mehr als 100 mV/V beträgt.
Um die Erfindung für die Optimierung des Entwurfs in diesem Falle zu verwenden, läßt ein Benutzer zuerst Stapelmodussimulationen für mögliche Verbindungsentwurfkonfigurationen laufen. Mehrere Konstruktionsauswahlen für die MCMs werden aus der Liste in Tabelle 1 durchgesehen. Drei sind Polyamid- und Keramikmaterialien mit dielektrischen Konstanten von 4,0 bzw. 9,0. Überzüge verschiedener Dicken sind für Mikrostreifen verfügbar. Ferner reichen Leiterbahnbreiten von 10 bis 60 um und Leiterbahnbeabstandungen reichen von 40 bis 500 um. Das Resultat der Stapelmodussimulation ist die Verbindungs-R,L,C-Impedanz, die Ausbreitungsverzögerung und Gegensprecheninformationen in der Datenbank für Oberflächenmikrostreifen-, äußere vergrabene Mikrostreifen-Konfigurationen (mit Überzug) und Streifenleitungskonfigurationen für verschiedene Technologien.
Anschließend kann der Entwickler Impedanz- und Rauschabstandziele in das Synthesearbeitsblatt eingeben, und die Erfindung wird alle Wahlmöglichkeiten zurückgeben, die die Anforderungen erfüllen. Der Benutzer kann dann das Bewertungsarbeitsblatt verwenden, um einen detaillierteren Entwurf durchzuführen, in dem Schichtzuweisungen für die ausgewählte MCM-Technologie spezifiziert werden. Beliebige Auswahlen der Leiterbahn-Breite/Beabstandung, der Kopplungslänge und der Anstiegszeit können spezifiziert werden, und Verhaltensinformationen können dann abgeleitet werden.
Somit hilft die Erfindung Entwicklern dabei, Verbindungsentwürfe auf eine interaktive Art und Weise zu analysieren und zu optimieren. Es existieren weitere Entwurfsbegrenzungen, wie z. B. Kosten, die thermische Situation, der Leistungsverbrauch und die Herstellbarkeit, die die schließliche Auswahl einer bestimmten Technologie bestimmen. Für dieses Anwendungsbeispiel hat ein Koppler mit einem offenen Abschluß einen geringeren Leistungsverbrauch als ein gut abgeschlossener Koppler. Die Kosten für das dielektrische Material mit 9,0 sind geringer als die für das dielektrische Material mit 4,0, wobei das billigere Material die Verhaltensanforderungen ebenfalls erfüllen kann. Ein Mikrostreifen mit Überzug ist besser herstellbar als Streifenleitungen. Es würde schwierig sein, alle diese Begrenzungen im voraus zu kennen, bevor mögliche Alternativen untersucht werden. Da das Beispiel einen Treiber mit einer Anstiegszeit von 0,2 ns und einem Quellenwiderstand mit 40 Ω hat, wird ein offen abgeschlossener Mikrostreifen- (mit Überzug) Koppler mit einer Länge von 8 cm auf einem dielektrischen Material mit einer Dielektrizitätskonstante von 4,0 mit T/W + 40 um, T/S + 60 um und einer Dielektrikumdicke von 20 um verwendet. Für diese Auswahl sind die schließlichen Verhaltensresultate eine Verzögerung von 0,54 ns und ein reduzierter Rauschabstand von 31 und 61 mV/V aufgrund des Gegensprechens und der Reflexion für das nahe bzw. das ferne Ende.
Die Erfindungsdatenbank kann ebenfalls nicht nur für eine Vor-Layout-Systemebenen-Kosten-Verhaltensanalyse, sondern ebenfalls zum Erfassen von Schaltplänen und zur Post-Layout-Extraktion von parasitären Schaltungen verwendet werden. Sowohl das Datenbankformat als auch die Layoutextraktionsverfahren für die IC/MCM/PCB-Werkzeuge müssen jedoch modifiziert werden, bevor die Verbindungsverhaltensextraktionsroutinen und die Datenbank integriert und verwendet werden können.

10. Schlußfolgerungen und weitere technische Verweise

Somit liefert diese Erfindung ein Verbindungsmodellierungssystem mit vielen wesentlichen Vorteilen. Ausführungsbeispiele derselben verbessern die Produktivität von VLSI-Entwicklern über effiziente SPICE-Deck-Erzeugungen für Verbindungsentwürfe. Die Erfindung erlaubt es VLSI-Entwicklern, genaue Verbindungsmodelle so einfach wie Transistormodelle ohne jegliche 2-D/3-D-Simulationen zu spezifizieren. Eine existierende SPICE-Simulatorsoftware wird unmodifiziert verwendet. Die Erfindung trennt den Chipentwickler von den Details einer SMI-Geometrie und von den Details bezogen auf Prozeßvariationen. Fehler, die üblicherweise während manuellen SPICE-Deck-Erzeugungen zu finden sind, werden wesentlich reduziert. Submikron-VLSI-Schaltungen können ohne weiteres optimiert werden, indem der nichtlineare multivariable Optimierer und SPICE verwendet werden, da sowohl die Transistoren als auch die Verbindungen parametrisiert sind.
Ein Fachmann wird erkennen, daß diese Erfindung ohne weiteres für eine Verbindungsmodellierung von Multichipmodulen, hybriden Gehäusen und gedruckten Schaltungsplatinen verwendet werden kann. Die Erfindung liefert dem Benutzer unmittelbar Ergebnisse und die mittleren Ausführungszeiten der drei Funktionen auf einer HP/Apollo-720-Workstation sind innerhalb einer Sekunde, während 2-D/3-D-Ad-Hoc-Simulationen etwa 20 bis 1.000 Sekunden in Anspruch nehmen. Daher ist die Zeit, die ein Ausführungsbeispiel der Erfindung benötigt, um mehrere zehn bis zu mehreren hundert Datenpunkten für alle benutzerspezifizierten Modelle für eine Konstruktion zu berechnen, viel geringer als die Zeit, die 2-D/3-D-Ad-Hoc- Simulationen benötigen, die einen einzigen Datenpunkt für eine spezifizierte Geometrie liefern.
Weiterer technischer Hintergrund, der sich auf die hierin offenbarte Technologie bezieht, ist in den folgenden Veröffentlichungen zu finden:
(a) Al Barber u. a., "Modeling and Analysis of High Speed VLSI Interconnects for Digital Applications", HP Labs Report HPL-02-03, Januar 1992.
(b) L. Barford u. a., "Parametric Design Assistant and its Application to PCB Construction", HP DTC, Mai 1991.
(c) Kit Cham u. a., "CMOS14/BiCMOSI4 Process and Performance", Proceedings of HP DTC, S. 429-436, Mai 1991.
(d) W.H. Chang, "Analytical IC Metal-Line Capacitance Formulas", IEEE Trans. Microwave Theory and Technique, S. 608-611, Sept. 1976.
(e) J.H. Chern u. a., "Multilevel Metal Capacitance Models for CAD Design Syntheses Systems", IEEE Electron Device Letters, Bd. EDL-33, S. 32-34, Jan. 1992,
(f) Informix Software, Inc., Wingz Reference Manual, 1991,
(g) IPC, Design Guidelines for Electronic Packaging Utilizing High-speed Techniques, IPC-D-317 Report, American National Standards Institute, 1991.
(h) N.P. von der Meijs u. a., "An Efficient Finite Element Method for Submicron IC Capacitance Extraction", 26th ACM/IEEE Design Automation Conference, S. 678-681, Juni 1989.
(i) Larry L. Moresco, "Electronic System Packaging: The Search for Manufacturing the Optimum in a Sea of Constraints", IEEE Trans. Comp., Hybrids, Manuf. Technol., Bd. 11, S. 494-508, September 1990.
(j) Olgierd A. Palusinski u. a., "Modeling of Performance- Related Design Trade-offs in Multiple-Chip Assemblies", Proceedings of IEEE/CHMT IEMT Symposium, S. 333-336, März 1991.
(k) Vivek Raghavan u. a., "A New Nonlinear Driver Model for Interconnect Analysis", 2Bth ACM/IEEE Design Automation Conference, S. 561-566, Juni 1991.
(1) T. Sakurai u. a., "Simple Formulas for Two- and Three- Dimensional Capacitances", IEEE Trans. Electron Devices, S. 183-185, Feb. 1983.
(m) Peter A. Sandborn, "A Software Tool for Technology Trade-off Evaluation in Multichip Packaging", IEEE/CHMT IEMT Symposium, S. 337-340, 1991,
(n) TMA, Inc., TMA Raphael User's Manual, Okt. 1991.
(o) Rick Walker u. a., "Circuit Optimization Using the Simplex Algorithm", Proceedings of HP DTC, S. 390- 397, Mai 1989.

Claims

1. Ein rechnergestütztes Verfahren zum Entwerfen von Halbleiterverbindungen mit folgenden Schritten:

Auswählen einer Halbleiterverbindungskonfiguration;

Betreiben (200) eines Allzweckdatenprozessors, um ein erstes Arbeitsblatt (502) mit Halbleiterkonstruktionsparametern für die ausgewählte Verbindungskonfiguration anzuzeigen, und Auswählen von spezifischen Verbindungsleitungsparametern aus demselben;

Zugreifen auf eine gespeicherte Datenbank (402, 404, 408), um elektrische Charakteristika der ausgewählten Verbindungskonfiguration zu lesen;

Betreiben des Datenprozessors, um ein zweites Arbeitsblatt (520) mit Daten elektrischer Parameter für die ausgewählte Verbindungskonfiguration basierend auf den Charakteristika, die von der gespeicherten Datenbank gelesen wurden, anzuzeigen, und Auswählen spezifischer elektrischer Parameter aus demselben;

Liefern (222) von erwünschten Zieldaten für ein elektrisches Verhalten, wie z. B. einer Impedanz und eines Rauschabstands, zu dem Datenprozessor; und

Betreiben des Datenprozessors, um eine zielgerichtete Synthese durchzuführen und um ein drittes Arbeitsblatt (530) mit Konstruktionsdaten anzuzeigen, die an die Zieldaten angepaßt sind,

wobei jedes der Arbeitsblätter eine Mehrzahl von automatisch aktualisierten Arbeitsblattzellen (506, 524, 534) umfaßt, die in einer Matrix aus Zeilen (504) und Spalten organisiert sind.

2. Ein Verfahren gemäß Anspruch 1, bei dem der Schritt des Lieferns (222) von erwünschten Zieldaten für ein elektrisches Verhalten zu dem Datenprozessor folgende Schritte aufweist:

Bereitstellen von maximalen und minimalen Zielwerten für zumindest einen Parameter, der aus der Gruppe ausgewählt ist, die eine Leiterbahnbreite, eine Leiterbahnbeabstandung, eine Impedanz, eine Signalausbreitungsverzögerung, einen Rauschabstand und ein Gegensprechen umfaßt; und

Betreiben des Datenprozessors, um die Zielwerte in einem Syntheseeinstellungsarbeitsblatt anzuzeigen, das eine Mehrzahl von Synthesezellen hat, die in einer Matrix aus Zeilen und Spalten organisiert sind.

3. Ein Verfahren gemäß Anspruch 1, bei dem jede Zeile des dritten Arbeitsblatts auf einen einzigen Konstruktionstyp bezogen ist, und bei dem jede Spalte des ersten Arbeitsblatts Parameterdaten enthält, die eine eindeutige physische Charakteristik der ausgewählten Konfiguration darstellen.

4. Ein Verfahren gemäß Anspruch 1, das ferner folgende Schritte aufweist:

Betreiben des Datenprozessors, um Daten in einem Bewertungseinstellungsarbeitsblatt anzuzeigen und zu empfangen, das eine Mehrzahl von Zeilen hat, wobei jede Zeile einer Schicht der ausgewählten Konfiguration entspricht, und

Spezifizieren einer Schichtzuweisung für jede Schicht.

5. Ein Verfahren gemäß Anspruch 1, das ferner den Schritt des Betreibens (220) des Datenprozessors aufweist, um eine Datei mit SPICE-Teilschaltungsdaten zu schreiben, die der ausgewählten Konfiguration entsprechen.

6. Ein Verfahren gemäß Anspruch 5, das ferner den Schritt des Betreibens des Datenprozessors aufweist, um Daten in einem SPICE-Einstellungsarbeitsblatt anzuzeigen und zu empfangen, das eine Mehrzahl von Zeilen, von denen jede einer Leiterbahn der ausgewählten Konfiguration entspricht, und eine Mehrzahl von Spalten zur Eingabe von Treibersignaldaten und einer charakteristischen Impedanz jeder Zeile aufweist.

7. Ein Verfahren gemäß Anspruch 1, bei dem der Schritt des Zugreifens auf die gespeicherte Datenbank das Interpolieren von Daten für ein elektrisches Verhalten für Verhaltenscharakteristika umfaßt, die in der gespeicherten Datenbank nicht vorhanden sind.

8. Ein Verfahren gemäß Anspruch 7, bei dem das Interpolieren von Daten für ein elektrisches Verhalten folgende Schritte aufweist:

Lesen einer Mehrzahl von Materialkonfigurationswerten, die einer Mehrzahl von Halbleiterleiterbahnleitungsbreitenwerten entsprechen, von einer Kapazitätsdatendatei (402); und

iteratives Berechnen von elektrischen Verhaltenscharakteristika der ausgewählten Konfiguration für eine Mehrzahl von Leiterbahnleitungsbreiten der ausgewählten Konfiguration,

wobei die elektrischen Verhaltenscharakteristika einen Zwischenleitungskapazitätswert und einen Massekapazitätswert umfassen.

9. Ein Verfahren gemäß Anspruch 8, bei dem die Materialkonfigurationswerte (a) eine Gesamtkapazität und (b) Daten umfassen, die zumindest zwei Layoutparametern entsprechen, die auf die ausgewählte Konfiguration bezogen sind, wobei die Layoutparameter aus dem Satz ausgewählt sind, der eine Leitungsbreite, eine Leitungslänge und eine Zwischenleitungsbeabstandung umfaßt.

10. Ein Verfahren gemäß Anspruch 7, bei dem das Interpolieren von Daten für ein elektrisches Verhalten folgende Schritte aufweist:

Lesen einer Datenbanktabelle, die Kapazitätswerte für eine Mehrleiterbahnverbindung enthält; und

Einstellen von einer der elektrischen Verhaltenscharakteristika der ausgewählten Konfiguration gleich einem Kapazitätswert der Mehrleiterbahnverbindung.