DE60103608T2

DE60103608T2 - Verfahren und Vorrichtung zur Analyse der Wellenform eines Quellenstroms in einer integrierten Halbleiterschaltung

Info

Publication number: DE60103608T2
Application number: DE60103608T
Authority: DE
Inventors: Makoto Hiroshima-shi Nagata; Atsushi Higashihiroshima-shi Iwata
Original assignee: Semiconductor Technology Academic Research Center
Current assignee: Semiconductor Technology Academic Research Center
Priority date: 2001-02-02
Filing date: 2001-11-06
Publication date: 2005-06-16
Anticipated expiration: 2021-11-07
Also published as: EP1229462B1; TW541429B; JP3569681B2; US7039536B2; KR20020064641A; US20020147555A1; EP1229462A1; DE60103608D1; JP2002231813A; KR100438511B1

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Technik zum Entwerfen einer hochintegrierten Halbleiterschaltung, bzw. insbesondere auf ein Verfahren zum Analysieren eines Quellstroms über eine Logikschaltung in einer hochintegrierten Halbleiterschaltung und auf eine Technik zum Schaltungsentwurf mit dem Verfahren.
2. Beschreibung der verwandten Technik
Wenn elektronische Vorrichtungen in einer hochintegrierten Schaltung (im folgenden als "LSI"=Large Scale Integrated Circuit bezeichnet), in ihrer Größe verringert sind, werden in der LSI strukturierte digitale Schaltungen ausskaliert und in einer Betriebsgeschwindigkeit verbessert. Solche LSI und ihre Anwendungssysteme leiden jedoch allgemein unter einer Verschlechterung der Leistungsfähigkeit bedingt durch das Erzeugen von Störungen, die sich aus einer Änderung des Quellstroms ergeben, der während des Betriebs durch die LSI-Schaltungen fließt.
10 zeigt eine gemischte analoge/digitale integrierte Schaltung (im folgenden als AD-gemischte LSI bezeichnet). Wie dargestellt enthält eine einzelne Halbleiterschaltung einen Analog/Digitalwandler (ADC=Analog to Digital Converter) zum Umwandeln von Analogsignalen, die von außen empfangen werden, mit hoher Genauigkeit in ein digitales Signal; Analogschaltungen, die eine Takterzeugungsschaltung (PLL) enthalten zum Zuführen eines Hochgeschwindigkeitstaktsignals zu eingebauten digitalen Schaltungen; und die digitalen Schaltungen, die einen Mikroprozessor (CPU) und einen digitalen Signalprozessor (DSP) zum Verarbeiten der Eingangssignale enthalten.
In so einem hybriden AD-LSI-Chip können von den digitalen Schaltungen erzeugte Substratstörungen lecken und sich über das Siliziumsubstrat, das LSI-Chipgehäuse oder die Verdrahtungen auf einer Leiterplatte (PCB) zu den Analogschaltungen ausbreiten, deren Betrieb somit gestört wird. Insbesondere kann die Wandlergenauigkeit des ADC verringert werden, der Bruch der Taktfrequenz des PLL kann ansteigen, und die Leistungsfähigkeit des Chips selber kann somit verschlechtert werden, oder er kann fehlerhaft arbeiten.
Die Hauptursache für eine Erzeugung einer Substratstörung ist eine Änderung einer Spannung, die erzeugt wird, wenn der Quellstrom der digitalen Schaltungen, der über interne Versorgungs- und Masseverdrahtungen fließt, die die externe Leistungsversorgung mit dem LSI-Chip verbinden, mit den parasitären Impedanzen, die auf diesen Verdrahtungen parasitär sind, auf der Grundlage von physikalischen Gesetzen wie z.B. Ri und Ldi/dt wechselwirkt.
Auch elektromagnetische Störungen, die von der LSI ausgestrahlt werden, können störend einwirken und den Betrieb der peripheren elektronischen Schaltungen verschlechtern. Die elektromagnetischen Störungen werden bewirkt durch die elektromagnetische Wechselwirkung, die eine Änderung des Quellstroms der digitalen Schaltungen widerspiegelt.
Wie klar zu verstehen ist, hängt die Erzeugung von Störungen größtenteils von einer Änderung des Quellstroms ab. Es ist daher wünschenswert, ein Analyseverfahren zum Abschätzen des Zeitverlaufs des Quellstroms in jedem groß angelegten digitalen Schaltungsblock mit hoher Geschwindigkeit und hoher Genau igkeit bereitzustellen, wodurch VLSI-Designer effektive Maßnahmen zum Vermeiden anwenden können.
Es wird Bezug genommen auf einige herkömmliche Verfahren zum Analysieren des Zeitverlaufs eines Quellstroms. Ein erstes Verfahren enthält das Erweitern der digitalen Schaltungen bis auf eine Transistorebene und das Verwenden eines Schaltungssimulators zur Übergangsanalyse, um so den Zeitverlauf des Quellstroms zu untersuchen. Ein zweites Verfahren enthält das Annähern des Zeitverlaufs eines verbrauchten elektrischen Stroms an jedem Logikgatter in den digitalen Schaltungen an einen Dreiecksverlauf und dann das Summieren der Signalverläufe der digitalen Schaltungen, um einen Zeitverlauf des Quellstroms zu bekommen (K. Shimazaki, H. Tsujikawa, S. Kojima, und S. Hirano, "LEMINGS: LSI's EMI-Noise Analysis with Gate Leve Simulator", the proceedings of IEEE, ISQED2000). In dem zweiten Verfahren beenden die an dem Schaltbetrieb beteiligten Lade- und Entladevorgänge für eine vergleichbare Spanne der Schaltzeit.
Die zwei herkömmlichen Verfahren haben die folgenden Nachteile: Das erste Verfahren liefert ein höheres Niveau der Analysegenauigkeit, erhöht aber die für die Schaltungssimulation einer groß angelegten Digitalschaltung erforderlichen Ausführungszeit und wird daher ungeeignet sein für besondere Anwendungen wie z.B. die Entwurfsoptimierung des Quelle/Masse-Systems zum Minimieren der Erzeugung von Störungen, wo die Simulation bei jeder Anforderung des Entwurfs wiederholt werden muss. Eine Hochgeschwindigkeitssimulation wird durch die Verwendung von Logiksimulatoren in dem zweiten Verfahren erwartet. In der Praxis dagegen erlaubt die Digitalschaltung, dass die Lade- und Entladeelektrizität bedingt durch die Umverteilung von Ladungen zwischen dem parasitären Kondensator in dem Anfangszustand des Schaltbetriebs mit hoher Geschwindigkeit bewegt werden. Dem folgt, dass die externe Quelle eine Ladung zuführt, die eine Zeitkonstante aufweist, die einige Male grö ßer ist als die Schaltzeit. Das zweite Verfahren schließt diese Schritte nicht ein. Dementsprechend wird der Zeitverlauf des Quellstroms kaum mit hoher Genauigkeit wiedergegeben. Das zweite Verfahren wird ungeeignet sein zum Analysieren von Störungen, die empfindlich gegenüber einer zeitlichen Änderung des Quellstroms sind.
Ein Verfahren zum Analysieren eines Quellstroms ist z.B. offenbart in "Nagata M. et al.: Measurements and analysis of substrate noise waveform in mixed-signal IC environment, IEEE Transactions on computer-aided design of integrated circuits and systems, Juni 2000, Bd. 19, Nr. 6, S. 671–678", in "Nagata M. et al.: Measurements and analysis of substrate noise waveform in mixed-signal IC Environment, Proceedings of the IEEE 1999 custom integrated circuit conference, 16.–19. Mai 1999, S. 575–578" und in "Nagata M. et al.: Substrate Srosstalk analysis in mixed signal CMOS integrated circuits, Proceedings Asia and South Pacific design automation conference 2000 mit EDA Technofair 2000, Jan. 2000, S. 623–629".
In diesem Verfahren wird ein großer digitaler Block in einen Satz von Logikelementgruppen unterteilt, die aufwärts schalten, abwärts schalten und in ihrem aktuellen Zustand bleiben. Die parasitären Kapazitäten jeder dieser Gruppen sind durch kollektive Kondensatoren dargestellt, die geladen oder entladen werden oder in ihrem aktuellen Zustand bleiben.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung wurde entwickelt, um die obigen Nachteile zu vermeiden, und ihre Aufgabe ist es, ein Verfahren und eine Vorrichtung zum Analysieren des Zeitverlaufs eines Quellstroms mit einer verbesserten Genauigkeit und einer höheren Geschwindigkeit unter Berücksichtigung der Umverteilung von Ladungen über die Digitalschaltung bereitzustellen. Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zum Analysieren von Substratstörungen und ein Verfahren zum Entwerfen einer LSI mit niedrigem Rauschen bereitzustellen, die beide das obige Verfahren zum Analysieren des Zeitverlaufs eines Quellstroms mit einer erhöhten Genauigkeit und einer höheren Geschwindigkeit verwenden.
Die Aufgabe wird erfüllt durch ein Verfahren nach Anspruch 1. Weiterentwicklungen der Erfindung sind in den abhängigen Ansprüchen gekennzeichnet.
Mit diesem Verfahren kann die Analyse des Quellstromzeitverlaufs einschließlich einer Umverteilung von Ladungen über die Digitalschaltung mit einer höheren Geschwindigkeit und einer erhöhten Genauigkeit simuliert werden.
Mit dem Verfahren nach Anspruch 2 kann die Genauigkeit der Analyse verbessert werden.
Mit dem Verfahren nach Anspruch 3 kann der Analysebetrieb beschleunigt werden, und sein Ergebnis kann weiter in der Genauigkeit verbessert werden.
Mit dem Verfahren nach Anspruch 5 kann das Substratrauschen mit hoher Genauigkeit und einer hohen Geschwindigkeit simuliert werden.
Das Verfahren nach Anspruch 6 verwirklicht eine weiter bevorzugte Bedingung des Entwurfs für geringe Störungen.
Die Aufgabe wird auch erfüllt durch eine Vorrichtung nach Anspruch 7. Weiterentwicklungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Mit dieser Vorrichtung kann die Analyse des Quellstromzeitverlaufs einschließlich einer Umverteilung von Ladungen über die Digitalschaltung mit einer höheren Geschwindigkeit und einer erhöhten Genauigkeit simuliert werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Ein besseres Verständnis der Erfindung wird erzielt durch Lesen der folgenden Beschreibung der Erfindung mit Bezug auf die folgenden Zeichnungen, von denen:
1 ein Diagramm ist, das ein Analysemodell für einen Quellstromzeitverlauf zeigt, das in einem Verfahren zum Analysieren des Quellstroms nach der vorliegenden Erfindung verwendet wird;
2A ein Diagramm ist, das parasitäre Kapazitäten in einem Aufwärtsübergangszustand zeigt, die in einen geladenen und einen entladenen Kondensator aufgeteilt sind;
2B ein Diagramm ist, das parasitäre Kapazitäten in einem Abwärtsübergangszustand zeigt, die in einen geladenen und einen entladenen Kondensator aufgeteilt sind;
2C ein Diagramm ist, das ein Feld von zeitunterteilten parasitären Kapazitäten zeigt;
3A ein Diagramm ist, das eine Segmentierung zeigt;
3B ein Diagramm einer Ersatzschaltung ist, die die in Segmente aufgeteilte Parasitärkondensatorserie enthält;
4 ein Flussdiagramm des Verfahrens zum Analysieren des Quellstroms nach der vorliegenden Erfindung ist;
5 ein funktionelles Blockdiagramm einer Vorrichtung zum Analysieren des Quellstroms nach der vorliegenden Erfindung ist;
6A ein Diagramm ist, das einen Zeitverlauf der Substratstörung in einem Schieberegister zeigt, der unter Verwendung eines herkömmlichen Verfahrens (volle Transistorbeschreibung) gemessen wurde (wobei die parasitären Impedanzen der Quell- und Masseleitungen eine serielle Widerstandskomponente enthalten);
6B, 6C Diagramme sind, die Zeitverläufe der Substratstörung in einem Schieberegister zeigen, die in einer ersten Anwendung unter Verwendung des Verfahrens zum Analysieren des Quellstroms nach der vorliegenden Erfindung gemessen wurden (wobei die parasitären Impedanzen der Quell- und Masseleitungen eine serielle Widerstandskomponente enthalten);
7A, 7B Diagramme sind, die tatsächlich gemessene Zeitverläufe der Substratstörung in einer ersten Anwendung zeigen;
8A, 8B Diagramme sind, die Zeitverläufe der Substratstörung in einem Schieberegister zeigen, die in einer ersten Anwendung unter Verwendung des Verfahrens zum Analysieren des Quellstroms nach der vorliegenden Erfindung gemessen wurden (wobei die parasitären Impedanzen der Quell- und Masseleitungen eine serielle Induktivitätskomponente enthalten);
9 ein Flussdiagramm zum Optimieren des substratstörungstoleranten Entwurfs einer AD-hybriden LSI unter Verwendung der Substratstörungsanalyse des Verfahrens zum Analysieren des Quellstroms nach der vorliegenden Erfindung ist; und
10 ein Diagramm ist, das ein Beispiel für eine AD-hybride LSI zeigt;
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Ein Verfahren und eine Vorrichtung zum Analysieren des Zeitverlaufs eines Quellstroms wird beschrieben in der Form von Ausführungsformen der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen.
Konzept des Quellstromanalysemodells
Die Beschreibung beginnt mit dem Konzept eines Quellstromanalysemodells, das das Verfahren zum Analysieren des Zeitverlaufs eines Quellstroms nach der vorliegenden Erfindung verwendet.
Das Verfahren zum Analysieren des Zeitverlaufs eines Quellstroms nach der vorliegenden Erfindung gründet auf der Tatsache, dass der Quellstrom in einer groß angelegten Digitalschaltung beträchtlich von einem Vorgang des Ladens der Lastkapazität bei dem Schaltvorgang jedes in der Digitalschaltung bereitgestellten Logikgatters abhängt. Das Verfahren enthält ein Übersetzen der groß angelegten Digitalschaltung in eine Reihe von parasitären Kapazitäten, die in Zeitreihen entsprechend einer Verteilung der Schaltvorgänge der internen Logikgatter zwischen die Leistungsversorgung und die Masse geschaltet sind, und ein Bestimmen des Zeitverlaufs eines Quellstroms aus einem Strom zum Laden und Entladen der parasitären Kapazitäten. Ein Vorgang des Entladens der Lastkapazität bei dem Schaltvorgang jedes Logikgatters ist gleichbedeutend mit einem Vorgang des Löschens der Ladung der Lastkapazität, die von dem vorausgegangenen Ladevorgang gespeichert wurde, unter Verwendung eines Kurzschlussstroms, der lokal an dem Logikgatter anliegt. Dementsprechend wird der Beitrag des Entladens zu dem Quellstrom annähernd vernachlässigbar sein.
Genauer gesagt wird die groß angelegte Digitalschaltung wie in 1 dargestellt als eine Gruppe von parasitären Ladekondensatoren angesehen, wobei die Verbindung von Leitungen sowohl zu der Quelle als auch zu der Masse von dem Logikzustand geschaltet wird. Angenommen, dass alle logischen Funktionen vernachlässigt werden und nur der Schaltvorgang der Logikgatter beteiligt ist, wird die groß angelegte Digitalschaltung dann als Ersatzschaltung dargestellt, die eine Gruppe von Kondensatoren (ΣC↑) enthält, die parasitär zu den Logikgattern sind, die zum Durchführen eines Aufwärtsübergangs innerhalb einer gegebenen Zeitspanne angeordnet sind, eine Gruppe von Kondensatoren (ΣC↓), die parasitär zu den Logikgattern sind, die zum Durchführen eines Abwärtsübergangs innerhalb der gegebenen Zeitspanne angeordnet sind, und eine Gruppe von Kondensatoren (ΣC_st), die zu den Logikgattern parasitär sind, die so angeordnet sind, dass sie in der gegebenen Zeitspanne unverändert bleiben.
In dem in 1 dargestellten Ersatzschaltbild ist jeder parasitäre Kondensator begleitet von einem Schaltelement zum Verbinden/Trennen eines Endes des Kondensators mit/von der Quelle oder der Masse. Der Schaltbetrieb jedes Logikgatters wird ausgedrückt durch den Schaltbetrieb des Schaltelements zum Schalten der Verbindung des parasitären Kondensators zwischen der Quelle und der Masse.
In 1 ist ein parasitärer Kondensator C_s ein Kondensator, der statisch in einem Block ausgebildet ist, wie z.B. ein Entkoppelkondensator oder ein Wannenkondensator in einer CMOS- Vorrichtung, und die Impedanzen Z_d und Z_g sind parasitäre Impedanzen, die jeweils in der Quellleitung bzw. der Masseleitung ausgebildet sind. Es sei auch angemerkt, dass der Aufwärtsübergang einen Vorgang bezeichnet, bei dem ein Ausgang des Logikgatters von einem niedrigen Pegel (gleich dem Potential der Masseleitung) auf einen höheren Pegel (gleich dem Potential der Quellleitung) übergeht. Der Abwärtsübergang bezeichnet einen Vorgang, bei dem ein Ausgang des Logikgatters von dem hohen Pegel zu dem niedrigen Pegel übergeht.
Da die Gruppen von Kondensatoren in einem Halbleiterchip mit höherer Dichte über die Digitalschaltungen verteilt sind, können andere parasitäre Impedanzen auf lokalen Verdrahtungen, die die Kondensatoren innerhalb der Logikschaltung verbinden, vernachlässigbar klein sein. Das ermöglicht es, dass die Ladungen mit hohen Geschwindigkeiten zwischen den parasitären Kondensatoren C↑ und C↓ in den aktiven Logikgattern und den statischen Kondensatoren C_st und C_s übertragen werden, wodurch der Schaltbetrieb der Logikgatter beschleunigt wird. Die statischen Kondensatoren C_st und C_s wirken während des Ladungsumverteilungsvorgangs als Ladungsreservoirs. Die zu ladenden Ladungen werden von einer externen Quelle zugeführt. Wenn die Ladungen durch die parasitären Impedanzen Z_d und Z_g fließen, erzeugen sie einen Quellstrom mit einer Zeitkonstante r wie unten dargestellt. Dementsprechend schwanken die Substratstörungen mit einer Geschwindigkeit, die einige Male langsamer ist als die des Schaltvorgangs. π = (Zd + Zg) · (ΣC↑ + ΣC↓ + ΣCst + Cs) (1)(Zeitaufteilung der Parasitärkondensatorserien)
Zum Berechnen einer zeitlichen Änderung des Quellstroms während des Betriebs der digitalen Schaltung wird jeder Kondensator in der Serie von parasitären Kondensatoren zeitlich aufgeteilt, um als Zeitreihe dargestellt zu werden. Wie in 2A bis 2C dargestellt, wird das Ersatzschaltbild gesteuert mit einer Periode T und einer Zahl n, die ein zeitlich abgeteiltes Intervall bezeichnet (das im folgenden als "Zeitintervall" bezeichnet wird). Die Gruppe von parasitären Kondensatoren ΣC↑(nT) an den Logikgattern, die zum Durchführen des Aufwärtsübergangs angeordnet sind, und die Gruppe von parasitären Kondensatoren ΣC↓(nT) an den Logikgattern, die zum Durchführen des Abwärtsübergangs angeordnet sind, sind jeweils eingeteilt in die Gruppe von Kondensatoren ΣC_dis(nT), die entladen werden sollen, und die Gruppe von Kondensatoren ΣC_ch(nT), die geladen werden sollen, und dann in jeder der Gruppe von entladenen und geladenen Kondensatoren zusammengefasst. Es sei angemerkt, dass in 2 "C_xx(nT)" einen Kondensator C_xx in dem n-ten Zeitintervall bezeichnet.
Wie in 2A dargestellt wird die Gruppe von parasitären Kondensatoren ΣC↑(nT) in dem Aufwärtsschaltvorgang in dem n-ten Zeitintervall in die Gruppe von zu entladenden Kondensatoren ΣC_dis(nT) und die Gruppe von zu ladenden Kondensatoren ΣC_ch(nT) eingeteilt. In gleicher Weise wird wie in 2B dargestellt die Gruppe von parasitären Kondensatoren ΣC↓(nT) in dem Abwärtsschaltvorgang in dem n-ten Zeitintervall in die Gruppe von zu entladenden Kondensatoren ΣC_dis(nT) und die Gruppe von zu ladenden Kondensatoren ΣC_ch(nT) eingeteilt. In
2A und 2B wird der zu entladende Kondensator durch den Schaltbetrieb kurzgeschlossen, während der zu ladende Kondensator durch den Schaltvorgang zwischen die Quellleitung und die Masseleitung geschaltet wird.
Die von der Ladungsumverteilung in dem n-ten Zeitintervall übertragene Ladung Q(nT) wird dann ausgedrückt durch: Q(nT) = (ΣC↑(nT) + ΣC↓(nT)) · Vdd (2)
Für die durch den obigen Ausdruck ausgedrückte Ladung sind die zu entladende Ladung Q_dis(nT) und die zu ladende Ladung Q_ch(nT) ausgedrückt durch: Qdis (nT) = (ΣCdis,↑(nT) + ΣCdis,↓(nT)) · Vdd (3) Qch (nT) = (ΣCch,↑(nT) + ΣCch,↓(nT)) · Vdd (4)
Während die entladende Ladung Q_dis(nT) im wesentlichen durch einen Kurzschlussstrom an jedem Logikgatter beseitigt wird, wird die geladene Ladung Q_ch(nT) von der Quelle empfangen und über die gesamte Digitalschaltung zum Speichern verteilt. Die externe Quelle spielt die Rolle, Q_ch(nT) konstant zuzuführen.
Da bei diesem Schritt die Energie E_ch (nT) (=Q_ch (nT) · V_dd) verbraucht wird, braucht man sich nicht darum zu kümmern, wie die in der Digitalschaltung gesammelte statische Energie (= E_ch/2) in dem folgenden Entladeschritt verteilt wird. Auch wenn die Gruppe von zu ladenden Kondensatoren ΣC_ch↑(nT), ΣC_ch,↓(nT) in einem Zeitintervall (dem n-ten Zeitintervall) zwischen die Quellleitung und die Masseleitung geschaltet sind und in dem nachfolgenden Zeitintervall (dem (n+1)-ten Zeitintervall) durch Kurzschließen dieser Kondensatoren von den Leitungen getrennt sind, wird die Rolle der externen Quelle nicht beeinflusst. Dieser Vorgang wird in jedem Zeitintervall wiederholt, und die resultierenden Zeitverläufe des Quellstroms, die durch die Wechselwirkung mit den parasitären Impedanzen auf der Quellleitung und der Masseleitung bestimmt werden, werden linear überlagert. Dementsprechend wird der Zeitverlauf des Quellstroms während eines kontinuierlichen Betriebs der Digitalschaltung gewonnen. Als Ergebnis ist der Effekt der Ladungsumverteilung über die Digitalschaltung in dem Modell eingeschlossen, was es somit erlaubt, dass der Zeitverlauf des Quellstroms mit hoher Genauigkeit im Bezug auf die Übertragung von Ladungen in der Digitalschaltung analysiert wird.
In der folgenden Beschreibung wird die Gruppe von parasitären Kondensatoren {ΣC_ch,↑(nT), ΣC_ch,↓(nT)} als zeitunterteilte Parasitärkondensatorserie" bezeichnet. 2C veranschaulicht den Betrieb in dem n-ten Zeitintervall der zeitunterteilten Parasitärkondensatorserie. Während die Kondensatoren ΣC_ch,↑(nT) und ΣC_ch,↓(nT) zwischen die Quellleitung und die Masseleitung geschaltet sind, sind ΣC_ch,↑((n–1)T) und ΣC_ch,↓((n–1)T) in dem (n-1)-ten Zeitintervall kurzgeschlossen. Die Kondensatoren in den anderen Zeitintervallen verbleiben kurzgeschlossen. Die Kapazität kann von den bekannten Eingangs- und Ausgangskapazitäten an den Logikgattern und der virtuellen Musterlänge auf der Grundlage der Daten der Netzverbindung der Digitalschaltung nach der Logiksynthese abgeschätzt werden. Nachdem ein Layout vervollständigt ist, kann die Kapazität abgeschätzt werden, indem der parasitäre Kondensator an jeder Leitung, die die aus den Layoutdaten herausgezogenen Logikgatter verbindet, mit höherer Genauigkeit berücksichtigt wird.
Es ist klar, dass das Zeitintervall T (=Δt), das für die Zeitserienunterteilung verwendet wird, zwischen den Zeitintervallen nicht immer identisch ist, sondern abhängig von der Frequenz des Auftretens von Logikschaltvorgängen verändert werden kann. Das Zeitintervall kann z.B. abhängig von der Frequenz des Schaltvorgangs geändert werden. Je höher die Frequenz des Auftretens in dem Zeitintervall ist, um so kleiner kann das Zeitintervall T (=Δt) für die Zeitunterteilung kontinuierlich zugeordnet werden. Das wird die für die Analyse erforderliche Verarbeitungszeit verringern.
Der in jedem Zeitintervall geladene Kondensator ist viel kleiner als eine Summe der parasitären Kondensatoren in der Digitalschaltung. Dann wird die Gruppe von statisch geladenen parasitären Kondensatoren zu einem Kondensator angenähert (äquivalent zu dem in 2C gezeigten C_s), der äquivalent zu einer Summe der Parasitärkondensatoren in der digitalen Schaltung ist. Der eine Kondensator wird zwischen die Quellleitung und die Masseleitung eingesetzt und liegt näher an der Digitalschaltung als die parasitäre Impedanz.
Segmentierung
In einer klein angelegten Digitalschaltung hängen die parasitären Impedanzen Z_d und Z_g entlang der Quellleitung und der Masseleitung hauptsächlich von Impedanzkomponenten ab, die parasitär zu Komponenten außerhalb des Chips sind, einschließlich der Bonddrähte zwischen dem LSI-Chip und einer externen Quelle, dem Anschlussrahmen eines Gehäuses und der Verdrahtung einer Leiterplatte. Somit brauchen für eine Analyse des Quellstroms einer klein angelegten Digitalschaltung nur diese Impedanzkomponenten berücksichtigt zu werden. Eine groß angelegte Digitalschaltung dagegen weist die lange Quellleitung und die lange Masseleitung auf, und daher muss die parasitäre Impedanz in ihren Metallverdrahtungen auf dem Chip berücksichtigt werden.
In dieser Ausführungsform der vorliegenden Erfindung werden die Quellleitung und die Masseleitung in einer Digitalschaltung an einer Stelle, an der die parasitäre Impedanz lokal ansteigt, wie z.B. Verbindungen zwischen einer Hauptleitung und einer Zweigleitung, die eine verschiedene Verdrahtungsbreite haben, segmentiert. Die zeitunterteilte Parasitärkondensatorserie wird von jeder Gruppe von Logikgattern berechnet, die in jedem Segment enthalten sind. Die Segmentierung beruht auf einem Verdrahtungsmuster der Quellleitung und der Masseleitung in dem Layout. Wenn z.B. wie in 3A dargestellt die Quellleitung 41 und die Masseleitung 43 jeder horizontalen logischen Zelle in einem typischen zellbasierten LSI-Aufbau mit vertikalen Verdrahtungen 51 und 53 zusammengeführt werden, können die Segmente durch M₁, M₂,... als Paare von der Quellleitung 41 und der Masseleitung 43 (jeder Logikzelle) definiert sein. Die Segmente M₁, M₂,... sind wie in 3B dargestellt mit der Quelle Vdd verbunden.
In ähnlicher Weise wird die Gruppe von statisch geladenen parasitären Kondensatoren in jedem Segment zu einem Kondensator angenähert, der gleich einer Summe der parasitären Kondensatoren der digitalen Schaltungsanordnung in dem Segment ist. Der eine angenäherte Kondensator wird zwischen die Quellleitung und die Masseleitung eingesetzt und liegt näher an der Digitalschaltung als die parasitären Impedanzen.
Wie oben beschrieben kann unter der Annahme, dass nur der Vorgang des Ladens von Ladekondensatoren bei dem Schaltbetrieb der Logikgatter in der Digitalschaltung zu der Erzeugung des Quellstroms in der groß angelegten Schaltung beiträgt, das Modell der Quellstromanalyse gewonnen werden durch Verwenden der zeitunterteilten Parasitärkondensatorserien, wodurch die groß angelegte Digitalschaltung durch eine Gruppe von parasitären Kondensatoren dargestellt wird, die entsprechend einer Verteilung der Schaltvorgänge der internen Logikgatter zwischen die Quelle und die Masse geschaltet sind, um in einer Zeitreihe geladen zu werden, und durch eine Gruppe von parasitären Kondensatoren, die statisch geladen bleiben. Vorzugsweise sind die zeitunterteilten Parasitärkondensatorserien in jedem Segment bereitgestellt, das durch die Grenzen definiert ist, an denen die parasitäre Impedanz lokal ansteigt.
Verbesserung der Analysegenauigkeit
Das obige Analysemodell berücksichtigt nicht den Ladungsverlust durch direkten Stromkurzschluss zwischen der Quellleitung und der Masseleitung, der durch den Schaltvorgang jedes Logikgatters gebildet wird. Wenn der Ladungsverlust berücksichtigt wird, kann die Analysegenauigkeit weiter verbessert werden.
In dem Schaltvorgang erzeugt das Logikgatter einen Quellkurzschluss und einen Massekurzschluss in einer kürzeren Zeit als die Schaltdauer T_SW. Die zu verlierende Ladung Q_sc (im folgen den als "kurzgeschlossene Ladung" bezeichnet) in einer CMOS-Inverterschaltung wird annähernd berechnet aus: Qsc= {Beta/(24 · Vdd)} · (Udd–2·Vth)3 · Tsw (5)wobei V_th und Beta die Schwelle bzw. der Beta-Wert eines n- oder p-Kanal-MOSFET sind und Vdd die Quellspannung ist.
Dieser Vorgang wird parallel zu dem Entladen einer Ladung Q_dis und dem Laden einer Ladung Q_ch mit dem Schaltvorgang durchgeführt. Die kurzgeschlossene Ladung Q_sc wird von einer näheren Ladungsreserve durch die Umverteilung von Ladungen empfangen.
Anders als bei der entladenen Ladung Qdis muss die externe Quelle zu Q_ch eine Ladung hinzufügen, die der kurzgeschlossenen Ladung Q_sc gleich ist, um die Ladung zuzuführen. Auch in diesem Fall kann der Betrieb äquivalent ausgedrückt werden.
Insbesondere kann das Modell der zeitunterteilten Parasitärkondensatoranalyse, wenn die aus der folgenden Gleichung berechnete Kapazität C_sc als eine Korrektur zu der Aufwärts- oder Abwärtskapazität in jeder Gatterschaltung hinzugefügt wird (s. Tabelle 1 der Ladekapazität), den Effekt der kurzgeschlossenen Ladung Q_sc einschließen und somit die Analysegenauigkeit verbessern. Qsc = Csc · Vdd (6)
In der Digitalschaltung ist im allgemeinen der Beta-Wert einer Standardzelle auf einen Referenzwert oder sein ganzteiliges Vielfaches standardisiert, und die Standardzelle ist auch so ausgewählt, dass die Schaltzeit T_sw idealerweise konstant bleibt. Dementsprechend kann der Kondensator C_sc eine Konstante sein.
Wenn der MOSFET in seiner Größe verringert wird, kann seine Schaltfähigkeit verbessert werden. Das verringert die Schaltzeit T_sw und verringert die Quellspannung V_dd, die zum Sicherstellen der Betriebszuverlässigkeit der Vorrichtung eingestellt ist. Die kurzgeschlossene Ladung Q_sc ist proportional zu der Schaltdauer T_sw und dem Quadrat der Quellspannung Vdd. Daher wird der durch die kurzgeschlossene Ladung in dem Modell der zeitunterteilten Parasitärkondensatoranalyse entstehende Fehler verringert, wenn der MOSFET in der Größe verkleinert ist. Wenn dieses Modell für die Analyse des Quellstroms in einer Digitalschaltung verwendet wird, kann der Kurzschlusskondensator in der anfänglichen Annäherung vernachlässigbar sein.
Verfahren zum Analysieren des Quellstroms in einer groß angelegten Digitalschaltung
Im Folgenden wird ein Verfahren zum Analysieren des Quellstroms in einer groß angelegten Digitalschaltung unter Verwendung des oben beschriebenen Modells beschrieben. 4 ist ein Flussdiagramm, das das Verfahren zum Analysieren des Zeitverlaufs des Quellstroms zeigt. Das Verfahren umfasst fünf Hauptschritte S1 bis S5.
Der Eingabevorgang S1 erzeugt eine Netzliste auf der Gatterebene einer Hardwarebeschreibungssprache (z.B. Verilog HDL) oder eine Netzliste auf der Transistorebene einer Schaltungsbeschreibungssprache (z.B. SPICE) für die digitale Schaltung, die der Analyse des Quellstroms unterworfen werden soll. Es wird auch ein Testvektor erzeugt, in dem Eingangssignale zum Betreiben der zu analysierenden Digitalschaltung beschrieben sind. Um eine Segmentierung mit der Quellleitung 41 und der Masseleitung 43 wie in 3 dargestellt durchzuführen, werden jedem Segment Namen des Quellknotens und des Masseknotens zugeordnet, und die Verbindung zwischen dem Logikgatter oder dem Schaltungselement und dem Segment ist explizit für die Netzliste bereitgestellt. Wenn keine Segmentierung durchge führt wird, braucht die Verbindung zwischen dem Logikgatter oder Schaltungselement und dem Segment nicht in der Netzliste enthalten zu sein. Zur Analyse, die genau eine Verzögerung des Betriebs des Logikgatters in der digitalen Schaltung wiedergibt, kann die Netzliste vorzugsweise ein Signalleitungsverzögerungsmodell enthalten, das aus dem Layoutmuster herausgezogen ist, oder eine Information über Elemente, die parasitär zu den Signalleitungen sind.
Der Schaltungsknotenverbindungsanalysevorgang S2 analysiert die Netzliste für die zu analysierende Digitalschaltung, um eine Tabelle der Ladekapazitäten für die Digitalschaltung zu erzeugen. Die durch Tabelle 1 dargestellte Ladekapazitätstabelle veranschaulicht die Beziehung zwischen den Ladekapazitäten in dem Aufwärtsübergang an dem Ausgangsknoten jedes Logikgatters in der zu analysierenden Digitalschaltung, der Ladekapazität in dem Abwärtsübergang an demselben und das Segment, in dem das Logikgatter enthalten ist. Insbesondere zieht der Vorgang S2 aus der Netzliste den Ausgangsknoten des Logikgatters heraus, das in der zu analysierenden Digitalschaltung bereitgestellt ist, und bestimmt dann die jeweiligen Ladekapazitäten C_ch↑ und C_ch↓, die bei den Aufwärts- und Abwärtschaltvorgängen des Logikgatters im Hinblick auf jeden herausgezogenen Ausgangsknoten geladen werden sollen. Die Ladekapazität kann bestimmt werden, indem die Kapazität, die bei den Aufwärts- und Abwärtsschaltvorgängen geladen werden soll, aus der Ausgangskapazität, der Eingangskapazität der nachfolgenden Logikgattergruppe und der Kapazität der Verdrahtung berechnet wird, die herausgezogen wurden.
Tabelle 1: Ladekapazitätstabelle
Der Schaltbetriebsaufzeichnungsvorgang S3 analysiert in einem Zeitbereich den Schaltbetrieb des Ausgangsknotens jedes Logikgatters in der zu analysierenden Digitalschaltung mit dem Testvektor für die Analyse und zeichnet ihn auf. Insbesondere wird analysiert, wie der Schaltvorgang an dem Ausgangsknoten jedes Logikgatters in der zu analysierenden Digitalschaltung in einem Zeitintervall (Ty) im Hinblick auf den Testvektor übergeht. Für diesen Zweck simuliert der Vorgang den Betrieb im Zeitbereich mit dem Testvektor in der zu analysierenden Digitalschaltung unter Verwendung eines Zeitbereichssimulators, der für den Beschreibungstyp der Netzliste verwendbar ist, und zeichnet dann die Schaltzeit und die Schaltrichtung des Ausgangsknotens auf. Die Schaltrichtung zeigt an, ob der Schaltbetrieb in dem Aufwärtsübergang oder dem Abwärtsübergang stattfindet. Insbesondere wird analysiert bzw. aufgezeichnet, ob jeder der Ausgangsknoten N₁, N₂,... sich in dem Aufwärtsübergang oder dem Abwärtsübergang befindet, oder ob jeder der Ausgangsknoten in dem Zeitintervall im Hinblick auf den Testvektor wie in Tabelle 2 dargestellt unverändert bleibt, bevor das Ergebnis aufgezeichnet wird.
Tabelle 2: Schaltbetriebsaufzeichnung
Der Erzeugungsvorgang des zeitunterteilten Parasitärkondensatorserienmodells S4 berechnet eine Summe der zu ladenden Ladekapazitäten in jedem Segment und jedem Zeitintervall, unterteilt auf der Zeitbasis bei jedem der Schaltvorgänge, die in dem Schaltbetriebsaufzeichnungsvorgang S3 aufgezeichnet wurden. Insbesondere wird die Tabelle der zeitunterteilten Parasitärkondensatoren für jedes Segment wie in Tabelle 3 dargestellt aufgestellt, wobei die Summe C_xy der zu ladenden Ladekapazitäten (x: das Segment, y: das Zeitintervall) in jedem Zeitintervall aufgelistet ist. Es sei angemerkt, dass in Tabelle 3 i und j jeweils die geladenen Parasitärkondensatoren der Aufwärts- und Abwärtsschaltknoten in dem Segment Mx und dem Zeitintervall T_y darstellen. Die Tabelle der zeitunterteilten Parasitärkondensatoren wird für jeden Testvektor über eine zu analysierende Digitalschaltung hergerichtet.
Tabelle 3: Zeitunterteilte Parasitärkondensatorserientabelle
In der zeitunterteilten Parasitärkondensatorserientabelle wird die Summe der Ladekapazitäten C_xy eines Segments M_x und in einem Zeitintervall T_y wie folgt berechnet: Erstens werden alle Ausgangsknoten in dem Segment M_x von der Ladekapazitätstabelle (Tabelle 1) angegeben. Mit Bezug auf die Schaltbetriebsaufzeichnung (Tabelle 2) wird für jeden angegebenen Knoten der Betriebszustand (aufwärts/abwärts/unverändert) in dem Zeitintervall T_y bestimmt. Dann wird für jeden Ausgangsknoten die zu ladende Ladekapazität C_ch↑,i bzw. C_ch↓,j entsprechend dem Betriebszustand mit Bezug auf die Ladekapazitätstabelle (Tabelle 1) bestimmt. Die zu ladenden Ladekapazitäten, die somit entsprechend dem Betriebszustand der Ausgangsknoten bestimmt wurden, werden dann aufsummiert, um die Gesamtkapazität T_xy zu liefern.
Dann wird eine Netzliste der zeitunterteilten Parasitärkondensatorserie, die für jedes Segment M_i (i=1, 2,...) von jeder Quellleitung und jeder Masseleitung in Unterschaltungen geteilt ist, in einer Schaltungsbeschreibungssprache erzeugt. Jeder Kondensator in der zeitunterteilten Parasitärkondensatorserie in der Netzliste wird wie in 2C dargestellt zusammen mit den Schaltelementen beschrieben. Das Schaltelement arbeitet auf der Zeitbasis, so dass ein Kondensator, mit dem gemeinsam der Schalter zwischen die Quelle und die Masse eingesetzt ist, um den Kondensator in einem Zeitintervall (i) zu laden, und dann wird der Kondensator lokal in dem nächsten Zeitintervall (i+1) entladen.
Für die oben erzeugte Netzliste fügt der Quellstromanalysevorgang S5 eine geeignete Verdrahtungsimpedanz zwischen der Digitalschaltung und der externen Spannungsquelle hinzu, und falls erforderlich in den Segmenten für die Netzliste der Kondensatorserie. Anschließend analysiert der Vorgang S5 den Zeitverlauf des Quellstroms in der Netzliste unter Verwendung einer Übergangsanalysefunktion eines Schaltungssimulators.
Wie erklärt beschreibt das Verfahren zum Analysieren des Quellstroms die groß angelegte Digitalschaltung als eine Serie von Kondensatoren, von denen jeder in jedem Zeitintervall auf der Zeitbasis geladen wird, in dem zeitunterteilten Parasitärkondensatorserienmodell. Somit ist es möglich, ein Simulationsverfahren bereitzustellen, das in der Lage ist, mit hoher Geschwindigkeit und hoher Genauigkeit den Zeitverlauf des Quellstroms zu analysieren, wobei der Vorgang der Umverteilung der Ladungen über die digitale Schaltung berücksichtigt wird. Zum Erzeugen des Modells der zeitunterteilten Parasitärkondensatorserie ist es wesentlich, einmal eine Betriebssimulation mit einer hohen Genauigkeit im Zeitbereich mit jedem Testvektor für die Digitalschaltung durchzuführen, die einige Hunderttausende bis Millionen von Logikschaltern enthält. Diese Simulation kann zum Ausführen eine beträchtliche Zeitdauer erfordern. Nachdem es jedoch einmal erzeugt ist, kann das Modell für die Analyse verwendet werden. Das heißt, nur ein bestimmter Kondensator kann in jedem Zeitintervall simuliert werden, wodurch die Simulation schneller wird. Beim Entwurf, der erfordert, dass die Quellstromsimulation unter verschiedenen Bedingungen wiederholt wird, können die folgenden Abschätzungen wirkungsvoll durchgeführt werden wie z.B. die Abschätzung der Wirkung der Impedanzen in den Quell- und Masseleitungen auf den Quellstromzeitverlauf, ein optimaler Strukturentwurf der Entkopplungsschaltung zum Dämpfen von Störungen und die Abschätzung der Ausstrahlung von elektromagnetischen Wellen.
Vorrichtung zum Analysieren eines Quellstroms in LSI
5 ist ein Blockdiagramm einer Vorrichtung zum Analysieren eines Quellstroms, die das Verfahren zum Analysieren des Zeitverlaufs des Quellstroms verwirklicht. Fünf Funktionsblöcke 11 bis 15 in der Vorrichtung entsprechen jeweils den fünf Schritten des oben beschriebenen Verfahrens. Die Funktionen der Vorrichtung können durch ein Computersystem verwirklicht sein, das eine CPU aufweist, die die betreffenden Programme ausführt.
Der Eingabeabschnitt 11 gibt eine Netzliste auf der Gatterebene in einer Hardwarebeschreibungssprache oder eine Netzliste auf der Transistorebene in einer Schaltungsbeschreibungssprache ein, von denen jede sich auf die Digitalschaltung bezieht, die der Analyse des Quellstroms unterzogen werden soll. Der Eingabeabschnitt 11 gibt auch einen Testvektor ein, der Eingabesignale zum Ansteuern der zu analysierenden Digitalschaltung beschreibt. Um die Quellleitung und die Masseleitung wie in 3 dargestellt zu segmentieren, werden jedem Quellknoten und jedem Masseknoten in jedem Segment Namen zugeordnet, und die Verbindungsbeziehung zwischen dem Logikgatter oder Schaltungselement und dem Segment ist explizit in der Netzliste bereitgestellt. Es sei angemerkt, dass wenn keine Segmentierung vorliegt, die Verbindung zwischen dem Logikgatter oder Schaltungselement und dem Segment nicht in der Netzlist bereitgestellt zu sein braucht. Zum Berücksichtigen einer Verzögerung des Betriebs an den Logikgattern in der Digitalschaltung während der Analyse können vorzugsweise auch Daten über das Signalleitungsverzögerungsmodell, das aus dem Layout herausgezo gen wird, oder Information über parasitäre Elemente der Signalleitungen in der Netzliste enthalten sein.
Der Schaltungsknotenverbindungsanalysator 12 analysiert die Netzliste für die zu analysierende Digitalschaltung um somit die Ladekapazitätstabelle (s. Tabelle 1) für die Digitalschaltung zu erzeugen. Die Ladekapazitätstabelle wird in einem Aufzeichnungsmittel 21 gespeichert.
Der Schaltbetriebsaufzeichner 13 analysiert in einem Zeitbereich den Schaltbetrieb in (oder an) dem Ausgangsknoten jedes Logikgatters in der zu analysierenden Digitalschaltung für den Testvektor. Insbesondere wird analysiert, wie der Schaltbetrieb in (oder an) dem Ausgangsknoten jedes Logikgatters in der Digitalschaltung in einem Zeitintervall im Hinblick auf den Testvektor voranschreitet. Für diesen Zweck führt der Schaltbetriebsaufzeichner 13 unter Verwendung des Testvektors eine Simulation durch, um im Zeitbereich einen Betrieb der zu analysierenden Digitalschaltung zu analysieren, und zeichnet die Schaltzeit und die Schaltrichtung des Ausgangsknotens als Schaltbetriebsaufzeichnung (s. Tabelle 2) in dem Aufzeichnungsmittel 23 auf.
Der Erzeuger des zeitunterteilten Parasitärkondensatorserienmodells 14 klassifiziert den Schaltbetrieb in jedem Segment und jedem Zeitintervall auf der Zeitbasis mit Bezug auf die Schaltbetriebsaufzeichnung und berechnet dann eine Summe der zu ladenden Ladekapazitäten in jedem Segment und jedem Zeitintervall, wodurch er eine zeitunterteilte Parasitärkondensatorserientabelle (s. Tabelle 3) erzeugt. Dann wird eine Netzliste von zeitunterteilten Parasitärkondensatoren, die von jedem durch jede Quellleitung und jede Masseleitung geteilten Segment in Unterschaltungen geteilt ist, in der Schaltungsbetreibungssprache erzeugt. Die Netzliste wird in dem Aufzeichnungsmittel 25 aufgezeichnet.
Der Quellstromanalysator 15 fügt einen Kondensator, der statisch geladen ist, und einen geeigneten Leitungswiderstand zwischen die Digitalschaltung und die externe Quelle hinzu, und falls erforderlich zwischen die Segmente in der Netzliste der zeitunterteilten Parasitärkondensatoren. Der Quellstromanalysator 15 enthält einen Simulator für die Übergangsanalyse, wie z.B. einen Schaltungssimulator, zum Analysieren des Zeitverlaufs des Quellstroms in der Netzliste, entwickelt durch die Übergangsanalyse.
Beispiele für das Quellstromanalyseverfahren
Einige beispielhafte Anwendungen des Quellstromanalyseverfahrens werden nun im Folgenden gegeben.
Anwendung 1: Analyse der Substratstörung
Unter Verwendung des Quellstromanalyseverfahrens wurde der Zeitverlauf einer Substratstörung analysiert, die von einem Schieberegister als einer gewöhnlichen Digitalschaltung erzeugt wird. Die Analyse der Substratstörung wird unter Verwendung des oben beschriebenen Quellstromanalyseverfahrens durchgeführt, wobei eine durch den Quellstrom bewirkte Spannungsänderung als Substratstörung in der integrierten Halbleiterschaltung angesehen wird, wobei die Spannungsänderung durch den Quellstrom bewirkt wird, der entsprechend dem Betrieb des Schieberegisters durch einen linearen Widerstand (ein Ohm) fließt, der zwischen der Quellleitung und der Masseleitung eingesetzt ist.
Eine Testschaltung hat 10 Blöcke, von denen jeder ein Paar von 8-Bit-Schieberegistern aufweist, die zum parallelen Betrieb mit demselben Eingang verbunden sind. Die 8-Bit-Schieberegister enthalten acht gewöhnliche D-Flipflops (DFF), die hintereinander geschaltet, in einer Standardzellbibliothek enthalten und mit einer 0,6 μm-CMOS-Technologie entworfen sind.
Die Testschaltung enthält insgesamt 10.000 Elemente. Für die Testschaltung wird mit den Elementeparametern für die 0,6 μm-CMOS-Technologie (p-Substrat-n-Einzelwannenaufbau) eine Simulation durchgeführt auf der Grundlage der Schaltungsnetzliste, die auf der vollen Transistorebene beschrieben ist. Während der Simulation werden die geladene Kapazität für jedes Zeitintervall mit T=250 ps und T=10 ps herausgezogen, und die zeitunterteilte Parasitärkondensatorserie wird erzeugt. Der in jedem Block zu ladende Kondensator ist viel kleiner als der parasitäre Kondensator, der zwischen der Quellleitung und der Masseleitung über die Schaltung erzeugt wird. Entsprechend wird eine Summe der parasitären Kondensatoren zwischen der Quellleitung und der Masseleitung als statischer Kondensator C_s ausgedrückt, der als eine Ladungsreserve dient.
6A bis 6c veranschaulichen das Ergebnis der Analyse in dem Fall, in der die parasitären Impedanzen auf den Quell- und Masseleitungen als Serienwiderstand R_p=1 angesehen werden. Der Zeitverlauf der Substratstörung stellt somit den Quellstrom dar. 6A ist vorgesehen für eine Netzliste, die auf der vollen Transistorebene beschrieben ist (herkömmliches Verfahren), 6B ist vorgesehen für ein Modell mit T=10 ps (vorliegende Erfindung) und 6C ist vorgesehen für ein Modell mit T=250 ps (vorliegende Erfindung). Drei verschiedene Zeitverläufe der Substratstörung sind jeweils in dem oberen mittleren und unteren Abschnitt dargestellt für drei verschiedene Eingaben 00000000, 00110011 und 01010101 des Schieberegisters. Das Ergebnis der Analyse von der auf vollem Transistorpegel beschriebenen Netzliste wird als Referenzzeitverlauf angesehen. Während das Maß der Aktivierung in der Schaltung für die drei Eingabemuster unterschiedlich ist, ist der Zeitverlauf in jedem Modell ähnlich zu dem von 6A. Daher ist klar, dass der Quellstrom aus den Modellen genau analysiert wird. Im Hinblick auf die zum Analysieren einer Zeitspanne von 200 ns erforderliche CPU-Zeit beträgt die erforderliche Zeit im Fall von 6A 2.500 Sekunden, und in den beiden Fällen von
6B und 6C beträgt die erforderliche Zeit weniger als 10 Sekunden, was 250 mal so schnell wie bzw. schneller als in 6A ist.
Ein Testchip, der die Testschaltung und die Substratstörungserfassungsschaltung enthält, wurde mit der 0,6 μm-CMOS-Technologie hergestellt. 7A und 7B zeigen den Zeitverlauf von tatsächlichen Substratstörungen, wenn die Testschaltung in derselben Weise wie beim Erzeugen der zeitunterteilten Parasitärkondensatorserien aktiviert wird. 8A und 8B zeigen den simulierten Zeitverlauf von Substratstörungen, wobei die parasitären Impedanzen auf der Quellleitung und der Masseleitung eine Serieninduktivität L_p=10 nH und einen Widerstand R_p=1 Ohm enthalten, unter Verwendung des zeitunterteilten Parasitärkondensatormodells mit T=250 ps. In der Figur ist auch der jeweilige Zeitverlauf von Substratstörungen dargestellt, die erzeugt werden, wenn sich der Aktivierungszustand entsprechend der unterschiedlichen Anzahl von gepaarten Schiebewiderständen ändert. Der tatsächliche Zeitverlauf und der simulierte Zeitverlauf, die in 7A bis 7B und 8A bis 8B dargestellt sind, sind beide sehr ähnlich zueinander. Wie klar ersichtlich, sind die zwei Zeitverläufe in den Frequenzkomponenten und der relativen Amplitude quantitativ identisch. Es ist offenkundig, dass dieses Modell eine Erzeugung der Substratstörung genau wiedergeben kann. Es sei angemerkt, dass ein Unterschied in dem Absolutwert der Amplitude zwischen den zwei Zeitverläufen aus der Tatsache abgeleitet werden kann, dass der tatsächliche Zeitverlauf eine Wirkung der Dämpfung enthält, die entsteht, wenn sich die Substratstörung von einem Punkt der Erzeugung zu einer Erfassungsschaltung ausbreitet. Das kann leicht erhalten werden durch eine Analyse unter Verwendung einer Kombination dieses Modells und eine Widerstandsmaschenmodells des Substrats, und der Betrieb einer quantitativen Abschätzung kann durchführbar sein.
Das p-Substrat, auf dem die Testschaltung ausgebildet ist, ist mit geringer Impedanz mit der Masseleitung verbunden. In dieser Anwendung wird die Analyse daher unter der Annahme durchgeführt, dass die Hauptursache der Erzeugung von Substratstörung ein Lecken einer Spannungsänderung auf der Masseleitung in das Substrat ist. Das Ergebnis der Analyse zeigt, dass die Substratstörungen mit dem Verfahren zum Analysieren der Substratstörung mit einer hinreichend hohen Genauigkeit simuliert werden können. Im Hinblick auf den Entladestrom des Parasitärkondensators, der in dem Quellstromanalyseverfahren mit dem zeitunterteilten Parasitärkondensatorserienmodell vernachlässigbar ist, kann der Kurzschlusspfad des Entladestroms jedoch einen Teil des Substrats enthalten. Das getrennte Behandeln einer Änderung des Substratpotentials entsprechend dem Entladestrom ermöglicht es, dass lokale Komponenten der Substratstörung mit größerer Genauigkeit analysiert werden können.
Anwendung 2: Entwurfsoptimierung für eine Logikschaltung mit niedriger Störung
Das Analyseverfahren der vorliegenden Erfindung kann auf die Analyse des Quellstromzeitverlaufs und der Substratstörung in einer Logikschaltung mit geringer Schaltstörung angewandt werden, wie sie z.B. in dem japanischen Patent Nr. 2997241 und dem US-Patent Nr. 6,144,217 beschrieben ist, und es ist auch auf die Optimierung eines Entwurfs mit niedriger Störung anwendbar. In der Logikschaltung mit geringer Schaltstörung des Patents wird ein statischer Kondensator zumindest dem Quellanschluss oder dem Masseanschluss einer CMOS-Schaltung in der Digitalschaltung hinzugefügt. Ein Widerstand (Extrawiderstand) wird zwischen einen mit dem statischen Kondensator (Extrakondensator) verbundenen Anschluss und eine Leistungsversorgung eingefügt. Somit wird die Störung des Spitzenstroms gedämpft durch Verlangsamen des Lade- und Entladebetriebs einer Summe von Parasitärkondensatoren in einem Logikunterblock.
Insbesondere erzeugt dieses Analyseverfahren das Modell der zeitunterteilten Parasitärkondensatorserie für jeden (von der CMOS-Logikschaltung aufgebauten) digitalen Unterblockbereich, der durch den Extrawiderstand getrennt ist, unter Verwendung des oben beschriebenen Analyseverfahrens, und führt eine Schaltungssimulation für eine Schaltung durch, die den Extrakondensator, den Extrawiderstand und das Modell enthält, um einen Quellstrom über den Extrawiderstand zu analysieren. Auch ist der Quellstrom des gesamten Digitalblocks bereitgestellt durch eine Summe der Quellströme in den Unterblöcken. Die Substratstörung wird dann abgeschätzt, indem eine Änderung des Potentials analysiert wird, die durch die Summe der Quellströme bewirkt wird, die über die Leitungsimpedanz der Quell- und Masseleitungen fließen. Die Einteilung der Blöcke kann aus dem Betrag des Quellstroms, der über jeden Unterblock fließt, und dem Betrag der in dem Block erzeugten Substratstörung optimiert werden.
Anwendung 3: Analyse der elektromagnetischen Störung
In einer fortgeschrittenen VLSI-Technologie mit erhöhtem Integrationsgrad und einem Betrieb mit höherer Geschwindigkeit ist eine Änderung des Quellstroms relativ groß. Somit könnte eine Schwankung des elektromagnetischen Felds periphere Vorrichtungen beeinflussen und bewirken, dass sie fehlerhaft arbeiten. Eine Leitungsschleife, die auf dem VLSI für den Quellstrom gebildet ist, wirkt als eine Antenne. Eine Schwankung des Quellstroms, der durch die Leitungsschleife als Antenne fließt, ermöglicht es, dass eine elektromagnetische Wellenstörung ausgesendet wird. Es ist allgemein bekannt, dass die Intensität einer solchen elektromagnetischen Wellenstörung proportional zu der ersten oder einer höheren Potenz einer zeitlichen Änderung des Stroms ist (dI/dt). Dementsprechend hängt die Abschätzung einer solchen elektromagnetischen Wellenstörung wesentlich von der Abschätzung des Zeitverlaufs des Quellstroms ab. Das oben beschriebene Analyseverfahren nach der vorliegenden Erfindung ermöglicht es, dass der Zeitverlauf des Stroms in der LSI-Schaltung mit einer höheren Genauigkeit analysiert wird, und ist somit auf die Abschätzung der elektromagnetischen Wellenstörung anwendbar.
Anwendung 4: Optimierung des störungsarmen Entwurfs in einer hybriden AD-LSI
10 zeigt einen Layoutblock, der eine Analogschaltung und eine Digitalschaltung aufweist, die getrennt entworfen und miteinander auf einem einzelnen Chip in einer gemischten AD-LSI integriert sind. Die bei dem Entwurf garantierte Leistungsfähigkeit jeder Schaltung kann verschlechtert werden durch die Wirkung von Störungen, die erzeugt werden, wenn die Schaltungen aktiviert sind. Daher ist es wünschenswert, ein Verfahren zum Abschätzen der tatsächlichen Leistungsfähigkeit jeder Schaltung auf dem hybriden AD-Chip und zum Verringern der Wirkung von Störungen bereitzustellen, so dass die tatsächliche Leistung des Chips den entworfenen Spezifikationen entspricht. Das Verfahren zum Verringern der Wirkung von Störungen enthält zum Beispiel die Trennung von Quell/Masseleitungen zwischen den digitalen und analogen Schaltungen, die Anwendung der Entkoppelschaltung, das Einsetzen eines Sicherheitsabstands zwischen den Schaltungen, Trennen der Betriebszeit der Schaltungen auf der Zeitbasis, störungsarmer Entwurf für analoge Schaltungen, Entwurf mit verringerter Schaltstörung von digitalen Schaltungen, usw. Es ist wesentlich zum Entwerfen einer störungsarmen Eigenschaft der hybriden AD-LSI, die Schaltung unter Verwendung der obigen Verfahren beim Ausführen der Substratstörungsanalyse zu optimieren.
Ein Ablauf des Entwurfs einer gemischten AD-LSI mit verringerter Störung unter Verwendung der Substratstörungsanalyse nach der vorliegenden Erfindung wird genauer beschrieben mit Bezug auf 9.
Vor dem Darlegen der Beschreibung des Flussdiagramms von 9 wird eine Bibliothek erklärt, auf die beim Entwerfen von analogen und digitalen Schaltungen verwiesen werden soll. Für gewöhnlich verwendet das Entwerfen der hybriden AD-LSI eine Bibliothek, die Daten von vorher entworfenen Analogschaltungen enthält, und eine weitere Bibliothek, die Daten von zuvor entworfenen Digitalschaltungen enthält. Insbesondere sind in der Bibliothek für die Digitalschaltungen Entwurfsdaten eingetragen, die ein Hardwarebeschreibungsmodell (Netzliste) auf der Gatterebene oder der Verhaltens- oder RTL-Ebene als Schaltungsinformation, die Layoutdaten, den Testvektor und dergleichen enthalten. In dieser Anwendung wird zur Verwendung des Substratstörungsanalyseverfahrens zusätzlich zu den obigen Daten das Modell der zeitunterteilten Parasitärkondensatorserien für den Testvektor jeder Funktion der Digitalschaltung erzeugt und in der Bibliothek gespeichert.
Mit Bezug auf 9 beginnt der Ablauf mit dem Übernehmen der Entwurfsspezifikation für die hybride AD-LSI (S21).
Die analogen und digitalen Schaltungen werden in Übereinstimmung mit den Entwurfsspezifikationen entworfen (S22). Bei dem Schaltungsentwurf werden die analogen und digitalen Schaltungen, die der Entwurfsspezifikation entsprechen, aus der Bibliothek gewählt. Die Analogschaltung kann durch teilweises oder vollständiges Modifizieren einer aus der Bibliothek gewählten Schaltung verwirklicht werden oder durch Entwerfen einer neuen Schaltung, die der Spezifikation entspricht und nach dem Entwurf in der Bibliothek eingetragen wird. Die Digitalschaltung kann verwirklicht werden durch Verwenden einer aus der Bibliothek gewählten Digitalschaltung oder durch Entwerfen einer neuen Schaltung, die nach dem Entwerfen in der Bibliothek gespeichert wird. Beim Neuentwurf zum Erfüllen der Entwurfsspezifikation wird die entworfene Schaltung erst in der Bibliothek eingetragen und dann ausgewählt. Insbesondere wird in dem Fall, in dem die Digitalschaltung neu entworfen wird, bei der Verifizierungsstufe für den Betrieb jeder Funktion auf der Gatterebene in dem Entwurfsvorgang der digitalen Schaltung eine zeitunterteilte Parasitärkondensatorserie für die verschiedenen Arten von Testvektoren erzeugt und dann in der Bibliothek eingetragen.
Dann werden die entworfenen analogen und digitalen Schaltungen auf dem Layout eines einzelnen Chips angeordnet und als Block verdrahtet (S23). Gleichzeitig wird das oben beschriebene Verfahren zum Verringern der Störung angewendet. Nachdem die Schaltungen angeordnet und verdrahtet sind, werden eine Summe der Parasitärkondensatoren jedes Blocks und die Parasitärimpedanzen der Quellleitung und der Masseleitung aus dem Layout herausgezogen. Ebenso wird die parasitäre Impedanz eines Gehäuses eines Chips oder einer Leiterplatte, auf der der Chip angebracht ist, abgeschätzt. Dann wird eine Ersatzschaltung des Chips des LSI erzeugt. Die Ersatzschaltung des Chips enthält eine Ersatzschaltung, die den Layoutaufbau der Chipoberfläche darstellt, der die Orte der Schaltungen und Sicherheitsabstände, die Quellleitung, die Masseleitung, die Wannen und die Substratkontakte enthält, und eine weitere Ersatzschaltung des Halbleitersubstrats, auf dem diese Komponenten angebracht sind.
Dann werden die Funktionen und die Leistungsfähigkeit des gesamten Chips untersucht. Für diesen Zweck wird der Betrieb des gesamten Chips analysiert (S24). Das kann mit einem herkömmlichen Verfahren unter Verwendung der Analog/Digital-Hybrid-Simulation zum Analysieren von in der Hardwarebeschreibung beschriebenen Digitalschaltungen und von Schaltungsbeschreibung und Hardwarebeschreibung enthaltenden Analogschaltungen durchgeführt werden. Die Substratstörungsanalyse über den gesamten Chip wird ebenfalls ausgeführt, um die jede Schaltung ereichende Substratstörung zu untersuchen, während das Störungsverringerungsverfahren verwirklicht und optimiert wird (wobei die Substratstörung mit dem Modell der zeitunterteilten Para sitärkondensatorserien, die in der Bibliothek gespeichert sind, in der obigen Weise analysiert wird). Die Digitalschaltung wird durch das Modell der zeitunterteilten Parasitärkondensatorserien ersetzt. Dann wird eine statische Impedanz, die gleich einer vorher erhaltenen Summe der Parasitärkapazitäten jedes Blocks ist, mit den parasitären Impedanzen auf der Quellleitung und der Masseleitung verbunden, um als Störungsquelle zu wirken.
Dementsprechend werden die Analogschaltung, die Störungsquelle und die Chipersatzschaltung analysiert, um die Verschlechterung der Leistungsfähigkeit der Analogschaltung abzuschätzen, die durch die Substratstörung bewirkt wird. Durch Weitergeben des Ergebnisses zu der Analyse des Betriebs des gesamten Chipaufbaus kann die Leistungsfähigkeit des Chips erfolgreich abgeschätzt werden.
Aus dem Ergebnis der Analyse wird beurteilt, ob die Funktionen und Leistungsfähigkeit des Chips der Entwurfsspezifikation entsprechen oder nicht (S25). Wenn die Funktionen und die Leistungsfähigkeit der Entwurfsspezifikation nicht entsprechen, kehrt der Ablauf zu dem Schaltungsentwurfsschritt (S22) zurück, wo die analogen und digitalen Schaltungen überprüft werden, so dass die abgeschätzten Wirkungen der Substratstörung auf einen hinreichenden Pegel verringert werden. Es wird zum Beispiel eine Veränderung des Verdrahtungsmusters auf Blockebene und ein Einsetzen des Sicherheitsabstands zwischen den Blöcken ausgeführt, oder der Entwurf der Analogschaltungsblöcke kann verändert werden, um eine Toleranz gegen Störung zu erhöhen. Die obigen Schritte (S22 bis S25) werden wiederholt, bis die Leistungsfähigkeit des Chipaufbaus mit den Entwurfsspezifikationen übereinstimmt. Wenn die Entwurfsspezifikationen erfüllt sind, wird der Vorgang beendet und geht zu den Schritten der nachfolgenden Stufe über.
Wie oben dargestellt ist das Modell der zeitunterteilten Parasitärkondensatorserien zusammen mit den Schaltungsdaten wie z.B. der Netzliste oder dergleichen als eines der Entwurfsdaten in der Bibliothek eingetragen und ermöglicht es, dass die Substratstörungsanalyse für die digitale Schaltung beim Entwerfen der LSI mit einer höheren Geschwindigkeit und einer höheren Genauigkeit ausgeführt wird. Das wird die Optimierung des Entwurfs des störungsarmen Systems beim Entwerfen von hybriden AD-LSI erleichtern.
Auch wenn die vorliegende Erfindung in Verbindung mit ihren bestimmten Ausführungsformen beschrieben ist, sind viele andere Abwandlungen, Korrekturen und Anwendungen für den Fachmann offensichtlich. Daher ist die vorliegende Erfindung nicht durch die darin enthaltene Offenbarung beschränkt, sondern sie ist nur auf den Umfang der angehängten Ansprüche beschränkt.

Claims

Verfahren zum Analysieren eines Zeitverlaufs eines Quellstroms in einer integrierten Halbleiterschaltung, die eine Digitalschaltung mit einer Mehrzahl von Logikgattern enthält, gekennzeichnet durch: Ausdrücken der Digitalschaltung entsprechend einer Verteilung von Schaltvorgängen der Logikgatter in der digitalen Schaltung als eine zeitabhängige Gruppe von parasitären Kondensatoren (ΣC_ch(nT), ΣC_dis(nT)), die parasitäre Kondensatoren enthalten, von denen jeder zwischen eine Quellleitung und eine Masseleitung geschaltet ist, um in bestimmten Zeitintervallen ((n–2)T, (n–1)T, nT, (n+1)T), die den Schaltvorgängen entsprechen, geladen zu werden, und als eine Gruppe von parasitären Kondensatoren (ΣC_st), von denen jeder statisch geladen bleibt, Erzeugen eines Analysemodells über diese Zeitintervalle durch Verbinden eines Anschlusses der zeitabhängigen Gruppe von parasitären Kondensatoren (ΣC_ch(nT), ΣC_dis(nT)), eines Anschlusses der Gruppe von statisch geladenen parasitären Kondensatoren (ΣC_st) und der parasitären Impedanz (Z_d) der Quellleitung miteinander und durch Verbinden des anderen Anschlusses der zeitabhängigen Gruppe von parasitären Kondensatoren (ΣC_ch(nT), ΣC_dis(nT)), des anderen Anschlusses der Gruppe von statisch geladenen parasitären Kondensatoren (ΣC_st) und der parasitären Impedanz (Z_g) der Masseleitung miteinander, und Bestimmen des Signalverlaufs des Quellstroms in der Digitalschaltung aus dem Analysemodell.
Verfahren nach Anspruch 1, bei dem die Digitalschaltung entlang einer Stelle, an der die parasitären Impedanzen (Z_d, Z_g) der Quellleitung und der Masse leitung lokal ansteigen, in eine Mehrzahl von Segmenten (M1, M2...) unterteilt wird und die zeitabhängige Gruppe von parasitären Kondensatoren (ΣC_ch(nT), ΣC_dis(nT)) und die Gruppe von statisch geladenen parasitären Kondensatoren (ΣC_st) für jede Gruppe der Logikgatter erzeugt werden, die in jedem Segment (M1, M2...) enthalten sind.
Verfahren nach Anspruch 1 oder 2, bei dem jeder in der zeitabhängigen Gruppe von parasitären Kondensatoren (ΣC_ch(nT), ΣC_dis(nT)) enthaltene parasitäre Kondensator (C_ch(nT), C_dis(nT)) für jedes vorbestimmte Zeitintervall bestimmt wird und die Länge (Δt) des Zeitintervalls entsprechend einer Frequenz der Schaltvorgänge der Logikgatter in dem Zeitintervall eingestellt wird, bevorzugt so eingestellt, dass sie kürzer ist, wenn die Frequenz der Schaltvorgänge größer ist.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Kapazität des zu ladenden parasitären Kondensators von einer Eingangs- und Ausgangskapazität der Logikgatter in der zu analysierenden Digitalschaltung berechnet wird.
Verfahren nach einem der Ansprüche 1 bis 4 zum Analysieren einer Substratstörung, umfassend: Analysieren einer Spannungsänderung, die durch eine Wechselwirkung zwischen dem aus dem Analysemodell bestimmten Quellstrom in der Digitalschaltung und den parasitären Impedanzen (Z_d, Z_g) der Quellleitung und der Masseleitung bewirkt wird, und Betrachten der Spannungsänderung als Substratstörung.
Verfahren nach Anspruch 5 zum Entwerfen einer integrierten Halbleiterschaltung, die analoge und digitale Schaltungen enthält, umfassend: Empfangen (S21) der Entwurfsspezifikation, Entwerfen (S22, S23) der analogen und digitalen Schaltungen entsprechend der Entwurfsspezifikation, Analysieren (S24) einer Substratstörung, die in den digitalen Schaltungen erzeugt wird, und Neuentwerfen (S25) der analogen und digitalen Schaltungen oder ihres Layouts und der Stelle von Sicherheitsabständen durch Überprüfen des Ergebnisses der Substratstörungsanalyse, so dass die Entwurfsspezifikation erfüllt ist.
Vorrichtung zum Analysieren eines Zeitverlaufs eines Quellstroms in einer integrierten Halbleiterschaltung, die eine Digitalschaltung mit einer Mehrzahl von Logikgattern enthält, gekennzeichnet durch: eine Anordnung (12, 13) zum Ausdrücken der Digitalschaltung entsprechend einer Verteilung von Schaltvorgängen der Logikgatter in der digitalen Schaltung als eine zeitabhängige Gruppe von parasitären Kondensatoren (ΣC_ch(nT), ΣC_dis(nT)), die parasitäre Kondensatoren enthalten, von denen jeder zwischen eine Quellleitung und eine Masseleitung geschaltet und so angeordnet ist, dass er in bestimmten Zeitintervallen ((n–2)T, (n–1)T, nT, (n+1)T), die den Schaltvorgängen entsprechen, geladen wird, und als eine Gruppe von parasitären Kondensatoren (ΣC_st), von denen jeder statisch geladen bleibt, eine Anordnung (14) zum Erzeugen eines Analysemodells über diese Zeitintervalle durch Verbinden eines Anschlusses der zeitabhängigen Gruppe von parasitären Kondensatoren (ΣC_ch(nT), ΣC_dis(nT)), eines Anschlusses der Gruppe von statisch geladenen parasitären Kondensatoren (ΣC_st) und der parasitären Impedanz (Z_d) der Quellleitung miteinander und durch Verbinden des anderen Anschlusses der zeitabhängigen Gruppe von parasitären Kondensatoren (ΣC_ch(nT), ΣC_dis(nT)), des anderen Anschlusses der Gruppe von statisch geladenen parasitären Kondensatoren (ΣC_st) und der parasitären Impedanz (Z_g) der Masseleitung miteinander, und eine Anordnung (14) zum Bestimmen des Signalverlaufs des Quellstroms in der Digitalschaltung aus dem Analysemodell.
Vorrichtung nach Anspruch 7, bei der die Digitalschaltung entlang einer Stelle, an der die parasitären Impedanzen (Z_d, Z_g) der Quellleitung und der Masseleitung lokal ansteigen, in eine Mehrzahl von Segmenten (M1, M2...) unterteilt wird und die zeitabhängige Gruppe von parasitären Kondensatoren (ΣC_ch(nT), ΣC_dis(nT)) und die Gruppe von statisch geladenen parasitären Kondensatoren (ΣC_st) für jede Gruppe der Logikgatter erzeugt werden, die in jedem Segment enthalten sind.
Vorrichtung nach Anspruch 7 oder 8, bei dem jeder in der zeitabhängigen Gruppe von parasitären Kondensatoren (ΣC_ch(nT), ΣC_dis(nT)) enthaltene parasitäre Kondensator (C_ch(nT), C_dis(nT)) für jedes vorbestimmte Zeitintervall bestimmt wird und die Länge (Δt) des Zeitintervalls entsprechend einer Frequenz der Schaltvorgänge der Logikgatter in einem Zeitintervall, in dem die parasitären Kondensatoren bestimmt sind, eingestellt wird, bevorzugt so eingestellt, dass sie kürzer ist, wenn die Frequenz der Schaltvorgänge größer ist.
Vorrichtung nach einem der Ansprüche 7 bis 9, bei dem die Kapazität des zu ladenden parasitären Kondensators von einer Eingangs- und Ausgangskapazität der Logikgatter in der zu analysierenden Digitalschaltung berechnet wird.