JP2004054522A - 半導体装置の同時スイッチングノイズ評価方法 - Google Patents
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Abstract
【課題】半導体装置の同時スイッチングノイズを高い精度で評価することを可能とし、設計初期段階からノイズ対策を講じることを可能にする。
【解決手段】半導体装置の同時スイッチングノイズ評価方法において、電源配線上の入出力セルの各々を、入力バッファセル、出力バッファセル、第１の電源セル、第２の電源セル、接地用電源セルを含む複数のセルのモデルの中のいずれかに対応させる手順と、各入出力セルに対し、半導体装置の設計仕様と構成を考慮して設定、もしくは半導体装置のレイアウト情報から抽出した容量、抵抗、インダクタンスの値を用いたモデルを生成する手順と、半導体装置の内部負荷及び内部電源配線のモデルを生成する手順と、各入出力セルのモデルと前記内部負荷・内部電源配線モデルとを結合して全体モデルを生成する手順とを有する。
【選択図】 図１
【解決手段】半導体装置の同時スイッチングノイズ評価方法において、電源配線上の入出力セルの各々を、入力バッファセル、出力バッファセル、第１の電源セル、第２の電源セル、接地用電源セルを含む複数のセルのモデルの中のいずれかに対応させる手順と、各入出力セルに対し、半導体装置の設計仕様と構成を考慮して設定、もしくは半導体装置のレイアウト情報から抽出した容量、抵抗、インダクタンスの値を用いたモデルを生成する手順と、半導体装置の内部負荷及び内部電源配線のモデルを生成する手順と、各入出力セルのモデルと前記内部負荷・内部電源配線モデルとを結合して全体モデルを生成する手順とを有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ等の半導体集積回路において、複数の入出力が同時にスイッチングすることにより発生しうる電源ノイズを評価するための同時スイッチングノイズ評価方法に関する。
【従来の技術】
近年、ＬＳＩは半導体プロセスの微細化によって大規模化し、入出力ピン数が増大すると共に、電源電圧も低下している。このため、ＬＳＩの開発過程において同時スイッチングノイズの影響が無視できない程度に大きくなっている。すなわち、同時スイッチングノイズを無視した場合、シミュレーションでＬＳＩが正常に動作しても、実際に製造されたＬＳＩは正常に動作しないという事態が起こりうる。従って、設計対象のＬＳＩに発生しうる同時スイッチングノイズを高い精度で評価する評価手法が求められている。
【０００２】
同時スイッチングノイズによる電源変動は、入出力バッファのスイッチングによって、電源・接地配線へ瞬間的に大きな過渡電流が流れることによって引き起こされる。例えば、ＣＭＯＳ回路では、主に複数の出力バッファが同時にスイッチするときに大きな過渡電流が電源・接地配線に流れるため、電源電圧の変動により論理誤動作や動作の不安定性を引き起こす。スイッチング時に特定の電源・接地配線で発生する電源変動は、簡易的に、前記電源・接地配線の実効インダクタンス（Ｌ）と、前記電源・接地配線に流れ込む同時スイッチングによって発生した過渡電流の電流変化率（ｄｉ／ｄｔ）との積（Ｌ＊ｄｉ／ｄｔ）と考えることができる。すなわち、この電源変動は、電磁誘導の原理に基づいた逆起電力を意味している。
【０００３】
ところで、従来の同時スイッチンノイズの解析においては、入出力バッファやパッケージをモデル化したシミュレーションを行う場合、パッケージやＬＳＩ内部の電源配線の抵抗、容量、インダクタンス、ＬＳＩ内部および外部の負荷容量のように多数存在する素子を集中定数で表現する簡略モデルを使用していた。
例えば、「ＶＬＳＩシステム設計 回路と実装の基礎」（中澤 喜三郎 中村宏監訳 丸善株式会社出版、ｐｐ．３１７−３１８）には、ＣＭＯＳチップ上の集積回路に電源電圧を供給するパスの入出力ピン（ＶＤＤピンとＶＳＳ（グランド）ピン）のインダクタンスを集中定数Ｌで表現した回路モデルが示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記した集中定数で表現する従来の単純なモデルを用いた方法では、入出力ピン数の増大化し、電源電圧も低下しているＬＳＩに対する電源ノイズ評価を十分な精度で行うことは困難である。その理由として、上記の簡略モデルでは、同時にスイッチする回路やノイズによって大きな過渡電流が流れる電源の分布、すなわち入出力セル・電源セルの配置やＬＳＩの内部電源配線構造を考慮していないため、どの入出力セルがどのタイミングでスイッチし、前記内部電源配線を通じてノイズがどのように伝播・相互作用するかを表現できないためである。以上から、十分な精度のノイズ見積もりができないために、ノイズ対策としては、設計者の経験に頼らざるを得ないという問題があった。
【０００５】
さらに、従来の方法では、ノイズ見積もりの精度が不足することで設計初期からノイズ対策を講じることが困難であるために、ＬＳＩ設計をやり直すなどの無駄を生じかねないという課題があった。
【０００６】
本発明は、上記の点に鑑みてなされたものであり、設計対象の半導体装置の同時スイッチングノイズを高精度で見積もることが可能であり、設計初期段階からノイズ対策を講じることを可能にする同時スイッチングノイズ評価方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載した発明は、半導体装置の同時スイッチングノイズを評価するノイズ評価方法であって、前記半導体装置の電源配線上の入出力セルの各々を、入力バッファセル、出力バッファセル、第１の電源セル、第２の電源セル、接地用電源セルを含む複数のセルのモデルの中のいずれかに対応させる手順と、前記複数のセルのモデルのいずれかに対応させた前記入出力セルの各々に対し、前記半導体装置の設計仕様と構成を踏まえ過去の設計事例などから設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した容量、抵抗、インダクタンスの値を用いて、それぞれ個別のモデルを生成する手順と、前記半導体装置の内部に存在する内部負荷（例えば、デカップリングキャパシタのようにＬＳＩ内部に存在する容量）及び内部電源配線に対し、前記半導体装置の設計仕様と構成を踏まえ過去の設計事例などから設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した前記内部負荷の容量の値や前記内部電源配線の容量、抵抗、インダクタンスの値を用いて内部負荷・内部電源配線モデルを生成する手順と、前記入出力セルの各モデルと前記内部負荷・内部電源配線モデルとを結合して前記半導体装置の全体モデルを生成する手順とを有することを特徴とする。
【０００８】
請求項２に記載した発明は、請求項１記載のノイズ評価方法において、前記入力バッファセルのモデルが、入力バッファの出力負荷となる容量（例えば、入力バッファの出力につながるトランジスタのゲート容量など）と、パッド容量（チップとボンディングワイヤの接続部分に寄生する容量）と、パッケージのボンディングワイヤやリードフレームの抵抗、インダクタンスとを含めて構成されることを特徴とする。
【０００９】
請求項３に記載した発明は、請求項１記載のノイズ評価方法において、前記出力バッファセルのモデルが、出力バッファの出力負荷となる外部負荷の容量（出力バッファにとって出力負荷となる容量）と、パッド容量（チップとボンディングワイヤの接続部分に寄生する容量）と、パッケージのボンディングワイヤやリードフレームの抵抗、インダクタンスとを含めて構成されることを特徴とする。
【００１０】
請求項４に記載した発明は、請求項１記載のノイズ評価方法において、前記第１の電源セルのモデルが、第１の電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする。
【００１１】
請求項５に記載した発明は、請求項１記載のノイズ評価方法において、前記第２の電源セルのモデルが、第２の電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする。
【００１２】
請求項６に記載した発明は、請求項１記載のノイズ評価方法において、前記接地用電源セルのモデルが、接地用電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする。
【００１３】
請求項７に記載した発明は、請求項１記載のノイズ評価方法において、前記内部負荷及び内部電源配線のモデルが、所定の内部容量と、所定の抵抗網の抵抗とを含めて構成されることを特徴とする。
【００１４】
請求項８に記載した発明は、請求項１記載のノイズ評価方法がさらに、各入出力バッファへの入力信号のタイミングを指定してシミュレーションを実行することにより、前記半導体装置の同時スイッチングノイズを解析する手順を有することを特徴とする。
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。
【００１５】
図１は、本発明に係る同時スイッチングノイズ評価方法で行われる、設計対象の半導体装置（以下、ＬＳＩという）のモデル化を説明するための図である。
【００１６】
図１に示したように、本発明の同時スイッチングノイズ評価方法では、ＬＳＩ１０の電源配線上の入出力ピンごとに、入出力バッファ、ボンディングワイヤ、リードフレーム、パッド容量、及び各入出力ピンに接続される外部回路を信号源や負荷として詳細にモデル化する。以下、本発明によるＬＳＩのモデル化について説明する。
【００１７】
まず、ＬＳＩ全体を外部負荷、パッケージ、入出力バッファ、パッド容量、電源配線（リング配線、内部電源配線）、内部負荷▲１▼、内部負荷▲２▼、内部信号源、外部信号源に切り分けて考える。
【００１８】
次に、入出力部を作成する。図３乃至図７のようにセルごとにモデルを作成し、それぞれのセルを図１のように実際のピン配置通りに並べ、結合させる。また、ＬＳＩ内部については、内部負荷▲１▼、内部負荷▲２▼、内部信号源、内部電源配線の抵抗でモデル化する。内部のデカップリングキャパシタや内部電源配線間容量など第２の電源（ＶＤＤ）と接地用電源（ＶＳＳ）の間に存在する容量成分を内部負荷▲１▼とし、入力バッファの出力につながる内部回路の容量成分を内部負荷▲２▼とし、出力バッファへの入力となる内部回路の出力信号は内部信号源としてモデル化する。ここで、内部負荷▲２▼は入力バッファセルのモデルに組み込まれ、内部信号源は出力バッファセルのモデルに組み込む。さらに、内部負荷▲１▼と内部電源配線の抵抗を用いて分布定数によるモデル化を行う。
【００１９】
最後に、図８に示すＬＳＩ内部の電源配線の抵抗と内部負荷▲１▼を用いて作成した分布定数モデルを、作成した入出力部の各モデルに結合させ、ＬＳＩ全体のモデルを作成する。
【００２０】
ここで、入出力バッファのモデル化には、レイアウトデータなどから得られるトランジスタレベルのもの、もしくはトランジスタレベルと同等の解析精度をもつ回路モデルを使用する。また、電源配線等の容量、抵抗、インダクタンスの値は、設計対象の半導体装置（ＬＳＩ）の設計仕様と構成を踏まえ過去の設計事例などから設定、または実際のレイアウト情報から抽出する。シミュレーションを実行するときには、入出力バッファへの入力信号のタイミング等をすべて指定する。
【００２１】
以上のように、本発明の半導体装置の同時スイッチングノイズ評価方法は、ＬＳＩ全体のモデル化において入出力ピンごとにモデル化を行うことを特徴とし、同時スイッチングノイズの高精度な見積もりを可能にする。
【００２２】
次に、図３乃至図７を参照しながら、ＬＳＩ１０の電源のリング配線（ＩＯＲＰＢ）９上の各入出力セルに対応させる複数のセルのモデルの各々について説明する。
【００２３】
図１に示したＬＳＩ１０において、電源のリング配線９上に配置される入出力セルには、大別して、入出力バッファセル１と、電源セル２とがある。さらに、入出力バッファセル１には、入力バッファ１ａを有する入力バッファセルと、出力バッファ１ｂを有する出力バッファセルとがある。また、電源セル２には、第１の電源（ＶＤＥ）セル２ａと、第２の電源（ＶＤＤ）セル２ｂと、接地用電源（ＶＳＳ）セル２ｃとがある。
【００２４】
図３に、図１のＬＳＩモデルに使用される出力バッファセルのモデルを示す。
【００２５】
図３の例では、出力バッファ１ｂのスイッチング時の電位変動分を考慮するため、出力バッファ１ｂと接続する電源のリング配線９の、第１の電源（ＶＤＥ）ライン５１、第２の電源（ＶＤＤ）ライン５２、接地用電源（ＶＳＳ）ライン５３のそれぞれについて、抵抗値、インダクタンス値及び容量値が図示のように設定されている。なお、Ｒ１乃至Ｒ６はリング配線９上の１セル（出力バッファセル）当たりの抵抗を表し、Ｌ１乃至Ｌ６はリング配線９上の１セル（出力バッファセル）当たりのインダクタンスを表し、Ｃ１乃至Ｃ６はリング配線９上の１セル（出力バッファセル）当たりの容量を表す。そして、図３の出力バッファセルのモデルは、入力信号の信号源８と、外部負荷の容量７と、パッドの容量Ｃｐａｄと、パッケージ３のボンディングワイヤやリードフレームの抵抗３ａ、インダクタンス３ｂとを含めて構成されている。
【００２６】
図４に、図１のＬＳＩモデルに使用される入力バッファセルのモデルを示す。図４に示したように、入力バッファ１ａのスイッチング時の電位変動分を考慮するため、入力バッファ１ａと接続する電源のリング配線９の、第１の電源ライン５１、第２の電源ライン５２、接地用電源ライン５３のそれぞれについて、抵抗値、インダクタンス値及び容量値が図示のように設定されている。そして、入力バッファ１ａを有する入力バッファセルのモデルは、入力信号の信号源８と、内部負荷の容量Ｃ０と、パッドの容量Ｃｐａｄと、パッケージ３のボンディングワイヤやリードフレームの抵抗３ａ、インダクタンス３ｂとを含めて構成されている。
【００２７】
図５に、図１のＬＳＩモデルに使用される第１の電源（ＶＤＥ）セル２ａのモデルを示す。図５に示したように、入出力バッファのスイッチング時の電位変動分を考慮するため、電源のリング配線９の、第１の電源ライン５１、第２の電源ライン５２、接地用電源ライン５３のそれぞれについて、抵抗値、インダクタンス値及び容量値が図示のように設定されている。そして、第１の電源セル２ａのモデルは、第１の電源ライン５１と接続するパッケージ３のボンディングワイヤやリードフレームの抵抗３ａ、インダクタンス３ｂを含めて構成されている。
【００２８】
図６に、図１のＬＳＩモデルに使用される第２の電源（ＶＤＤ）セル２ｂのモデルを示す。図６に示したように、入出力バッファのスイッチング時の電位変動分を考慮するため、電源のリング配線９の、第１の電源ライン５１、第２の電源ライン５２、接地用電源ライン５３のそれぞれについて、抵抗値、インダクタンス値及び容量値が図示のように設定されている。そして、第２の電源セル２ｂのモデルは、第２の電源ライン５２と接続するパッケージ３のボンディングワイヤやリードフレームの抵抗３ａ、インダクタンス３ｂを含めて構成されている。
【００２９】
図７に、図１のＬＳＩモデルに使用される接地用電源（ＶＳＳ）セル２ｃのモデルを示す。図７に示したように、入出力バッファのスイッチング時の電位変動分を考慮するため、電源のリング配線９の、第１の電源ライン５１、第２の電源ライン５２、接地用電源ライン５３のそれぞれについて、抵抗値、インダクタンス値及び容量値が図示のように設定されている。そして、接地用電源セル２ｃのモデルは、接地用電源ライン５３と接続するパッケージ３のボンディングワイヤやリードフレームの抵抗３ａ、インダクタンス３ｂを含めて構成されている。
【００３０】
また、図８は、図１のＬＳＩモデルに使用される内部負荷容量と内部電源配線のモデルを示す。図８の例は、スイッチング時の電位変動分を考慮するため、内部負荷容量と内部電源配線のモデルは、第２の電源（ＶＤＤ）モデルを表す所定の抵抗網の抵抗５と、接地用電源（ＶＳＳ）モデルを表す所定の抵抗網の抵抗５と、ＬＳＩ内部のデカップリングキャパシタや内部電源配線間容量などの所定の容量成分（内部負荷▲１▼）を表す所定の容量６とを含めて構成されている。
【００３１】
ここで、図８の内部負荷・内部電源配線モデルでは、抵抗と容量で電源モデルが表現されているが、実際のＬＳＩ内部電源配線を考えた場合、抵抗と容量に加え、若干のインダクタンス成分も存在することが想定される。より正確なモデルでシミュレーションを行うという観点からすると、内部負荷・内部電源配線モデルを、抵抗、容量、インダクタンスで表現することが望ましい。ただし、必要とされるノイズ見積もりの精度に応じて、抵抗、容量、インダクタンスのいずれかのパラメータを省略してもよい。図８のモデル例では、インダクタンス成分を省略している。
【００３２】
図１、図３乃至図８のような詳細なモデルを使用し、入出力ごとの入力信号をすべて指定することで、現実の入出力タイミング・パターンでの同時スイッチングノイズ検証が可能となり、高精度の見積もりが可能である。
【００３３】
また、ＬＳＩの構成や入出力タイミング・パターンを詳細にわたってシミュレーションすることが可能なため、設計初期からノイズの見積もりを行い、仕様変更等によるノイズ対策を講じることで設計工数の無駄を省くことが可能である。
【００３４】
図２は、本発明の同時スイッチングノイズ評価方法を用いた設計手順を説明するためのフロー図である。
【００３５】
まず、設計対象のＬＳＩの設計仕様や構成を決定する（Ｓ１）。
【００３６】
次に、本発明の同時スイッチングノイズ評価方法により、ＬＳＩの同時スイッチングノイズを解析する（Ｓ２）。このステップＳ２では、プログラムを用いた回路シミュレーション用実行ファイルの作成、及び回路シミュレータによるシミュレーションの実行とノイズ解析が行われる。
【００３７】
上記回路シミュレーション用実行ファイルの作成では、実行ファイルを出力するプログラムに対し、入力として回路パラメータ・回路モデル設定ファイルを与える。これら設定ファイルはシミュレーション実行用回路モデル作成のための各種パラメータや部品として使用される回路モデルを記述しており、実際のレイアウト情報から抽出、もしくは過去の設計事例から想定される値や回路モデルの指定などを行う。
【００３８】
回路パラメータ、及び回路モデルとして、第一に、入出力セル・電源セルの外部に存在する情報、つまりプリント基板情報及びパッケージ情報が定義される。具体的には、プリント基板情報を出力バッファの出力負荷となる外部負荷容量として、パッケージ情報を各入出力セル・電源セルにそれぞれ対応するボンディングワイヤ、及びリードフレームの抵抗、インダクタンスの値として定義する。第二に、入出力セル・電源セルの回路情報を定義する。具体的には、電源電圧値（第１の電源（ＶＤＥ）、第２の電源（ＶＤＤ）、接地用電源（ＶＳＳ）の値）、入出力セル・電源セルの配置情報、各入出力バッファへの入力となる信号源の動作周波数・スルーレート（遷移時間）・動作タイミング・入出力電圧、さらに入出力バッファ自体の回路モデル記述、パッド容量、入力バッファの出力負荷（内部容量▲２▼）である。第三に、ＬＳＩ内部の回路情報を定義する。具体的には、ＬＳＩ内部の電源配線や電源のリング配線の抵抗・容量・インダクタンス、及びＬＳＩ内部に存在するデカップリングキャパシタなどの負荷（内部容量▲１▼）の値である。
【００３９】
以上のように、実行ファイル作成プログラムへの入力として、回路パラメータ・回路モデル設定ファイルを与えることで、回路シミュレーション用実行ファイルを作成する。さらに、この作成された実行ファイルを用いて、回路シミュレータによるシミュレーションを実行して、ＬＳＩの同時スイッチングノイズの解析が行われる。
【００４０】
ステップＳ２で同時スイッチングノイズの解析が行われると、設計者は、シミュレーション結果に基づいて、ＬＳＩに発生しうる同時スイッチングノイズの量が所定のレベル未満であるか否かを判断する（Ｓ３）。
【００４１】
ステップＳ３で同時スイッチングノイズの量が所定のレベル未満である場合、ＬＳＩのレイアウト設計を行う（Ｓ４）。そして、レイアウト設計を行ったＬＳＩに対して、前記回路パラメータや回路モデルの精度を必要に応じて上げるために電源配線の抵抗などの回路パラメータや入出力バッファの回路モデルをレイアウトデータから抽出する。その後、再度、本発明の同時スイッチングノイズ評価方法を用いたＬＳＩの同時スイッチングノイズの解析を行う（Ｓ５）。
【００４２】
逆に、ステップＳ３で同時スイッチングノイズの量が所定のレベルを超える場合には、同時スイッチングノイズの量を低減するよう、ステップＳ１で決定したＬＳＩの設計仕様と構成を変更する（Ｓ７）。ステップＳ７を行った後、上記のステップＳ２に戻って、再度、本発明の同時スイッチングノイズ評価方法を用いたＬＳＩの同時スイッチングノイズの解析を行う。
【００４３】
ステップＳ５で同時スイッチングノイズの解析が行われると、設計者は、シミュレーション結果に基づいて、レイアウト設計後のＬＳＩに発生しうる同時スイッチングノイズの量が所定のレベル未満であるか否かを判断する（Ｓ６）。
【００４４】
ステップＳ６で同時スイッチングノイズの量が所定のレベル未満である場合、ＬＳＩの設計工程を終了する。逆に、所定のレベルを超える場合には、ステップＳ７に戻り、ＬＳＩの同時スイッチングノイズの量を低減するよう、設計仕様と構成を変更する。
【００４５】
設計初期段階において、レイアウト情報やプリント基板情報が未決定であり、抵抗、容量、インダクタンスの正確な値が分からない場合には、ノイズの見積もり段階として過去の設計事例から予想される値を用いてノイズ評価を行うこともできる。
【００４６】
図２に示したように、本発明によれば、半導体装置の同時スイッチングノイズの見積もりを設計の初期段階から行うことが可能であり、半導体装置の設計工数の無駄を省くことができる。また、ＬＳＩのレイアウト情報から回路パラメータや回路モデルを抽出することで回路パラメータや回路モデルの精度向上が可能であるため、設計最終段階のノイズ検証も可能である。
【００４７】
図９は、入出力タイミングの調整前のＬＳＩモデルの同時スイッチングノイズのシミュレーション結果を示す。図１０は、本発明の同時スイッチングノイズ評価方法で得られたノイズ見積もりに基づいて入出力タイミングを調整した後のＬＳＩモデルの同時スイッチングノイズのシミュレーション結果を示す。図９の波形に比べ、図１０の波形ではノイズ量が減少していることを検証できる。
【００４８】
（付記１）
半導体装置の同時スイッチングノイズを評価するノイズ評価方法であって、 前記半導体装置の電源配線上の入出力セルの各々を、入力バッファセル、出力バッファセル、第１の電源セル、第２の電源セル、接地用電源セルを含む複数のセルのモデルの中のいずれかに対応させる手順と、前記複数のセルのモデルのいずれかに対応させた前記入出力セルの各々に対し、前記半導体装置の設計仕様と構成を考慮して設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した容量、抵抗、インダクタンスの値を用いて、それぞれ個別のモデルを生成する手順と、前記半導体装置の内部に存在する内部負荷及び内部電源配線に対し、前記半導体装置の設計仕様と構成を考慮して設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した前記内部負荷の容量の値や前記内部電源配線の容量、抵抗、インダクタンスの値を用いて内部負荷・内部電源配線モデルを生成する手順と、前記入出力セルの各モデルと前記内部負荷・内部電源配線モデルとを結合して前記半導体装置の全体モデルを生成する手順とを有することを特徴とするノイズ評価方法。
【００４９】
（付記２）
前記入力バッファセルのモデルは、入力バッファの出力負荷となる容量と、パッド容量と、パッケージのボンディングワイヤやリードフレームの抵抗、インダクタンスとを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５０】
（付記３）
前記出力バッファセルのモデルは、出力バッファの出力負荷となる外部負荷の容量と、パッド容量と、パッケージのボンディングワイヤやリードフレームの抵抗、インダクタンスとを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５１】
（付記４）
前記第１の電源セルのモデルは、第１の電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５２】
（付記５）
前記第２の電源セルのモデルは、第２の電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５３】
（付記６）
前記接地用電源セルのモデルは、接地用電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５４】
（付記７）
前記内部負荷及び内部電源配線のモデルは、所定の内部容量と、所定の抵抗網の抵抗とを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５５】
（付記８）
前記ノイズ評価方法はさらに、各入出力バッファへの入力信号のタイミングを指定してシミュレーションを実行することにより、前記半導体装置の同時スイッチングノイズを解析する手順を有することを特徴とする付記１記載のノイズ評価方法。
【００５６】
（付記９）
前記ノイズ評価方法はさらに、前記シミュレーションの結果に基づいて、前記入力信号のタイミングを調整することにより、前記半導体装置の同時スイッチングノイズを解析する手順を有することを特徴とする付記８記載のノイズ評価方法。
【００５７】
（付記１０）
前記シミュレーションの結果に基づいて、前記半導体装置のノイズ見積もりを行うことを特徴とする付記８記載のノイズ評価方法。
【発明の効果】
上述したように、本発明のノイズ評価方法によれば、設計対象のＬＳＩで発生しうる同時スイッチングノイズを高い精度で見積もることができると共に、設計の初期段階からノイズ見積もりが可能であるため、本発明のノイズ評価方法を利用することにより、高品質なＬＳＩを効率よく設計することが可能である。
【図面の簡単な説明】
【図１】本発明の同時スイッチングノイズ評価方法に係るＬＳＩモデルを示す概略図である。
【図２】本発明の同時スイッチングノイズ評価方法を用いた設計手順を説明するためのフロー図である。
【図３】図１のＬＳＩモデルに使用される出力バッファセルのモデルを示す図である。
【図４】図１のＬＳＩモデルに使用される入力バッファセルのモデルを示す図である。
【図５】図１のＬＳＩモデルに使用される電源（ＶＤＥ）セルのモデルを示す図である。
【図６】図１のＬＳＩモデルに使用される電源（ＶＤＤ）セルのモデルを示す図である。
【図７】図１のＬＳＩモデルに使用される電源（ＶＳＳ）セルのモデルを示す図である。
【図８】図１のＬＳＩモデルに使用される内部負荷容量と電源配線のモデルを示す図である。
【図９】入出力タイミングの調整前のＬＳＩモデルのシミュレーション結果を示す波形図である。
【図１０】本発明によるノイズ見積もりに基づき入出力タイミングを調整した後のＬＳＩモデルのシミュレーション結果を示す波形図である。
【符号の説明】
１ 入出力バッファセル
１ａ 入力バッファ
１ｂ 出力バッファ
２ 電源セル
２ａ 第１の電源（ＶＤＥ）セル
２ｂ 第２の電源（ＶＤＤ）セル
２ｃ 接地用電源（ＶＳＳ）セル
３ パッケージ
３ａ ボンディングワイヤ、リードフレームの抵抗
３ｂ ボンディングワイヤ、リードフレームのインダクタンス
５ 内部電源配線の抵抗
６ 内部負荷▲１▼の容量
７ 外部負荷の容量
８ 信号源
９ 電源のリング配線（ＩＯＲＰＢ）
１０ 半導体装置（ＬＳＩ）
１１ 内部負荷▲２▼の容量
５１ 第１の電源（ＶＤＥ）ライン
５２ 第２の電源（ＶＤＤ）ライン
５３ 接地用電源（ＶＳＳ）ライン
Ｒ１−Ｒ６ リング配線上の１セル当たりの抵抗
Ｌ１−Ｌ６ リング配線上の１セル当たりのインダクタンス
Ｃ１−Ｃ６ リング配線上の１セル当たりの容量
Ｃｐａｄ パッドの容量
【発明の属する技術分野】
本発明は、ＬＳＩ等の半導体集積回路において、複数の入出力が同時にスイッチングすることにより発生しうる電源ノイズを評価するための同時スイッチングノイズ評価方法に関する。
【従来の技術】
近年、ＬＳＩは半導体プロセスの微細化によって大規模化し、入出力ピン数が増大すると共に、電源電圧も低下している。このため、ＬＳＩの開発過程において同時スイッチングノイズの影響が無視できない程度に大きくなっている。すなわち、同時スイッチングノイズを無視した場合、シミュレーションでＬＳＩが正常に動作しても、実際に製造されたＬＳＩは正常に動作しないという事態が起こりうる。従って、設計対象のＬＳＩに発生しうる同時スイッチングノイズを高い精度で評価する評価手法が求められている。
【０００２】
同時スイッチングノイズによる電源変動は、入出力バッファのスイッチングによって、電源・接地配線へ瞬間的に大きな過渡電流が流れることによって引き起こされる。例えば、ＣＭＯＳ回路では、主に複数の出力バッファが同時にスイッチするときに大きな過渡電流が電源・接地配線に流れるため、電源電圧の変動により論理誤動作や動作の不安定性を引き起こす。スイッチング時に特定の電源・接地配線で発生する電源変動は、簡易的に、前記電源・接地配線の実効インダクタンス（Ｌ）と、前記電源・接地配線に流れ込む同時スイッチングによって発生した過渡電流の電流変化率（ｄｉ／ｄｔ）との積（Ｌ＊ｄｉ／ｄｔ）と考えることができる。すなわち、この電源変動は、電磁誘導の原理に基づいた逆起電力を意味している。
【０００３】
ところで、従来の同時スイッチンノイズの解析においては、入出力バッファやパッケージをモデル化したシミュレーションを行う場合、パッケージやＬＳＩ内部の電源配線の抵抗、容量、インダクタンス、ＬＳＩ内部および外部の負荷容量のように多数存在する素子を集中定数で表現する簡略モデルを使用していた。
例えば、「ＶＬＳＩシステム設計 回路と実装の基礎」（中澤 喜三郎 中村宏監訳 丸善株式会社出版、ｐｐ．３１７−３１８）には、ＣＭＯＳチップ上の集積回路に電源電圧を供給するパスの入出力ピン（ＶＤＤピンとＶＳＳ（グランド）ピン）のインダクタンスを集中定数Ｌで表現した回路モデルが示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記した集中定数で表現する従来の単純なモデルを用いた方法では、入出力ピン数の増大化し、電源電圧も低下しているＬＳＩに対する電源ノイズ評価を十分な精度で行うことは困難である。その理由として、上記の簡略モデルでは、同時にスイッチする回路やノイズによって大きな過渡電流が流れる電源の分布、すなわち入出力セル・電源セルの配置やＬＳＩの内部電源配線構造を考慮していないため、どの入出力セルがどのタイミングでスイッチし、前記内部電源配線を通じてノイズがどのように伝播・相互作用するかを表現できないためである。以上から、十分な精度のノイズ見積もりができないために、ノイズ対策としては、設計者の経験に頼らざるを得ないという問題があった。
【０００５】
さらに、従来の方法では、ノイズ見積もりの精度が不足することで設計初期からノイズ対策を講じることが困難であるために、ＬＳＩ設計をやり直すなどの無駄を生じかねないという課題があった。
【０００６】
本発明は、上記の点に鑑みてなされたものであり、設計対象の半導体装置の同時スイッチングノイズを高精度で見積もることが可能であり、設計初期段階からノイズ対策を講じることを可能にする同時スイッチングノイズ評価方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載した発明は、半導体装置の同時スイッチングノイズを評価するノイズ評価方法であって、前記半導体装置の電源配線上の入出力セルの各々を、入力バッファセル、出力バッファセル、第１の電源セル、第２の電源セル、接地用電源セルを含む複数のセルのモデルの中のいずれかに対応させる手順と、前記複数のセルのモデルのいずれかに対応させた前記入出力セルの各々に対し、前記半導体装置の設計仕様と構成を踏まえ過去の設計事例などから設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した容量、抵抗、インダクタンスの値を用いて、それぞれ個別のモデルを生成する手順と、前記半導体装置の内部に存在する内部負荷（例えば、デカップリングキャパシタのようにＬＳＩ内部に存在する容量）及び内部電源配線に対し、前記半導体装置の設計仕様と構成を踏まえ過去の設計事例などから設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した前記内部負荷の容量の値や前記内部電源配線の容量、抵抗、インダクタンスの値を用いて内部負荷・内部電源配線モデルを生成する手順と、前記入出力セルの各モデルと前記内部負荷・内部電源配線モデルとを結合して前記半導体装置の全体モデルを生成する手順とを有することを特徴とする。
【０００８】
請求項２に記載した発明は、請求項１記載のノイズ評価方法において、前記入力バッファセルのモデルが、入力バッファの出力負荷となる容量（例えば、入力バッファの出力につながるトランジスタのゲート容量など）と、パッド容量（チップとボンディングワイヤの接続部分に寄生する容量）と、パッケージのボンディングワイヤやリードフレームの抵抗、インダクタンスとを含めて構成されることを特徴とする。
【０００９】
請求項３に記載した発明は、請求項１記載のノイズ評価方法において、前記出力バッファセルのモデルが、出力バッファの出力負荷となる外部負荷の容量（出力バッファにとって出力負荷となる容量）と、パッド容量（チップとボンディングワイヤの接続部分に寄生する容量）と、パッケージのボンディングワイヤやリードフレームの抵抗、インダクタンスとを含めて構成されることを特徴とする。
【００１０】
請求項４に記載した発明は、請求項１記載のノイズ評価方法において、前記第１の電源セルのモデルが、第１の電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする。
【００１１】
請求項５に記載した発明は、請求項１記載のノイズ評価方法において、前記第２の電源セルのモデルが、第２の電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする。
【００１２】
請求項６に記載した発明は、請求項１記載のノイズ評価方法において、前記接地用電源セルのモデルが、接地用電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする。
【００１３】
請求項７に記載した発明は、請求項１記載のノイズ評価方法において、前記内部負荷及び内部電源配線のモデルが、所定の内部容量と、所定の抵抗網の抵抗とを含めて構成されることを特徴とする。
【００１４】
請求項８に記載した発明は、請求項１記載のノイズ評価方法がさらに、各入出力バッファへの入力信号のタイミングを指定してシミュレーションを実行することにより、前記半導体装置の同時スイッチングノイズを解析する手順を有することを特徴とする。
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。
【００１５】
図１は、本発明に係る同時スイッチングノイズ評価方法で行われる、設計対象の半導体装置（以下、ＬＳＩという）のモデル化を説明するための図である。
【００１６】
図１に示したように、本発明の同時スイッチングノイズ評価方法では、ＬＳＩ１０の電源配線上の入出力ピンごとに、入出力バッファ、ボンディングワイヤ、リードフレーム、パッド容量、及び各入出力ピンに接続される外部回路を信号源や負荷として詳細にモデル化する。以下、本発明によるＬＳＩのモデル化について説明する。
【００１７】
まず、ＬＳＩ全体を外部負荷、パッケージ、入出力バッファ、パッド容量、電源配線（リング配線、内部電源配線）、内部負荷▲１▼、内部負荷▲２▼、内部信号源、外部信号源に切り分けて考える。
【００１８】
次に、入出力部を作成する。図３乃至図７のようにセルごとにモデルを作成し、それぞれのセルを図１のように実際のピン配置通りに並べ、結合させる。また、ＬＳＩ内部については、内部負荷▲１▼、内部負荷▲２▼、内部信号源、内部電源配線の抵抗でモデル化する。内部のデカップリングキャパシタや内部電源配線間容量など第２の電源（ＶＤＤ）と接地用電源（ＶＳＳ）の間に存在する容量成分を内部負荷▲１▼とし、入力バッファの出力につながる内部回路の容量成分を内部負荷▲２▼とし、出力バッファへの入力となる内部回路の出力信号は内部信号源としてモデル化する。ここで、内部負荷▲２▼は入力バッファセルのモデルに組み込まれ、内部信号源は出力バッファセルのモデルに組み込む。さらに、内部負荷▲１▼と内部電源配線の抵抗を用いて分布定数によるモデル化を行う。
【００１９】
最後に、図８に示すＬＳＩ内部の電源配線の抵抗と内部負荷▲１▼を用いて作成した分布定数モデルを、作成した入出力部の各モデルに結合させ、ＬＳＩ全体のモデルを作成する。
【００２０】
ここで、入出力バッファのモデル化には、レイアウトデータなどから得られるトランジスタレベルのもの、もしくはトランジスタレベルと同等の解析精度をもつ回路モデルを使用する。また、電源配線等の容量、抵抗、インダクタンスの値は、設計対象の半導体装置（ＬＳＩ）の設計仕様と構成を踏まえ過去の設計事例などから設定、または実際のレイアウト情報から抽出する。シミュレーションを実行するときには、入出力バッファへの入力信号のタイミング等をすべて指定する。
【００２１】
以上のように、本発明の半導体装置の同時スイッチングノイズ評価方法は、ＬＳＩ全体のモデル化において入出力ピンごとにモデル化を行うことを特徴とし、同時スイッチングノイズの高精度な見積もりを可能にする。
【００２２】
次に、図３乃至図７を参照しながら、ＬＳＩ１０の電源のリング配線（ＩＯＲＰＢ）９上の各入出力セルに対応させる複数のセルのモデルの各々について説明する。
【００２３】
図１に示したＬＳＩ１０において、電源のリング配線９上に配置される入出力セルには、大別して、入出力バッファセル１と、電源セル２とがある。さらに、入出力バッファセル１には、入力バッファ１ａを有する入力バッファセルと、出力バッファ１ｂを有する出力バッファセルとがある。また、電源セル２には、第１の電源（ＶＤＥ）セル２ａと、第２の電源（ＶＤＤ）セル２ｂと、接地用電源（ＶＳＳ）セル２ｃとがある。
【００２４】
図３に、図１のＬＳＩモデルに使用される出力バッファセルのモデルを示す。
【００２５】
図３の例では、出力バッファ１ｂのスイッチング時の電位変動分を考慮するため、出力バッファ１ｂと接続する電源のリング配線９の、第１の電源（ＶＤＥ）ライン５１、第２の電源（ＶＤＤ）ライン５２、接地用電源（ＶＳＳ）ライン５３のそれぞれについて、抵抗値、インダクタンス値及び容量値が図示のように設定されている。なお、Ｒ１乃至Ｒ６はリング配線９上の１セル（出力バッファセル）当たりの抵抗を表し、Ｌ１乃至Ｌ６はリング配線９上の１セル（出力バッファセル）当たりのインダクタンスを表し、Ｃ１乃至Ｃ６はリング配線９上の１セル（出力バッファセル）当たりの容量を表す。そして、図３の出力バッファセルのモデルは、入力信号の信号源８と、外部負荷の容量７と、パッドの容量Ｃｐａｄと、パッケージ３のボンディングワイヤやリードフレームの抵抗３ａ、インダクタンス３ｂとを含めて構成されている。
【００２６】
図４に、図１のＬＳＩモデルに使用される入力バッファセルのモデルを示す。図４に示したように、入力バッファ１ａのスイッチング時の電位変動分を考慮するため、入力バッファ１ａと接続する電源のリング配線９の、第１の電源ライン５１、第２の電源ライン５２、接地用電源ライン５３のそれぞれについて、抵抗値、インダクタンス値及び容量値が図示のように設定されている。そして、入力バッファ１ａを有する入力バッファセルのモデルは、入力信号の信号源８と、内部負荷の容量Ｃ０と、パッドの容量Ｃｐａｄと、パッケージ３のボンディングワイヤやリードフレームの抵抗３ａ、インダクタンス３ｂとを含めて構成されている。
【００２７】
図５に、図１のＬＳＩモデルに使用される第１の電源（ＶＤＥ）セル２ａのモデルを示す。図５に示したように、入出力バッファのスイッチング時の電位変動分を考慮するため、電源のリング配線９の、第１の電源ライン５１、第２の電源ライン５２、接地用電源ライン５３のそれぞれについて、抵抗値、インダクタンス値及び容量値が図示のように設定されている。そして、第１の電源セル２ａのモデルは、第１の電源ライン５１と接続するパッケージ３のボンディングワイヤやリードフレームの抵抗３ａ、インダクタンス３ｂを含めて構成されている。
【００２８】
図６に、図１のＬＳＩモデルに使用される第２の電源（ＶＤＤ）セル２ｂのモデルを示す。図６に示したように、入出力バッファのスイッチング時の電位変動分を考慮するため、電源のリング配線９の、第１の電源ライン５１、第２の電源ライン５２、接地用電源ライン５３のそれぞれについて、抵抗値、インダクタンス値及び容量値が図示のように設定されている。そして、第２の電源セル２ｂのモデルは、第２の電源ライン５２と接続するパッケージ３のボンディングワイヤやリードフレームの抵抗３ａ、インダクタンス３ｂを含めて構成されている。
【００２９】
図７に、図１のＬＳＩモデルに使用される接地用電源（ＶＳＳ）セル２ｃのモデルを示す。図７に示したように、入出力バッファのスイッチング時の電位変動分を考慮するため、電源のリング配線９の、第１の電源ライン５１、第２の電源ライン５２、接地用電源ライン５３のそれぞれについて、抵抗値、インダクタンス値及び容量値が図示のように設定されている。そして、接地用電源セル２ｃのモデルは、接地用電源ライン５３と接続するパッケージ３のボンディングワイヤやリードフレームの抵抗３ａ、インダクタンス３ｂを含めて構成されている。
【００３０】
また、図８は、図１のＬＳＩモデルに使用される内部負荷容量と内部電源配線のモデルを示す。図８の例は、スイッチング時の電位変動分を考慮するため、内部負荷容量と内部電源配線のモデルは、第２の電源（ＶＤＤ）モデルを表す所定の抵抗網の抵抗５と、接地用電源（ＶＳＳ）モデルを表す所定の抵抗網の抵抗５と、ＬＳＩ内部のデカップリングキャパシタや内部電源配線間容量などの所定の容量成分（内部負荷▲１▼）を表す所定の容量６とを含めて構成されている。
【００３１】
ここで、図８の内部負荷・内部電源配線モデルでは、抵抗と容量で電源モデルが表現されているが、実際のＬＳＩ内部電源配線を考えた場合、抵抗と容量に加え、若干のインダクタンス成分も存在することが想定される。より正確なモデルでシミュレーションを行うという観点からすると、内部負荷・内部電源配線モデルを、抵抗、容量、インダクタンスで表現することが望ましい。ただし、必要とされるノイズ見積もりの精度に応じて、抵抗、容量、インダクタンスのいずれかのパラメータを省略してもよい。図８のモデル例では、インダクタンス成分を省略している。
【００３２】
図１、図３乃至図８のような詳細なモデルを使用し、入出力ごとの入力信号をすべて指定することで、現実の入出力タイミング・パターンでの同時スイッチングノイズ検証が可能となり、高精度の見積もりが可能である。
【００３３】
また、ＬＳＩの構成や入出力タイミング・パターンを詳細にわたってシミュレーションすることが可能なため、設計初期からノイズの見積もりを行い、仕様変更等によるノイズ対策を講じることで設計工数の無駄を省くことが可能である。
【００３４】
図２は、本発明の同時スイッチングノイズ評価方法を用いた設計手順を説明するためのフロー図である。
【００３５】
まず、設計対象のＬＳＩの設計仕様や構成を決定する（Ｓ１）。
【００３６】
次に、本発明の同時スイッチングノイズ評価方法により、ＬＳＩの同時スイッチングノイズを解析する（Ｓ２）。このステップＳ２では、プログラムを用いた回路シミュレーション用実行ファイルの作成、及び回路シミュレータによるシミュレーションの実行とノイズ解析が行われる。
【００３７】
上記回路シミュレーション用実行ファイルの作成では、実行ファイルを出力するプログラムに対し、入力として回路パラメータ・回路モデル設定ファイルを与える。これら設定ファイルはシミュレーション実行用回路モデル作成のための各種パラメータや部品として使用される回路モデルを記述しており、実際のレイアウト情報から抽出、もしくは過去の設計事例から想定される値や回路モデルの指定などを行う。
【００３８】
回路パラメータ、及び回路モデルとして、第一に、入出力セル・電源セルの外部に存在する情報、つまりプリント基板情報及びパッケージ情報が定義される。具体的には、プリント基板情報を出力バッファの出力負荷となる外部負荷容量として、パッケージ情報を各入出力セル・電源セルにそれぞれ対応するボンディングワイヤ、及びリードフレームの抵抗、インダクタンスの値として定義する。第二に、入出力セル・電源セルの回路情報を定義する。具体的には、電源電圧値（第１の電源（ＶＤＥ）、第２の電源（ＶＤＤ）、接地用電源（ＶＳＳ）の値）、入出力セル・電源セルの配置情報、各入出力バッファへの入力となる信号源の動作周波数・スルーレート（遷移時間）・動作タイミング・入出力電圧、さらに入出力バッファ自体の回路モデル記述、パッド容量、入力バッファの出力負荷（内部容量▲２▼）である。第三に、ＬＳＩ内部の回路情報を定義する。具体的には、ＬＳＩ内部の電源配線や電源のリング配線の抵抗・容量・インダクタンス、及びＬＳＩ内部に存在するデカップリングキャパシタなどの負荷（内部容量▲１▼）の値である。
【００３９】
以上のように、実行ファイル作成プログラムへの入力として、回路パラメータ・回路モデル設定ファイルを与えることで、回路シミュレーション用実行ファイルを作成する。さらに、この作成された実行ファイルを用いて、回路シミュレータによるシミュレーションを実行して、ＬＳＩの同時スイッチングノイズの解析が行われる。
【００４０】
ステップＳ２で同時スイッチングノイズの解析が行われると、設計者は、シミュレーション結果に基づいて、ＬＳＩに発生しうる同時スイッチングノイズの量が所定のレベル未満であるか否かを判断する（Ｓ３）。
【００４１】
ステップＳ３で同時スイッチングノイズの量が所定のレベル未満である場合、ＬＳＩのレイアウト設計を行う（Ｓ４）。そして、レイアウト設計を行ったＬＳＩに対して、前記回路パラメータや回路モデルの精度を必要に応じて上げるために電源配線の抵抗などの回路パラメータや入出力バッファの回路モデルをレイアウトデータから抽出する。その後、再度、本発明の同時スイッチングノイズ評価方法を用いたＬＳＩの同時スイッチングノイズの解析を行う（Ｓ５）。
【００４２】
逆に、ステップＳ３で同時スイッチングノイズの量が所定のレベルを超える場合には、同時スイッチングノイズの量を低減するよう、ステップＳ１で決定したＬＳＩの設計仕様と構成を変更する（Ｓ７）。ステップＳ７を行った後、上記のステップＳ２に戻って、再度、本発明の同時スイッチングノイズ評価方法を用いたＬＳＩの同時スイッチングノイズの解析を行う。
【００４３】
ステップＳ５で同時スイッチングノイズの解析が行われると、設計者は、シミュレーション結果に基づいて、レイアウト設計後のＬＳＩに発生しうる同時スイッチングノイズの量が所定のレベル未満であるか否かを判断する（Ｓ６）。
【００４４】
ステップＳ６で同時スイッチングノイズの量が所定のレベル未満である場合、ＬＳＩの設計工程を終了する。逆に、所定のレベルを超える場合には、ステップＳ７に戻り、ＬＳＩの同時スイッチングノイズの量を低減するよう、設計仕様と構成を変更する。
【００４５】
設計初期段階において、レイアウト情報やプリント基板情報が未決定であり、抵抗、容量、インダクタンスの正確な値が分からない場合には、ノイズの見積もり段階として過去の設計事例から予想される値を用いてノイズ評価を行うこともできる。
【００４６】
図２に示したように、本発明によれば、半導体装置の同時スイッチングノイズの見積もりを設計の初期段階から行うことが可能であり、半導体装置の設計工数の無駄を省くことができる。また、ＬＳＩのレイアウト情報から回路パラメータや回路モデルを抽出することで回路パラメータや回路モデルの精度向上が可能であるため、設計最終段階のノイズ検証も可能である。
【００４７】
図９は、入出力タイミングの調整前のＬＳＩモデルの同時スイッチングノイズのシミュレーション結果を示す。図１０は、本発明の同時スイッチングノイズ評価方法で得られたノイズ見積もりに基づいて入出力タイミングを調整した後のＬＳＩモデルの同時スイッチングノイズのシミュレーション結果を示す。図９の波形に比べ、図１０の波形ではノイズ量が減少していることを検証できる。
【００４８】
（付記１）
半導体装置の同時スイッチングノイズを評価するノイズ評価方法であって、 前記半導体装置の電源配線上の入出力セルの各々を、入力バッファセル、出力バッファセル、第１の電源セル、第２の電源セル、接地用電源セルを含む複数のセルのモデルの中のいずれかに対応させる手順と、前記複数のセルのモデルのいずれかに対応させた前記入出力セルの各々に対し、前記半導体装置の設計仕様と構成を考慮して設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した容量、抵抗、インダクタンスの値を用いて、それぞれ個別のモデルを生成する手順と、前記半導体装置の内部に存在する内部負荷及び内部電源配線に対し、前記半導体装置の設計仕様と構成を考慮して設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した前記内部負荷の容量の値や前記内部電源配線の容量、抵抗、インダクタンスの値を用いて内部負荷・内部電源配線モデルを生成する手順と、前記入出力セルの各モデルと前記内部負荷・内部電源配線モデルとを結合して前記半導体装置の全体モデルを生成する手順とを有することを特徴とするノイズ評価方法。
【００４９】
（付記２）
前記入力バッファセルのモデルは、入力バッファの出力負荷となる容量と、パッド容量と、パッケージのボンディングワイヤやリードフレームの抵抗、インダクタンスとを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５０】
（付記３）
前記出力バッファセルのモデルは、出力バッファの出力負荷となる外部負荷の容量と、パッド容量と、パッケージのボンディングワイヤやリードフレームの抵抗、インダクタンスとを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５１】
（付記４）
前記第１の電源セルのモデルは、第１の電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５２】
（付記５）
前記第２の電源セルのモデルは、第２の電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５３】
（付記６）
前記接地用電源セルのモデルは、接地用電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５４】
（付記７）
前記内部負荷及び内部電源配線のモデルは、所定の内部容量と、所定の抵抗網の抵抗とを含めて構成されることを特徴とする付記１記載のノイズ評価方法。
【００５５】
（付記８）
前記ノイズ評価方法はさらに、各入出力バッファへの入力信号のタイミングを指定してシミュレーションを実行することにより、前記半導体装置の同時スイッチングノイズを解析する手順を有することを特徴とする付記１記載のノイズ評価方法。
【００５６】
（付記９）
前記ノイズ評価方法はさらに、前記シミュレーションの結果に基づいて、前記入力信号のタイミングを調整することにより、前記半導体装置の同時スイッチングノイズを解析する手順を有することを特徴とする付記８記載のノイズ評価方法。
【００５７】
（付記１０）
前記シミュレーションの結果に基づいて、前記半導体装置のノイズ見積もりを行うことを特徴とする付記８記載のノイズ評価方法。
【発明の効果】
上述したように、本発明のノイズ評価方法によれば、設計対象のＬＳＩで発生しうる同時スイッチングノイズを高い精度で見積もることができると共に、設計の初期段階からノイズ見積もりが可能であるため、本発明のノイズ評価方法を利用することにより、高品質なＬＳＩを効率よく設計することが可能である。
【図面の簡単な説明】
【図１】本発明の同時スイッチングノイズ評価方法に係るＬＳＩモデルを示す概略図である。
【図２】本発明の同時スイッチングノイズ評価方法を用いた設計手順を説明するためのフロー図である。
【図３】図１のＬＳＩモデルに使用される出力バッファセルのモデルを示す図である。
【図４】図１のＬＳＩモデルに使用される入力バッファセルのモデルを示す図である。
【図５】図１のＬＳＩモデルに使用される電源（ＶＤＥ）セルのモデルを示す図である。
【図６】図１のＬＳＩモデルに使用される電源（ＶＤＤ）セルのモデルを示す図である。
【図７】図１のＬＳＩモデルに使用される電源（ＶＳＳ）セルのモデルを示す図である。
【図８】図１のＬＳＩモデルに使用される内部負荷容量と電源配線のモデルを示す図である。
【図９】入出力タイミングの調整前のＬＳＩモデルのシミュレーション結果を示す波形図である。
【図１０】本発明によるノイズ見積もりに基づき入出力タイミングを調整した後のＬＳＩモデルのシミュレーション結果を示す波形図である。
【符号の説明】
１ 入出力バッファセル
１ａ 入力バッファ
１ｂ 出力バッファ
２ 電源セル
２ａ 第１の電源（ＶＤＥ）セル
２ｂ 第２の電源（ＶＤＤ）セル
２ｃ 接地用電源（ＶＳＳ）セル
３ パッケージ
３ａ ボンディングワイヤ、リードフレームの抵抗
３ｂ ボンディングワイヤ、リードフレームのインダクタンス
５ 内部電源配線の抵抗
６ 内部負荷▲１▼の容量
７ 外部負荷の容量
８ 信号源
９ 電源のリング配線（ＩＯＲＰＢ）
１０ 半導体装置（ＬＳＩ）
１１ 内部負荷▲２▼の容量
５１ 第１の電源（ＶＤＥ）ライン
５２ 第２の電源（ＶＤＤ）ライン
５３ 接地用電源（ＶＳＳ）ライン
Ｒ１−Ｒ６ リング配線上の１セル当たりの抵抗
Ｌ１−Ｌ６ リング配線上の１セル当たりのインダクタンス
Ｃ１−Ｃ６ リング配線上の１セル当たりの容量
Ｃｐａｄ パッドの容量
Claims (8)
- 半導体装置の同時スイッチングノイズを評価するノイズ評価方法であって、
前記半導体装置の電源配線上の入出力セルの各々を、入力バッファセル、出力バッファセル、第１の電源セル、第２の電源セル、接地用電源セルを含む複数のセルのモデルの中のいずれかに対応させる手順と、
前記複数のセルのモデルのいずれかに対応させた前記入出力セルの各々に対し、前記半導体装置の設計仕様と構成を考慮して設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した容量、抵抗、インダクタンスの値を用いて、それぞれ個別のモデルを生成する手順と、
前記半導体装置の内部に存在する内部負荷及び内部電源配線に対し、前記半導体装置の設計仕様と構成を考慮して設定、もしくは前記半導体装置の実際のレイアウト情報から抽出した前記内部負荷の容量の値や前記内部電源配線の容量、抵抗、インダクタンスの値を用いて内部負荷・内部電源配線モデルを生成する手順と、
前記入出力セルの各モデルと前記内部負荷・内部電源配線モデルとを結合して前記半導体装置の全体モデルを生成する手順と、
を有することを特徴とするノイズ評価方法。 - 前記入力バッファセルのモデルは、入力バッファの出力負荷となる容量と、パッド容量と、パッケージのボンディングワイヤやリードフレームの抵抗、インダクタンスとを含めて構成されることを特徴とする請求項１記載のノイズ評価方法。
- 前記出力バッファセルのモデルは、出力バッファの出力負荷となる外部負荷の容量と、パッド容量と、パッケージのボンディングワイヤやリードフレームの抵抗、インダクタンスとを含めて構成されることを特徴とする請求項１記載のノイズ評価方法。
- 前記第１の電源セルのモデルは、第１の電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする請求項１記載のノイズ評価方法。
- 前記第２の電源セルのモデルは、第２の電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする請求項１記載のノイズ評価方法。
- 前記接地用電源セルのモデルは、接地用電源ラインと接続するパッケージのボンディングワイヤ、リードフレームの抵抗、インダクタンスを含めて構成されることを特徴とする請求項１記載のノイズ評価方法。
- 前記内部負荷・内部電源配線モデルは、所定の内部容量と、所定の抵抗網の抵抗とを含めて構成されることを特徴とする請求項１記載のノイズ評価方法。
- 前記ノイズ評価方法はさらに、各入出力バッファへの入力信号のタイミングを指定してシミュレーションを実行することにより、前記半導体装置の同時スイッチングノイズを解析する手順を有することを特徴とする請求項１記載のノイズ評価方法。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008059553A (ja) * | 2006-07-31 | 2008-03-13 | Fujitsu Ltd | 半導体装置に対する同時動作信号ノイズ見積り方法、半導体装置の設計方法、ｐｃｂ基板の設計方法、およびプログラム |
| JP2008112233A (ja) * | 2006-10-30 | 2008-05-15 | Fujitsu Ltd | 電源ノイズ解析プログラム、記録媒体、電源ノイズ解析装置および電源ノイズ解析方法 |
| CN100416578C (zh) * | 2005-09-05 | 2008-09-03 | 威盛电子股份有限公司 | 电源分配系统的分析方法 |
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-
2002
- 2002-07-18 JP JP2002210175A patent/JP2004054522A/ja active Pending
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