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Bereich der Erfindung.
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Die
vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltungsvorrichtung
und insbesondere auf eine integrierte Halbleiterschaltungsvorrichtung
und ein automatisches Entwurfs-Verfahren, -Vorrichtung, -Programm,
die eine Entwurfstechnologie verwenden, die das Prüfen erleichtert.
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Beschreibung des Standes
der Technik.
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Grenzabtasten
(JTAG), das ein Schema für ein
Prüferleichterungsentwurf
ist, wurde 1990 wie in IEEE Standard 1149.1-1990 Standard Test Access Port
and Boundary-Scan Architecture beschrieben standardisiert und ist
ein Prüfverfahren,
das hauptsächlich
auf die Überprüfung der
Verdrahtungsverbindung zwischen LSIs zielt.
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1 ist
ein Diagram, das den schematischen Aufbau einer typischen Grenzabtastschaltung darstellt
(siehe zum Beispiel. "Fundamentals
and Application of JTAG Test" von
Kazumi Sakamaki, Seite 24, 2–2,
CQ Publication Co., Ltd. vom 1. Dezember 1998). Ein Grenzabtastregister
hat einen Multiplexer M1, ein Flip-Flop F1, ein Flip-Flop F2 und einen
Multiplexer M2. Der Multiplexer M1 empfängt eine serielle Signaleingabe
SI und eine Signaleingabe PI und wählt die Eingabe SI in Antwort
auf eine Anweisung Schieben_DR aus (Signal S). Das Flip-Flop F1
tastet die Ausgabe des Multiplexers M1 nach einem Schiebetakt ab
und gibt ein abgetastetes Signal als SO aus. Das Flip-Flop F2 tastet
die Ausgabe des Flip-Flop F1 nach einem Aktualisierungstakt (Aktualisierung_DR)
ab und gibt ein abgetastetes Signal aus. Der Multiplexer M2 empfängt die
Ausgabe des Flip-Flops F2 und das Signal PI und gibt basierend auf
einem Modussignal MODE eine der Eingaben an den Anschluss PO aus.
Bei einer Eingabezelle sind der Anschluss PI mit dem Eingangsanschluss und
der Anschluss PO mit einer internen Schaltung verbunden. Bei einer
Ausgabezelle sind der Anschluss PI mit der internen Schaltung und
der Anschluss PO mit dem Ausgangsanschluss verbunden. Eine Eingabe-/Ausgabe-Zelle
weist solch einen Aufbau auf, um jeweils wie in 2 gezeigt
zwei Schaltungen zu haben, die in Übereinstimmung mit der Eingabe
und der Ausgabe von der einen zu der anderen geschaltet werden.
Der serielle Eingabeanschluss SI empfängt TDI (Prüfdateneingabe) oder eine Ausgabe
TDO (Prüfdateneingabe)
der Grenzabtastschaltung von der vorhergehenden Stufe.
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Bei
der Granzabtastprüfung
führt ein
Platinenprüfer
eine Platinenprüfung
durch, indem auf solch einer Weise Prüfdaten eingegeben und ausgegeben
werden können,
um nacheinander Schieberegister in einer grenzabtastbaren Vorrichtung
auf einer Platine zu verbinden, die zu prüfen ist. Das Signal TDI von
dem Platinprüfer
wird mit dem TDI-Anschluss von der grenzabtastbaren Vorrichtung
verbunden, es wird von dem TDO-Anschluss der Vorrichtung ausgegeben
und dann mit dem TDI-Anschluss der grenzabtastbaren Vorrichtung
bei der nächsten
Stufe verbunden. Das Signal TDI wird auf diese Weise nacheinander
mit allen grenzabtastbaren Vorrichtungen auf der Platine verbunden.
Der TDO-Anschluss der letzten Vorrichtung wird mit dem TDO-Anschluss
des Platinprüfers
verbunden. Die Signale TCK und TMS von dem Platinprüfer werden
mit allen grenzabtastbaren Vorrichtungen in der Form eines Busses
verbunden. Die grenzabtastbare Vorrichtung hat ein Grenzabtastregister
(siehe 1), das zwischen dem externen I/O-Anschluss und
der internen Logik vorgesehen ist, und das Grenzabtastregister bildet
eine Abtastkette zwischen dem TDI-Anschluss und dem TDO-Anschluss.
Die grenzabtastbare Vorrichtung hat Anschlüsse TCK (Prüftakteingabeanschluss), TMS
(Prüfmodusauswahleingabe), TDI
(Prüfdateneingabeanschluss),
TDO (Prüfdatenausgabeanschluss)
und TRST (Prüfrückstellanschluss)
als externe Steueranschlüsse,
um die grenzabtastbare Steuerschaltung in dem LSI mit einer externen
Einheit zu verbinden, und sie wird durch Signale TCK, TMS usw. gesteuert.
Die grenzabtastbare Vorrichtung enthält eine TAP-(Prüfzugriffsanschluss)-Steuerung,
die eine Zustandsvorrichtung ist, um den Fluss einer Prüfanweisung
und der Daten an die Grenzabtastschaltung zu steuern, ein Anweisungsregister,
das einen Anweisungscode hält,
der von dem TDI-Anschluss geladen wurde, und einem Anweisungsdekodierer,
der ein Prüfsteuersignal
aus der Anweisung erzeugt, die in das Anweisungsregister geladen
wurde. Die grenzabtastbare Vorrichtung weist das Grenzabtastregister,
ein Überbrückungsregister
und ein Nutzerbestimmungsregister als Datenregister auf, die mit
dem TDI-Anschluss und dem TDO-Anschluss verbunden sind.
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2 ist
eine schematische Darstellung, die unter Berücksichtigung der I/O-Zellen
ein typisches herkömmliches
Beispiel des Layouts in einer ASIC-Vorrichtung (anwendungsspezifischer
IC) zeigt. Bei dem in der 2 gezeigten
Beispiel sind drei Arten von Puffern A (11), B (12)
und C (13) in dem Layoutbereich ("I/O-Bereich" genannt) zwischen den externen Kontaktanschlüssen und
einem inneren Bereich 10 in dem Umgebungsbereich eines Chips 1 angeordnet.
Jeder dieser Puffer 11, 12 und 13 weist
eine Grenzabtastzellstruktur mit einem Grenzabtastregister auf.
Eckzellen 14, die als Prüfsteuerschaltungen dienen,
sind an den vier Ecken vorgesehen, und ein Puffer 24 von
jeder Eckzelle 14 gibt Verdrahtungen 31, 32 und 33 frei,
um Prüfsignale zu übertragen.
Die Verdrahtungen 31, 32 und 33 sind globale
Verdrahtungen, die sich über
den I/O-Zellenbereich in dem Umgebungsbereich des Chips über eine
Anzahl von I/O-Zellen erstrecken. Die Verdrahtungen 31, 32 und 33 sind
auf einer Metallverdrahtungsschicht auf der oberen Schicht des Substrates angeordnet
und sind über Öffnungen
und Kontakte mit den Gateelektroden, den Drainanschlüssen oder weiteren
Bauteilen verbunden, die die Grenzabtastschaltungen 21, 22 usw.
in den I/O-Zellen bilden.
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Der
Betrieb des in der 2 gezeigten Chips wird kurz
erläutert.
In dem normalen Betriebsmodus dient eine I/O-Zelle als eine Pufferschaltung,
die ein Signal empfängt,
das an den Eingabeanschluss angelegt wurde, und die das Signal der
internen Schaltung zuführt
oder ein Signal von der internen Schaltung empfängt und das Signal von dem
Ausgangsanschluss ausgibt, oder ein Signal von einem I/O-Anschluss
empfängt,
der für
die Eingabe und für
die Ausgabe gemeinsam ist, und es an ihn ausgibt.
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Im
Prüfmodus
sind die Anschlüsse
der Vorrichtung von der internen Schaltung isoliert, und Prüfsignale
werden den Grenzabtastregistern zugeführt. Jedes Grenzabtastregister
dient als ein Schieberegister und gibt an den nicht dargestellten
TDO-Anschluss ein Signal aus, das von dem nicht dargestellten TDI-Anschluss
eingegeben wurde. Bei dem in 2 gezeigten
Beispiel weist jede I/O-Zelle solch einen Aufbau auf, um die Steuerschaltungen 21, 22 usw.
für die
Grenzabtastprüfung
einzuschließen,
und einige I/O-Zellen weisen Puffer 23 auf, um die globalen
Verdrahtungen freizugeben.
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Als
Einstellung der Ausgangsbelastbarkeit eines Prüfnetzes, das durch das Grenzabtastregister geht,
ist das folgende Verfahren (japanische Offenlegungsschrift Nr. 2002-26129)
bekannt. Nach dem Layout der I/O-Zellen werden nach diesem Verfahren die
Grenzabtastregister der I/O-Verbindung in leeren Bereichen in der
Nähe der
I/O-Zellen nach der Priorität
angeordnet, bevor zum Beispiel eine interne Logikschaltung angeordnet
wird, ein I/O-Steuergrenzabtastregister
wird an der mittleren Position zwischen den I/O-Verbindungsgrenzabtastregistern
oder der Seite des Chips angeordnet, die näher zu der mittleren Position
ist, dann werden Pufferzellen in den Prüfnetzen angeordnet, die den
Grenzabtastregistern entsprechen, die mit den Prüfsteuerschaltungen verbunden
sind, bevor das Layout und die Verdrahtungsmuster der Zahlen erzeugt
werden, die die anderen Schaltungen bilden, wobei die Einstellung
der Ausgangsbelastbarkeit zwischen den Prüfsteuerschaltungen und den
Grenzabtastregistern mit der minimalen Anzahl von eingefügten Puffern
durchgeführt
wird. Wie aus der nachfolgenden Beschreibung der vorliegenden Erfindung
offensichtlich wird, fügt die
vorliegende Erfindung, anders als das herkömmliche Verfahren, einen Puffer
in eine leere Zelle in dem I/O-Bereich ein.
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Es
gibt ein Entwurfverfahren für
eine Signalausbreitungsschaltung, die durch unabhängiges Bestimmen
eindeutig den optimalen Schaltungsaufbau bestimmen kann und die
den optimalen Entwurf erleichtern kann, um die Verzögerungszeit
der Signalausbreitungsschaltung zu minimieren, indem unabhängig die
Größe und die
Anzahl der Inverter oder der Puffer bestimmt wird, die einzufügen sind
(japanische Offenlegungsschrift Nr. 2001-290854).
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Allerdings
sind bei dem in 2 gezeigten Aufbau die Prüfschaltungen
zum Beispiel an den Ecken eines Chips angeordnet und werden die
Prüfsignale
von den Prüfschaltungen
den I/O-Zellen zugeführt.
Mit dem Anstieg der Chipgröße wird
daher die Verdrahtungslänge
länger
und steigt die Verzögerung
der Prüfsignale
aufgrund der Faktoren, wie zum Beispiel des Verdrahtungswiderstands
oder der potenzialfreien Kapazität,
an, wodurch der Grad der Signalunterdrückung an dem fernen Ende ansteigt. Dies
verringert die Genauigkeit und die Verlässlichkeit der Prüfung.
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Da
weiterhin der in 2 gezeigte Aufbau die Prüfsignale
von den Prüfschaltungen
verteilt, die an den Ecken angeordnet sind, kann eine Anpassung der
Verzögerung
nicht durchgeführt
werden.
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Jones
T. R. offenbart im Motorola Technical Developments, Schaumburg,
Illinois, US, Band 18, 1. März
1993, auf den Seiten 44 bis 49 ein JTAG-Takt-/Steuersignalverteilungsverfahren. Die Umgebung
der integrierten Halbleiterschaltung besteht aus I/O-Schaltungen,
die als ein Eingang, Ausgang oder durch direktionale Puffer konfiguriert
sind, um die Kernlogik mit der Verschaltung außerhalb der Anordnung zu verbinden.
Die I/O-Zellen sind als Grenzabtastzellen konfiguriert, die zusätzliche
Logik aufweisen.
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In
JP-2000-20222081-A ist ein Anordnungsverfahren eines Grenzabtastregisters
in einer integrierten Halbleiterschaltung offenbart. Ein Bereich, an
dem die Grenzabtastregisterzellen angeordnet sind, ist an den angrenzenden
Seiten der I/O-Schaltungszelle einer funktionalen Kernzelle vorgesehen, die
Grenzabtastregisterzellen sind angeordnet, um der I/O-Schaltungszelle gegenüberzustehen,
um eine funktionale Zelle zu bilden, an der die Eingabe-/Ausgabe-Anschlüsse der
funktionalen Kernzelle und die Eingabe-/Ausgabe-Anschlüsse der
Grenzabtastregisterzellen gebildet werden, um als Eingabe-/Ausgabe-Anschlüsse nach
außen
zu dienen, und die funktionale Zelle ist auf einem Chip angeordnet, wobei
die Grenzabtastregisterzellen angrenzend zu einer I/O-Schaltungszelle
angeordnet sind.
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Dementsprechend
ist es eine Aufgabe der vorliegenden Erfindung, eine geeignete integrierte Halbleiterschaltungsvorrichtung
bereitzustellen, die zum Beispiel für ASIC anpassbar ist und die
einen Anstieg in der Verzögerung
eines Prüfsignals,
das entlang des Umfangbereiches des Chips zu übertragen ist, und eine Verschlechterung
in der Signalunterdrückung
unterdrücken
kann und die eine Verzögerungsanpassung
gewähren
kann, und ein Verfahren, eine Vorrichtung und ein Programm für den automatischen
Entwurf der integrierten Halbleiterschaltungsvorrichtung bereitzustellen.
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Diese
und andere Aufgaben der vorliegenden Erfindung werden durch eine
integrierte Halbleiterschaltungsvorrichtung nach dem unabhängigen Anspruch
1, eine Entwurfsautomationsvorrichtung für eine integrierte Halbleiterschaltungsvorrichtung
nach dem unabhängigen
Anspruch 5, ein Entwurfsautomationsverfahren für eine integrierte Halbleiterschaltungsvorrichtung
nach dem unabhängigen
Anspruch 7 und ein Computerprogramm nach dem unabhängigen Anspruch
9 gelöst.
Die abhängigen
Ansprüche behandeln
vorteilhafte Weiterentwicklungen der Erfindung.
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Die
vorliegende Erfindung weist zum Beispiel den Vorteil auf, dass eine
integrierte Halbleiterschaltung wie zum Beispiel ein ASIC, die mit
dem Prüferleichterungsentwurfverfahren
konstruiert wurde, eine Verzögerung
eines Prüfsignals
und eine Signalverschlechterung unterdrücken kann, die durch eine leere
Zelle verursacht wurde, und eine Einstellung der Verzögerung sichern
kann, wodurch die Zuverlässigkeit
und die Genauigkeit einer Prüfung
verbessert wird.
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Da
weiterhin die vorliegende Erfindung die Verbindung von Prüfnetzen
und die Einfügung
von Verstärkern
auf der Systemseite ermöglichen
kann, indem die I/O-Zellen basierend auf der Spezifikation der Vorrichtung
zur Zeit des Entwurfes einer integrierten Halbleiterschaltung lediglich
angeordnet werden, hat die vorliegende Erfindung den zusätzlichen
Vorteil, dass die Entwurf- und Entwicklungskosten für einen
Prüferleichterungsentwurf
verringert werden und dass es einfacher wird, einer geringen Produktion von
mehrfachen Arten von Vorrichtungen gewachsen zu sein.
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1 ist
eine Darstellung, die den Aufbau einer herkömmlichen Grenzabtastzelle zeigt.
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2 ist
eine Darstellung, die das Layout eines I/O-Bereiches einer herkömmlichen
integrierten Halbleiterschaltung zeigt.
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3 ist
ein Darstellung, die den Aufbau eines Ausführungsbeispieles zur vorliegenden
Erfindung zeigt.
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4 ist
eine Darstellung, die den Aufbau des Ausführungsbeispiels zur vorliegenden
Erfindung zeigt.
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5 ist
eine Darstellung zur Erklärung
einer Eckzelle in 4 und der Prüfsignale, die an einen I/O-Bereich
zu übertragen
sind.
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6 ist
eine Darstellung, die den Aufbau eines Eingabepuffers nach dem Ausführungsbeispiel zeigt.
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7 ist
eine Darstellung, die den Aufbau eines Ausgabepuffers nach dem Ausführungsbeispiel zeigt.
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8 ist
eine Darstellung, die ein Systemprozessfluss nach dem Ausführungsbeispiel
zeigt.
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9 ist
ein Diagramm, das ein Beispiel einer Netzliste zur Analyse zeigt,
um einen Verstärker auszuwählen.
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Ein
bevorzugtes Ausführungsbeispiel
der vorliegenden Erfindung wird nachfolgend unter Bezug auf die
beiliegenden Zeichnungen erklärt.
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3 ist
ein Diagramm, das den schematischen Aufbau einer integrierten Halbleiterschaltung nach
einem Ausführungsbeispiel
der vorliegenden Erfindung zeigt. Unter Bezug auf 3 sind
die leeren Zellen, die jeweils eine Verstärkerschaltung aufweisen, geeignet
in einem leeren Zellenbereich angeordnet, in dem keine I/O-Zellen
in einem I/O-Bereich in dem Umfangsbereiches eines Chips angeordnet
sind, in dem in diesem Ausführungsbeispiel I/O-Zellen
angeordnet sind. Insbesondere sind Verdrahtungen 31, 32 und 33,
um ein Prüfsignal
an einer Anzahl an I/O-Zellen in dem I/O-Bereich zu übertragen,
in dem I/O-Bereich über eine
Anzahl von I/O-Zellen in der Layoutrichtung der I/O-Zellen vorgesehen,
um globale Verdrahtungen zu bilden. Von diesen Zellen, über die
die Verdrahtungen 31, 32 und 33 gehen,
sind eine leere Zelle A 16 und eine leere Zelle B 17 geeignet
angeordnet, die einen Übertragungsweg
für ein
Prüfsignal
bilden und die jeweils eine Verstärkerschaltung 25 aufweisen,
die das Prüfsignal empfängt und
das Prüfsignal
ausgibt.
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Bei
diesem Ausführungsbeispiel
sind verschiedene Arten von leeren Zellen, die Verstärkerschaltungen
aufweisen, die sich untereinander in der Ausbreitungsverzögerungszeit,
der Treiberleistung und der Größe usw.
unterscheiden, vorher so vorgesehen, dass die Einstellung der Verzögerung auf solch
einer Weise durchgeführt
werden kann, dass die Entwurfbedingungen erfüllt werden, in dem selektiv
die Verstärkerschaltung
angeordnet wird, die die optimale Ausbreitungsverzögerungszeit
und Treiberleistung hat. Dies kann die Zuverlässigkeit und die Genauigkeit
einer Prüfung
erhöhen.
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In 3 ist
die leere Zelle C 15 eine Durchgangszelle, die keinen Verstärker aufweist,
das heißt, eine
leere Zelle, durch die die globalen Verdrahtungen 31, 32 und 33 direkt
durchgehen. Abgesehen von dem Layout der leeren Zellen 16 und 17,
die die optimale Verstärkerschaltung 25 in
einem leeren Bereich in dem I/O-Bereich aufweisen, über den
Prüfsignale 31, 32 und 33 gehen,
ist im Grunde der Aufbau in 3 gleich
dem in 2 gezeigten Aufbau. In 3 bezeichnen
die Bezugsziffern "21" und "22" in den Puffern (I/O-Zellen) 11, 12 und 13 wie
die in 2 eine Prüfsteuerschaltung
und -vorrichtung wie zum Beispiel ein Grenzabtastregister. Die Elemente 21 und 22 können als
ein Grenzabtastregister und als ein Flip-Flop für eine Abtastfahrtprüfung ausgestaltet sein,
wobei beide in einer einzelnen I/O-Zelle angeordnet sind, wie später beschrieben
wird. In diesem Fall bezeichnend "21" und "22" das Grenzabtastregister bzw. das Flip-Flop
für eine
Abtastpfadprüfung.
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Das
Ausführungsbeispiel
wird nachfolgend besonders und im Detail beschrieben. 4 ist
eine Darstellung, die schematisch ein Chiplayout nach dem Ausführungsbeispiel
der vorliegenden Erfindung zeigt. Bei dem Ausführungsbeispiel ist eine Prüfschaltung,
wie zum Beispiel eine Grenzabtastschaltung im voraus in jeder I/O-Zelle
versenkt, und ein Prüfnetz
wird auf solch eine Weise aufgebaut, dass die Verdrahtungsverbindung
durch ein automatisches Verdrahtungswerkzeug durchgeführt wird,
in dem diese I/O-Zellen zu der Zeit des Entwurfes einer Vorrichtung
angeordnet werden.
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Unter
Bezug auf 4 weist ein I/O-Bereich 40 in
dem Umfangsbereich eines Chips 1 als I/O-Zellen auf: einen
Eingabepuffer 11, der mit einem Eingabeanschluss 51 verbunden
ist, und einen Ausgabepuffer 12, der mit einem Ausgabeanschluss 52 verbunden
ist, und weiterhin weist er auf: einen Leistungszufuhrblock (Zelle) 18,
der mit einem Leistungszufuhranschluss (VDD) 53 verbunden
ist und einen Massenblock (GND) 19, der mit einem GND-Anschluss 54 verbunden
ist. Die Eckzellen 14, die die Prüfsteuerschaltungen bilden,
sind an den Ecken des Chips angeordnet. Der Chip 1 weist
weiterhin auf: Grenzabtastanschlüsse
(TDI, TMS, TCK, TDO, TRST) und Abtastpfadprüfanschlüsse (SIN, SCK, SOT) von denen
keine gezeigt sind. Die leeren Zellen 15, die jeweils eine
Verstärkerschaltung
aufweisen, um eine Signalverzögerung
eines Prüfnetzes
zu kompensieren, sind in einem leeren Bereich in dem I/O-Bereich 40 angeordnet,
in dem die I/O-Zellen und Zellen wie zum Beispiel der Leistungszufuhrblock und
der GND-Block nicht angeordnet sind.
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Die
Signalverdrahtungen (Prüfnetz) 33 für Prüfsteuersignale
SC1, SC2, SCN, SMC2 SFDR, CLKDR, MODE1 usw. sind globale Verdrahtungen, die
in dem I/O-Bereich 40 über
eine Anzahl von I/O-Zellen entlang der Seiten des Chips angeordnet sind.
Wenn das Layout der I/O-Zellen und das Layout der leeren Zellen
bestimmt werden, werden basierend auf den Anschlussinformationen
und den Layoutinformationen von dem Verdrahtungswerkzeug die Signalverdrahtungen 30 automatisch
mit den I/O-Zellprüfanschlüssen verbunden.
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Jede
der Verstärkerschaltungen,
die geeignet in den leeren Zellen angeordnet sind, durch die das
Prüfnetz
geht, enthält
einen Anfangsstufeninverter, der ein Signal empfängt, und gerade Stufen der Inverter,
die die Ausgabe des Anfangsstufeninverters empfangen und eine Ausgabestufe
bilden. Es gibt mehrere Arten von Verstärkerschaltungen, die jeweils
durch Kaskadenverbinden von geraden Stufen von CMOS-Invertern gebildet
sind und die sich voneinander in der Stromtreibeleistung (das Verhältnis der
Gatebreite eines Transistors zu der Gatelänge (W/L-Verhältnis) usw.)
der Ausgabestufe und in der Ausbreitungsverzögerungszeit (tpd) usw. unterscheiden.
Automatisch wird die optimale Verstärkerschaltung ausgewählt, die
die Bedingungen hinsichtlich der erforderlichen Ausbreitungs verzögerungszeit und
der Treibeleistung der Ausgabestufe erfüllen. Dieser Aufbau ist ein
Merkmal der vorliegenden Erfindung.
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5 ist
eine Darstellung für
ein Beispiel des Aufbaus einer Eckzelle 14A von 4.
Die Eckzelle 14A hat einen seriellen Eingang SIN und einen
seriellen Ausgang SOUT für
eine Abtastpfadprüfung
für eine
interne Schaltung und einen seriellen Eingang BSIN und einen seriellen
Ausgang BSOUT, die bei einer Grenzabtastprüfunng zu verwenden sind. Die Eckzelle 14A führt Takte
(2-Phasenabtasttakte) SC1 und SC2, Steuersignale SCM2, SB, RB, SCN
und Schiebe_DR (SFDR), ein Schiebetaktsignal CLKDR, einen Aktualisierungstakt
Aktualisierung_DR (UPDR) ein Modussignal MODE usw. den I/O-Zellen
und den leeren Zellen zu. Die Prüfsignale
TCK, TDI, TDO, TMS und TRST sind mit den Anschlüssen einer Prüfsteuerschaltung
10-1 verbunden. Die 4 und 5 zeigen
beispielhaft einige der Prüfsteuersignale,
auf die die vorliegende Erfindung nicht beschränkt ist.
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6 ist
eine Darstellung, die ein Beispiel des Aufbaus des Eingabepuffers 11 in 4 zeigt. Ein
Grenzabtastregister 111 empfängt ein paralleles Eingabesignal
PIN, ein serielles Eingabesignal BSIN, ein Schiebedatenregistersignal
(Schiebe_DR) SFDR und das Schiebetaktsignal CLKDR und gibt eine
serielle Ausgabe BSOUT aus. Die serielle Ausgabe BSOUT wird entweder
dem seriellen Eingang BSIN der nächsten
Zelle zugeführt
oder von dem TDO-Anschluss der Vorrichtung ausgegeben, wenn es die Zelle
der letzten Stufe in der Abtastkette in der Vorrichtung ist. Eine
Abtast-Flip-Flop-Schaltung 112 ist als eine Flip-Flop Schaltung
bekannt, die aufweist: einen Datenanschluss D, um Daten DIN von
einem Eingabeanschluss (der Ausgabe eines nicht dargestellten Eingabepuffers)
zu em pfangen, einen Taktanschluss C, um ein Abtasttakt zum Abtasten
eines Signals von dem Datenanschluss D bei der ansteigenden Flanke
zu empfangen, einen normalen Ausgabeanschluss Q, 2-Phasenabtasttaktanschlüsse SC1
und SC2, einen seriellen Eingabeanschluss SIN, einen seriellen Ausgabeanschluss
SOUT, einen Rückstellanschluss
RB und einen Rückstellanschluss
SB. Eine logische Schaltung 114 empfängt SB und SMC2, die Prüfsteuersignale
sind, und führt eine
solche Steuerung durch, um den Rückstellanschluss
SB der Abtast-Flip-Flop-Schaltung 112 freizugeben, um die
Ausgabe des Rückstellanschlusses SB
auf logisch 1 einzustellen, wenn zum Beispiel sich das Signal SB
auf einem niedri gen Pegel und das Signal SMC2 auf einem hohen Pegel
befinden. Eine logische Schaltung 116 empfängt RB und
SMC2, die Prüfsteuersignale
sind, und führt
eine solche Steuerung durch, um den Rückstellanschluss RB der Abtast-Flip-Flop-Schaltung 112 freizugeben,
um die Ausgabe des Rückstellanschlusses
RB auf logisch 0 rückzustellen,
wenn das Signal RB sich auf einem niedrigen Pegel und das Signal
SMC2 auf einem hohen Pegel befinden. Die logischen Schaltungen 114 und 116 können jeweils
durch ein SR-Flip-Flop gebildet werden, das seinen Ausgabeanschluss
S auf einen niedrigen Pegel stellt, wenn sich sein Anschluss SETB
auf einem niedrigen Pegel befindet, und das den Ausgabeanschluss
S auf einen hohen Pegel einstellt, wenn sich sein Anschluss SMC2
auf einem niedrigen Pegel befindet. Eine Schaltung 115 ist
auf diese Weise ausgestaltet, um ein normales Taktsignal CLK dem
Taktanschluss C der Abtast-Flip-Flop-Schaltung 112 zuzuführen, wenn
deren Anschluss SCN aktiv ist.
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Der
Betrieb des Eingabepuffers, der in 6 dargestellt
ist, wird kurz beschrieben. Bei dem normalen Betriebsmodus wird
das Datensignal DIN (Eingabedaten von dem Eingabeanschluss) durch
die Abtast-Flip-Flop-Schaltung 112 an der steigenden Flanke
des Taktsignals CLK abgetastet und an eine entsprechende interne
Schaltung als DOUT von einem Puffer 113 ausgegeben. Bei
dem Abtastpfadprüfmodus
(wenn SCN sich auf dem niedrigen Pegel befindet) wird das Taktsignal
CLK durch die Schaltung 115 so maskiert, dass es nicht
dem Taktanschluss C der Abtast-Flip-Flop-Schaltung 112 zugeführt wird.
Den Takten CK1 und CK2 entsprechend hält die Abtast-Flip-Flop-Schaltung 112 die
serielle Eingabe SIN und gibt das gehaltene Signal an den seriellen
Ausgabeanschluss SOUT aus. In dem Grenzabtastprüfmodus empfängt das Grenzabtastregister 111 das
Signal BSIN und gibt es als BSOUT unter der Steuerung einer nicht
dargestellten TAP-Steuerung aus.
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Als
eine Modifikation der in 6 gezeigten Schaltung kann die
Dateneingabe DIN direkt von dem Puffer 113 als BOUT ausgegeben
werden, ohne dass sie durch die Abtast-Flip-Flop-Schaltung 112 geht, und
die serielle Eingabe SIN kann von einem anderen Puffer als SOUT
ausgegeben werden. In diesem Fall sind die Anschlüsse SMC2
der Schaltungen 114 und 116 auf einen niedrigen
Pegel festgestellt, ist der Anschluss SCN der Schaltung 115 auf einen
niedrigen Pegel festgestellt und sind die Anschlüsse D, SC1 und SC2 der Abtast-Flip-Flop-Schaltung 112 auf
einem niedrigen Pegel festgestellt.
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7 ist
eine Darstellung, die ein Beispiel des Aufbaus des Ausgabepuffers 12 zeigt.
Ein Grenzabtastregister 121 empfängt das parallele Eingabesignal
PIN (Dateneingabe DIN von der internen Schaltung), das serielle
Eingabesignal BSIN, das Schiebedatenregistersignal (Schiebe_DR)
SFDR und das Schiebetaktsignal CLKDR und gibt die serielle Ausgabe
BSOUT aus und gibt die Daten aus, die durch einen Multiplexer (M2
in 1) von einem parallelen Ausgabeanschluss ausgewählt wurden.
Die Ausgabe BSOUT wird entweder dem seriellen Eingang BSIN der nächsten Zelle
zugeführt
oder von dem DTO-Anschluss der Vorrichtung ausgegeben, wenn es die
Zelle der letzten Stufe in der Abtastkette in der Vorrichtung ist.
Eine Abtast-Flip-Flop-Schaltung 122 ist eine bekannte Abtast-Flip-Flop-Schaltung, die aufweist:
einen Datenanschluss D, um Daten DIN von einer internen Schaltung
zu empfangen, einen Taktanschluss C, um einen Abtasttakt zum Abtasten
eines Signals von dem Datenanschluss D an der steigenden Flanke
zu empfangen, einen normalen Ausgabeanschluss Q, 2-Phasenabtasttaktanschlüsse SC1
und SC2, einen seriellen Eingabeanschluss SIN, einen seriellen Ausgabeanschluss SOUT,
einen Rückstellanschluss
RB und einen Rückstellanschluss
SB. Eine Logikschaltung 124 empfängt SB und SMC2, die Prüfsteuersignale
sind, und führt
eine solche Steuerung durch, um den Rückstellanschluss SB der Abtast-Flip-Flop-Schaltung 112 freizugeben,
um die Ausgabe des Rückstellanschlusses
SB auf logisch 1 zu stellen, wenn zum Beispiel das Signal SB sich
auf einem niedrigen Pegel befindet und das Signal SMC2 sich auf
einem hohen Pegel befindet. Eine Logikschaltung 126 empfängt RB und
SMC2, die Prüfsteuersignale
sind, und führt eine
solche Steuerung durch, um den Rückstellanschluss
RB der Abtast-Flip-Flop-Schaltung 122 freizugeben, um die
Ausgabe des Rückstellanschlusses RB
auf logisch 0 rückzustellen,
wenn das Signal RB sich auf einem niedrigem Pegel befindet und das
Signal SMC2 sich auf einem hohen Pegel befindet. Die Logikschaltungen 124 und 126 können jeweils
durch ein SR-Flip-Flop gebildet werden, der seinen Ausgabeanschluss
S auf einen niedrigen Pegel stellt, wenn sein Anschluss SETB sich
auf einem niedrigen Pegel befindet, und der seinen Ausgabeanschluss
S auf einen hohen Pegel einstellt, wenn sich sein Anschluss SMC2
auf einem niedrigen Pegel befindet. Eine Schaltung 125 ist
derart ausgebildet, das sie ein normales Taktsignal CLK dem Taktanschluss 10 der
Abtast-Flip-Flop-Schaltung 112 zuführt, wenn ihr Anschluss SCN
aktiv ist. Ein Multiplexer 123 empfängt eine Datenausgabe Q (parallele
Ausgabe) der Abtast-Flip-Flop-Schaltung 122 und eine parallele
Ausgabe PO des Grenzabtastregisters 121, und er gibt die
Datenausgabe Q der Abtast-Flip-Flop-Schaltung 122 als
DOUT aus, wenn das Modussignal MODE eine logisch 0 aufweist, und
er gibt die parallele Ausgabe PQ des Grenzabtastregisters 121 als
DOUT aus, wenn das Modussignal MODE eine logische 1 aufweist.
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Der
Betrieb des in 7 dargestellten Ausgabepuffers
wird kurz beschrieben. In dem normalen Betriebsmodus werden die
Daten DIN durch die Abtast-Flip-Flop-Schaltung 122 gehalten
und als DOUT ausgegeben. In dem Abtastpfadprüfmodus tastet die Abtast-Flip-Flop-Schaltung 122 die
serielle Eingabe SIN mittels einer Master-Slave-Halteschaltung ab, die
nach den Abtasttakten SC1 und SC2 gesteuert wird, und gibt die serielle
Ausgabe SOUT aus. In dem Grenzabtastprüfmodus wird das Signal BSIN
als BSOUT unter der Steuerung der nicht dargestellten TAP-Steuerung
ausgeben. Wenn das Modussignal MODE eine logische 1 aufweist, wird
ein Flip Flop F2 (siehe 1) des Grenzabtastregisters 121 als DOUT
ausgegeben.
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Als
eine Modifikation der in 7 gezeigten Schaltung kann die
Dateneingabe DIN direkt als DOUT ausgegeben werden, ohne dass sie
durch die Abtast-Flip-Flop-Schaltung 122 geht, und kann
die serielle Eingabe SIN von einem anderen Puffer als SOUT ausgegeben
werden. In diesem Fall sind die Anschlüsse SMC2 der Schaltungen 124 und 126 auf einem
niedrigen Pegel festgestellt, ist der Anschluss SCN der Schaltung 125 auf
einem niedrigen Pegel festgestellt und sind die Anschlüsse D, SC1
und SC2 der Abtast-Flip-Flop-Schaltung 122 auf einen niedrigen
Pegel festgestellt.
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Weitere
Modifikationen der Eingabepuffer und der Ausgabepuffer, die in 6 bzw.
in 7 gezeigt sind, können derart gestaltet werden,
dass sie ein Prüfsteuersignal
und eine Schaltsteuerschaltung aufweisen, so dass das Datensignal
DN von dem Eingabeanschluss (Benutzeranschluss) und die Ausgabedaten
DOUT an den Ausgabeanschluss (Benutzeran schluss) bei der Eingabe
und bei der Ausgabe des Prüfsignals
für die
interne Schaltung verwendet werden.
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Für die I/O-Zellen
für verschiedene
Arten von Puffern einschließlich
eines Eingabe-/Ausgabe-Puffers
zusätzlich
zu dem oben beschriebenen Eingabepuffer und Ausgabepuffer werden
Zellengrößen und Prüfanschlussinformationen
registriert, und ein Prüfnetz
aus SC1, SC2, SB, RB, SFDR, UPDDR usw. wird verbunden, in dem lediglich
eine Zellart ausgewählt
wird und die ausgewählte
Art in dem I/O-Bereich angeordnet wird. Weiterhin wird die optimale Verstärkerschaltung
ausgewählt,
und das automatische Layout und die Verdrahtung werden für die Signalleitungen
durchgeführt,
die der Prüfung
zugeordnet sind. Dieser Aufbau ist auch eines der Merkmale des Ausführungsbeispieles.
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Die
vorliegende Erfindung stellt auch eine CAD-Vorrichtung (computerunterstützer Entwurf) oder
eine EDA-Vorrichtung bereit (elektronische Entwurfsautomation) bereit. 8 ist
eine Darstellung, die den Prozessfluss einer Entwurfsautomationsvorrichtung
(EDA-System) nach
dem Ausführungsbeispiel
zeigt. Die Entwurfsautomationsvorrichtung hat Dateien (eine Speichereinheit),
die entsprechend Informationen (Datei 201) der I/O-Zellenlayoutposition, Informationen
(Datei 202) der I/O-Zellengröße, Informationen (Datei 203)
des I/O-Zellenprüfanschlusses, Technologieinformationen
einschließlich
Entwurfsinformationen (Datei 206) und Informationen (Datei 207) über eine
Verstärkerschaltung
speichert, die in einer leeren Zelle für jede Art von I/O-Zellen auf
einem Chip zu verlegen ist, die mit externen Anschlüssen zu
verbinden sind, einen Berechnungsabschnitt, der eine Verdrahtungslänge eines
Unternetzes zwischen angrenzenden I/O-Zellen für Prüfsignale (das als "Prüfnetz" bezeichnet wird)
berechnet, das mit einem Bereich für das Layout der I/O-Zellen
(der als "I/O-Bereich" bezeichnet wird)
an einem Randbereich eines Chips zu verbinden ist, in dem er sich
auf die Informationen der I/O-Zellenlayoutposition, die Informationen
der I/O-Zellengröße und die
Informationen des I/O-Zellenprüfanschlusses
in der Speichereinheit bezieht und die Verdrahtungslänge ausgibt (Berechnungsverfahren 204 der
Verdrahtungslänge des
Unternetzes), einen linearen Schaltungssimulator, wie zum Beispiel.
SPICE, einen Bestimmungsabschnitt, der Informationen über mindestens
einen Verdrahtungswiderstand und eine Kapazität für das Unternetz berechnet,
der den linearen Schaltungssimulator eine Schaltungssimulation durchführen lässt, um
die Verdrahtungsverzögerung
des Unternetzes und die Signalunterdrückung an einem Ende des Unternetzes
zu erfassen, und der eine optimale Verstärkerschaltung bestimmt, die
in eine leere Zelle einzufügen
ist, durch die das Unternetz geht, basierend auf den Informationen über die
Verstärkerschaltung,
die in der Speichereinheit gespeichert sind, wenn die Verdrahtungsverzögerung und
die Signalunterdrückung
hinsichtlich des Unternetzes sich außerhalb eines vorbestimmten
Bereichs des Erlaubten befinden, der in den Technologieinformationen
bestimmt ist (Verfahren 208 zur Bestimmung der Layoutpositionen
der leeren Zellen in Einheiten des Unternetzes), und einen Layoutabschnitt,
der eine leere Zelle einschließlich
der bestimmten Verstärkerschaltung
in dem I/O-Bereichentwurf verlegt. Der Bestimmungsabschnitt 208 bestimmt
die Verstärkerschaltung
und führt
eine Steuerung durch, um einen Schaltungssimulation für ein Unternetz
durchzuführen,
das durch Einfügung
einer ausgewählten
Verstärkerschaltung unterteilt
wurde, um eine Verdrahtungsverzögerung und
eine Signalunterdrückung
hinsichtlich des unterteilten Unternetzes zu erfassen, und er bestimmt,
ob oder ob nicht die Verdrahtungsverzögerung und die Signalunterdrückung hinsichtlich
des unterteilten Unternetzes sich innerhalb eines vorbestimmten
Bereichs des Erlaubten befinden, der in den Technologieinformationen
bestimmt ist, und er sucht nach einer optimalen Verstärkerschaltung,
indem er eine weitere Verstärkerschaltung
auswählt
oder indem er weiter das Unternetz unterteilt, wenn sich die Verdrahtungsverzögerung und
die Signalunterdrückung nicht
innerhalb des Bereichs des Erlaubten befinden. Die Funktionen und
die Verfahren dieser Abschnitte sollten vorzugsweise durch ein Programm
erreicht werden, das auf einem Computer wie zum Beispiel, eine EWS
(Engineering Work Station) läuft,
die ein CAD-System (DA-System) bildet.
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In 8 enthält diese
Datei 201 Informationen der Layoutpositionen der einzelnen
Zellen in dem I/O-Bereich wie zum Beispiel, einen I/O-Puffer, eine
Stromzufuhrzelle und eine leere Zelle als Informationen der I/O-Zelllayoutpositionen
für jede
Art.
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Die
Datei 202 enthält
Größeninformationen (X-,
Y-Informationen) als Information der Zellengröße der I/O-Zellen, der leeren
Zellen und des Stromzufuhrblocks.
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Die
Datei 203 enthält
Informationen der Layoutpositionen des Intrazellen-Prüfanschlusses
der I/O-Puffer und Informationen über zum Beispiel die Kapazität des Eingabeanschlusses, über die
Verdrahtungskapazität
eines Verbindungsgates des Prüfanschlusses
und über
eine Ausgangsimpedanz als Informationen des Prüfanschlusses, den jede I/O-Zelle
aufweist.
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Die
Datei 206 enthält
als Technologieinformationen Informationen der Stromzufuhr der Arten der
I/O-Zellen und einen Verzögerungswert
und eine Signalunterdrückung,
die sich innerhalb des Bereichs des Erlaubten für jedes Prüfnetz befinden sollen. Die Technologieinformationen
enthalten den Schichtnamen des Layouts, die Layoutnummer, die Verdrahtungsbreite,
die Entwurfregeln für
den Verdrahtungsabstand, die Parameter der Kapazität usw. als
Informationen der Halbleiterherstellung.
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Die
Datei 207 enthält
als leere Zelle (Füllzelle)
Verstärkerinformationen,
Informationen eines Verstärkers
für jedes
Netz, der vorher in einer leeren Zelle verlegt wurde (Treibeleistung,
Ausgangsimpedanz, die Kapazität
des Eingabeanschlusses des Verstärkers,
die Kapazität
der Verdrahtung usw.).
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Die
Informationen, die in diesen Dateien gespeichert sind, werden im
voraus in einer Speichervorrichtung als Zellenbibliotheksinformationen
in einem fertigen Entwurfsverfahren für die Vorrichtung gespeichert.
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Das
Berechnungsverfahren 204 der Verdrahtungslänge des
Unternetzes bestimmt das Layout der leeren Zellen in den Einheiten
der Unternetze. Insbesondere berechnen die Informationen über die Layoutposition,
die Zellengrößen und
die Prüfanschlüsse der
I/O-Zellen aus den Dateien 201, 202 und 203,
die Verdrahtungslängen
(einschließlich
des Abstandes zwischen der Verdrahtungsschicht und dem Substrat)
eines Unternetzes zwischen angrenzenden Zellen für jedes Prüfnetz (Signalverdrahtungen
für SC1,
SC2, SCN usw.) und geben die Informationen des angrenzenden Netzes
an die Datei 205 aus.
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Bei
dem Verfahren 208 zum Bestimmen der Layoutpositionen der
leeren Zellen in den Einheiten der Unternetze werden die Technologieinformationen aus
der Datei 206 erfasst, werden die Informationen des Prüfanschlusses
einer I/O-Zelle aus der Datei 203 erfasst, werden die Verstärkerinformationen
der leeren Zelle aus der Datei 207 erfasst, werden die Verdrahtungslänge eines
Unternetzes und die Informationen des angrenzenden Netzes aus der
Datei 20 erfasst, werden der Verdrahtungswiderstand R und die
Kapazität
C von jedem der Unternetze, die in der Datei 205 gespeichert
sind, und Netzinformationen (Netzlisteninformationen, Anweisungen
zur Art der Analyse, Messzielknoten und Signaleingabeinformationen),
die an den Schaltsimulator wie zum Beispiel, SPICE einzugeben sind,
automatisch erzeugt basierend auf den Informationen der Ausgabeimpedanz, der
Kapazitätsinformationen
des Eingabeanschlusses und der Informationen der Stromzufuhrspannung der
Puffer (23 in 3) in einer I/O-Zelle, die das
Unternetz treibt. Basierend auf den Netzinformationen führt der
Schaltsimulator eine Simulation durch, um die Verdrahtungsverzögerung und
die Signalunterdrückung
an dem Ende eines Unternetzes zu erhalten.
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Die
Schaltsimulation wird nachfolgend kurz diskutiert. Wie in 9 (die
auf 2 der Patentschrift 2 basiert) gezeigt ist, wird
zum Beispiel die Netzliste einer Simulation der Zielschaltung auf
solch einer Weise erzeugt, dass in einer I/O-Zelle ein CMOS-Inverter 71,
der die Ausgabestufe des Puffers bildet, der die Prüfsignalverdrahtung
frei gibt, einen Ausgangswiderstand Rout und eine Drain-Intersubstrat-Kapazität Cds aufweist,
und dass in einer angrenzenden I/O-Zelle ein CMOS-Inverter 72,
der als ein Empfänger
dient, um ein Signal zu empfangen, einen Eingangsgatewiderstand
Cin aufweist und dass eine Verdrahtung 73 des Unternetzes
einen Widerstand Rint × Lint
und einen Verdrahtungswiderstand Cint × Lint entsprechend der vorliegenden
Erfindung eine Verdrahtungslänge
Lint aufweist. Dann wird mit einer Eingabe des Pulssignals an den
Puffer 71, der die Unternetzverdrahtung 73 frei
gibt, eine Transientenanalyse durchgeführt, um das Ansteigen (oder
das Abfallen) des Signalverlaufes eines Signals an dem Endbereich
des Unternetzes zu analysieren.
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Wenn
das Ergebnis der Transientenanalyse in der Schaltsimulation zeigt,
dass die Verzögerung und
die Signalunterdrückung
an dem Ende des Unternetzes (dem Eingabeanschluss des CMOS-Inverters 72)
vorbestimmte Entwurfbedingungen erfüllt, die in den Technolo gieinformationen
definiert sind, wird keine Verstärkerschaltung
in eine leere Zelle eingefügt,
selbst wenn sich die leere Zelle zwischen angrenzenden I/O-Zellen
befindet.
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Wenn
sich die Verzögerung
und die Signalunterdrückung
außerhalb
des Bereiches der vorbestimmten Entwurfbedingungen befinden, wird
andererseits eine Teilung des Unternetzes 73 durchgeführt und
eine Verstärkerschaltung,
die aus zwei Invertern gebildet wird, in die Verdrahtung 73 eingefügt. Das
bedeutet, dass, wenn eine leere Zelle zwischen angrenzenden I/O-Zellen
angeordnet ist, eine einzelne Verstärkerschaltung aus den Verstärkerinformationen 207 der
leeren Zelle ausgewählt
und in die leere Zelle eingefügt
wird. Dann wird wieder eine Schaltsimulation an dem geteilten Unternetz
durchgeführt, das
durch Teilung mit der eingefügten
Verstärkerschaltung
erzeugt wurde, um damit die Verdrahtungsverzögerung des geteilten Unternetzes
und die Signalunterdrückung
an dem Ende zu erfassen. Wenn das ursprüngliche Unternetz in zwei Unternetze
unterteilt wird, entspricht zum Beispiel der Inverter 72 aus 9 einen
Eingangsstufeninverter INV1 der Verstärkerschaltung in dem ersten
geteilten Unternetz und entspricht der Inverter 71 aus 9 einen Ausgangsstufeninverter
INV2 der Verstärkerschaltung
in dem zweiten geteilten Unternetz. Die Unternetzverdrahtung 73 entspricht
einem geteilten Unternetz.
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Wenn
das Ergebnis der Schaltsimulation für jedes geteilte Unternetz
zeigt, dass die Verdrahtungsverzögerung
und die Signalunterdrückung
an dem Ende, wobei beides das geteilte Unternetz betrifft, die vorbestimmten
Entwurfbedingungen erfüllen,
wird das Layout der ausgewählten
Verstärkerschaltung
bestimmt. Wenn die Verdrahtungsverzögerung und die Signalunterdrückung an
dem Ende, wobei beides das geteilte Unternetz betrifft, sich außerhalb
des vorbestimmten Bereiches des Erlaubten befinden, wird andererseits
eine Verstärkerschaltung, die
eine hohe Treibeleistung (große
Größe) aufweist, eingefügt und die
Analyse in der Schaltsimulation wieder durchgeführt. Wenn mehrere (mehrfache)
leere Zellen hintereinander zwischen angrenzenden I/O-Zellen vorliegen,
kann das ursprüngliche
Unternetz weiter in vier oder acht Unternetze unterteilt werden,
indem Verstärkerschaltungen
mit mittleren Treibeleistungen in mehreren leeren Zellen angebracht werden,
und eine Einstellung kann durchgeführt werden, um die gewünschten
Charakteristiken zu erfüllen.
Die Verzögerungseinstellung
eines Prüfsignals, das
einer Vorrichtung entspricht, die zu entwerfen ist, wird auf diese
Weise automatisch durchgeführt.
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Wenn
ein Puffer zwischen zwei Punkten angeordnet wird, die voneinander
um eine bestimmte Entfernung beabstandet sind, und ein Signal zwischen
den zwei Punkten übertragen
wird, gibt es dann einen Aufbau, bei dem einzelner großer Puffer zwischen
den zwei Punkten angeordnet ist, und einen Aufbau, bei dem mehrere
Puffer einer geeigneten Größe zwischen
den zwei Punkten angeordnet sind. Der erste Fall hat den Nachteil,
dass die Verzögerungszeit
allgemein abnimmt, aber wenn die Verdrahtungslänge einen bestimmten Grenzwert überschreitet,
die Verzögerungszeit
ansteigt. Der zweite Fall kann die Bedingung erfüllen, dass die Verzögerungszeit
minimiert wird und dass die Anpassung der Signalverzögerung erleichtert
wird, während
er die Größe und die
Anzahl der Puffer beachten sollte. Das Verfahren, das in der japanischen
Patentoffenlegungsschrift 2001-290854 beschrieben wurde, kann verwendet
werden, das den optimalen Schaltungsaufbau einfach bestimmen und
das den optimalen Entwurf erleichtern kann, um die Verzögerungszeit der
Signalausbreitungsschaltung zu minimieren, in dem basierend auf
dem zweiten Verfahren unabhängig
voneinander die Größe und die
Anzahl der Inverter oder der Puffer bestimmt wird, die einzufügen sind.
Die Verwendung des Verfahrens beseitigt das Erfordernis einer wiederholten
Durchführung
der Schaltsimulation.
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Die
Layoutinformationen der bestimmten leeren Zelle werden dann in einer
Datei 209 gespeichert, und ein Verfahren 210 des
Entwerfens der leeren Zellen in dem I/O-Bereich wird durchgeführt.
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Basierend
auf den Layoutinformationen der I/O-Zellen und der leeren Zellen
werden die Layoutinformationen 211 des I/O-Bereiches erfasst.