JP4787592B2

JP4787592B2 - システムｌｓｉ

Info

Publication number: JP4787592B2
Application number: JP2005300153A
Authority: JP
Inventors: 泰宏縣; 利昭川崎; 政則白濱; 竜二西原; 真一角; 安衛山本; 博仁菊川
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-10-14
Filing date: 2005-10-14
Publication date: 2011-10-05
Anticipated expiration: 2025-10-14
Also published as: US20070097573A1; CN1949512B; US7884642B2; US7696779B2; US20100164542A1; CN1949512A; JP2007109939A

Description

本発明は、ロジック回路部と、複数のＩ／Ｏセルを含む入出力部とを備えたシステムＬＳＩに関するものであり、特に、Ｉ／Ｏセル以外にＩ／Ｏ電源を用いる回路を有するシステムＬＳＩに関する。

近年のシステムＬＳＩでは、ＬＳＩの周囲に入出力のためのＩ／Ｏセルを配置し（入出力部）、Ｉ／Ｏ電源（例えば２．５Ｖ）によって駆動する一方、Ｉ／Ｏセル群で囲まれた内側に、低電圧で動作する論理セルやＲＡＭセルを配置し（ロジック回路部）、ＣＯＲＥ電源（例えば１．０Ｖ）によって駆動する、といった構成が用いられている。

また、従来、メモリの冗長救済などのプログラムデバイスとして、電気ヒューズ回路が活用されている（例えば、特許文献１参照。）。従来の電気ヒューズ回路は、プログラムするためには通常のＭＯＳトランジスタで使用される電圧よりも高い電圧を必要としていた。ところが、近年、１３０ｎｍプロセス世代では、微細化により、例えばゲート材料で形成されたヒューズ素子を、通常の入出力回路で消費する電源（Ｉ／Ｏ電源）を用いてプログラムできるタイプのものが現れてきた。
特表平１１−５１２８７９号公報

ここで、プログラム電源としてＩ／Ｏ電源を用いる電気ヒューズ回路を、システムＬＳＩに配置し、電源接続する場合を考える。この場合、Ｉ／Ｏ電源セルから、ロジック回路部に電源配線を引き出して、電気ヒューズ回路まで延ばして接続する必要がある。

しかしながら、電気ヒューズ回路をプログラムする際には、１０〜２０ｍＡ程度の電流を必要とする。このため、Ｉ／Ｏ電源セルから電気ヒューズ回路までの電源配線は、インピーダンスを低く抑える必要があり、したがって、太い配線幅を確保する必要があった。これは、システムＬＳＩの面積効率の面で好ましくない。この問題は、電気ヒューズ回路に限らず、Ｉ／Ｏ電源を電源として用いる他の回路を配置する場合であっても、同様に起こり得る。

本発明は、かかる点に鑑み、システムＬＳＩにおいて、Ｉ／Ｏ電源を電源として用いる回路を、太い電源配線を形成することなく、低インピーダンスで、Ｉ／Ｏ電源と接続可能にすることを課題とする。

前記の課題を解決するために、本発明は、入出力部とロジック回路部とを備えたシステムＬＳＩとして、前記入出力部は、前記ロジック回路部の電源よりも供給電圧が高いＩ／Ｏ電源セルと、前記Ｉ／Ｏ電源セルから電源を供給するためのＩ／Ｏ電源配線が設けられた複数のＩ／Ｏセルとを備え、前記ロジック回路部は、前記Ｉ／Ｏ電源セルを電源として用いるＩ／Ｏ電源消費回路を備え、前記Ｉ／Ｏ電源消費回路は、前記複数のＩ／Ｏセルの少なくとも１つにおけるＩ／Ｏ電源配線から引き出された配線と、接続されているものである。そして、前記第１のＩ／Ｏ電源消費回路は、前記Ｉ／Ｏ電源セルをプログラム電源として用いる電気ヒューズ回路である。あるいは、前記ロジック回路部は、前記第１のＩ／Ｏ電源消費回路からみて前記複数のＩ／Ｏセルの反対側に設けられ、前記Ｉ／Ｏ電源セルを電源として用いる第２のＩ／Ｏ電源消費回路を備え、前記第２のＩ／Ｏ電源消費回路は、前記第１のＩ／Ｏ電源消費回路と、前記Ｉ／Ｏ電源セルから電源を供給するための第２の配線によって、接続されている。

本発明によると、Ｉ／Ｏ電源セルを電源として用いるＩ／Ｏ電源消費回路は、複数のＩ／Ｏセルの少なくとも１つにおけるＩ／Ｏ電源配線から引き出された配線と、接続されている。すなわち、Ｉ／Ｏ電源消費回路とＩ／Ｏ電源セルとの接続のために、Ｉ／Ｏセルに元々設けられているＩ／Ｏ電源配線が、活用されている。これにより、Ｉ／Ｏ電源消費回路を、低インピーダンスで、Ｉ／Ｏ電源セルと接続することができ、しかも、太い電源配線を形成する必要がない。したがって、Ｉ／Ｏ電源消費回路が配置されたシステムＬＳＩを、より小さい面積で、かつ、性能良く、実現することができる。

本発明によると、Ｉ／Ｏ電源消費回路が配置されたシステムＬＳＩを、より小さい面積で、かつ、性能良く、実現することができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係るシステムＬＳＩの構成を示す図である。図１において、システムＬＳＩ（ＳｏＣ）１は、ロジック回路部１１と、その周辺に配置された入出力部１２とを備えている。入出力部１２は、Ｉ／Ｏ電源セルとしての２．５Ｖ電源セル１３と、複数の入出力セル（Ｉ／Ｏセル）１４とを備えている。また、ロジック回路部１１には、様々なロジック回路やＲＡＭ等の他に、第１のＩ／Ｏ電源消費回路としての電気ヒューズ回路１５が設けられている。電気ヒューズ回路１５は、プログラム電源として２．５Ｖ電源セル１３を用いる。図２は電気ヒューズ回路の回路図である。そして電気ヒューズ回路１５は、Ｉ／Ｏセル１４の少なくとも１つ（図１では３個）におけるＩ／Ｏ電源配線から引き出された、第１の配線としての２．５Ｖ電源配線１６と接続されている。

図３および図４はそれぞれ、Ｉ／Ｏセル１４のレイアウト図と回路図の一例である。図３および図４において、１７はグランド配線、１８は１．０Ｖ配線、１９は２．５Ｖ電源セル１３から電源を供給するためのＩ／Ｏ電源配線としての２．５Ｖ電源配線、４１は外部端子と接続するためのパッド、４２は２．５Ｖを電源とするインバータ、４３は１．０Ｖを電源とするインバータである。２．５Ｖ電源配線１９は、２．５Ｖ電源配線１６によって、電気ヒューズ回路１５に接続されている。

入出力部１２では、外部とのコミュニケーションのために、通常、システムＬＳＩ内部のロジック回路部１１の電源（ＣＯＲＥ電源）よりも電圧の高い電源（Ｉ／Ｏ電源）が用いられる。このため、入出力部１２には、Ｉ／Ｏ電源（２．５Ｖ電源セル１３）が配置されている。しかし、ロジック回路部１１ではＩ／Ｏ電源を用いないので、Ｉ／Ｏ電源は入出力部１２にのみ形成されている。

一方、プログラム電源としてＩ／Ｏ電源を用いる電気ヒューズ回路１５は、ＲＡＭの冗長置換のプログラム素子等として用いられるため、例えば、ＲＡＭとＩ／Ｏセル１４との間に配置される。そこで、図１および図３に示すように、電気ヒューズ回路１５を、Ｉ／Ｏセル１４に設けられた２．５Ｖ配線１９と、この２．５Ｖ配線１９からさらに引き出された２．５Ｖ配線１６とによって、２．５Ｖ電源セル１３と電気的に接続する。この構成により、各Ｉ／Ｏセル１４の内部に形成されたＩ／Ｏ電源配線を活用して、電気ヒューズ回路１５に低インピーダンスでＩ／Ｏ電源が接続される。したがって、２．５Ｖ電源セル１３から太い電源配線を引き出して形成する必要が無くなり、省面積化されたシステムＬＳＩを実現できる。

なお、電気ヒューズ回路のプログラムを行うのは製品出荷の検査時等であり、システムＬＳＩの通常動作の際には、電気ヒューズ回路のプログラム動作は行われない。このため、通常動作の際には、電気ヒューズ回路がＩ／Ｏ電源からの電流を消費することはない。したがって、Ｉ／Ｏセル１４における２．５Ｖ配線１９を介して、電気ヒューズ回路１５が２．５Ｖ電源セル１３と電気的に接続されていることが、システムＬＳＩの特性に影響を与えることはない。

また、２．５Ｖ配線１６は、最下または下から２番目の配線層に形成することが望ましい。通常、システムＬＳＩでは、最下層および第２層目のメタルはローカル配線として用いられる。したがって、ロジック回路部（ＣＯＲＥ）１１と入出力部１２とを接続する配線は、第３層目以上のメタル配線で形成されることが多い。このため、Ｉ／Ｏセル１４の近傍に配置された２．５Ｖ配線１６を、最下層または第２層目のメタル配線で形成することによって、配線層の有効活用を図ることができ、省面積化された、優れたシステムＬＳＩを実現できる。

（第２の実施形態）
図５は本発明の第２の実施形態に係るシステムＬＳＩの構成を示す図である。図５において、図１と共通の構成要素には図１と同一の符号を付している。図５のシステムＬＳＩ２において、ロジック回路部１１には、メッシュ状に形成されたグランド配線２１が配置されている。また、電気ヒューズ回路１５からみてＩ／Ｏセル１４の反対側に、第２のＩ／Ｏ電源消費回路としての電気ヒューズ回路２２が設けられており、この電気ヒューズ回路２２は、２．５Ｖ電源セル１３から電源を供給するための第２の配線としての２．５Ｖ配線２３によって、電気ヒューズ回路１５と接続されている。

ロジック回路部１１に配置されたロジック回路やＲＡＭの電源とＧＮＤは、通常、メッシュ状に形成され、電源およびＧＮＤパッドとそれぞれ接続された低インピーダンスの配線と、接続される。一方で、電気ヒューズ回路をプログラムする際には、Ｉ／Ｏ電源からＧＮＤに電流が流れ消費される。本実施形態では、メッシュ状のグランド配線２１と電気ヒューズ回路１５，２２とを接続する。これにより、低インピーダンスのグランド配線と接続された電気ヒューズ回路を有するシステムＬＳＩを実現できる。

なお、電気ヒューズ回路のプログラムを行うのは製品出荷の検査時等であり、システムＬＳＩの通常動作の際には、電気ヒューズ回路のプログラム動作は行われない。このため、通常動作の際には、グランド配線に電流を消費することがなく、システムＬＳＩの特性に影響を与えることはない。

また、本実施形態では、電気ヒューズ回路１５，２２が並列に配置されており、この電気ヒューズ回路１５，２２間を２．５Ｖ配線２３によって接続している。これにより、Ｉ／Ｏセル１４から遠い側の電気ヒューズ回路２２についても、低インピーダンスで、Ｉ／Ｏ電源と接続することができる。

また、２．５Ｖ配線２３は、最下または下から２番目の配線層に形成することが望ましい。通常、システムＬＳＩでは、最下層および第２層目のメタルはローカル配線として用いられる。従って、電気ヒューズ回路１５，２３間を接続する２．５Ｖ配線２３を、最下層または第２層目のメタル配線で形成することによって、配線層の有効活用を図ることができ、省面積化された、優れたシステムＬＳＩを実現できる。

（第３の実施形態）
図６および図７は本発明の第３の実施形態に係るシステムＬＳＩにおけるＩ／Ｏセル群の構成を示す図である。図６および図７において、（ａ）はレイアウト図、（ｂ）は（ａ）の破断線Ｘ−Ｘ’における断面図であり、図３と共通の構成要素には図３と同一の符号を付している。

図６において、各Ｉ／Ｏセル１４は外部端子に接続されるパッド４１を有し、また、グランド配線１７、１．０Ｖ配線１８および２．５Ｖ配線１９が設けられている。そして、パッド４１の下方の層に、Ｉ／Ｏ電源消費回路としての電気ヒューズ回路３１が設けられている。電気ヒューズ回路３１は、２．５Ｖ配線１９と、配線層Ｍ４を介して電気的に接続されている。

また図７において、第１のＩ／Ｏセル１４ａと第２のＩ／Ｏセル１４ｂとの間に、フィラーセル３２が設けられている。第１および第２のＩ／Ｏセル１４ａ，１４ｂ、並びにフィラーセル３２には、グランド配線１７、１．０Ｖ配線１８および２．５Ｖ配線１９が設けられている。そして、フィラーセル３２の下方の層に、Ｉ／Ｏ電源消費回路としての電気ヒューズ回路３３が設けられている。電気ヒューズ回路３３は、２．５Ｖ配線１９と、配線層Ｍ４を介して電気的に接続されている。

近年のシステムＬＳＩでは、多層配線化がすすみ、８〜１２層の配線層を形成するようになってきている。そして、Ｉ／Ｏセルのパッドは上層の配線層で形成されるため、パッド下部がデッドエリアとなっている場合がある。そこで、図６に示すように、Ｉ／Ｏセル１４のパッド４１の下方に、２〜３層の配線層で形成される電気ヒューズ回路３１を配置する。これにより、電気ヒューズ回路３１がＩ／Ｏ電源配線すなわち２．５Ｖ配線１９の直近に配置され、これらをつなぐ配線が短くて済み、かつ、回路面積に無駄が生じない。したがって、面積オーバーヘッドが無く、かつ、電気ヒューズ回路にＩ／Ｏ電源を低インピーダンスで接続できる、優れたシステムＬＳＩを実現できる。

また、システムＬＳＩの中には、入出力回路を持たず、電源配線のみが設けられ、Ｉ／Ｏセル同士を接続する役割をもついわゆるフィラーセルを有するものがある。そこで、図７に示すように、フィラーセル３２の下方に、２〜３層の配線層で形成される電気ヒューズ回路３３を配置する。これにより、電気ヒューズ回路３３がＩ／Ｏ電源配線すなわち２．５Ｖ配線１９の直近に配置され、これらをつなぐ配線が短くて済み、かつ、回路面積に無駄が生じない。したがって、面積オーバーヘッドが無く、かつ、電気ヒューズ回路にＩ／Ｏ電源を低インピーダンスで接続できる、優れたシステムＬＳＩを実現できる。

なお、上述の各実施形態では、Ｉ／Ｏ電源の電圧を２．５Ｖ、ＣＯＲＥ電源の電圧を１．０Ｖとして説明したが、本発明における電源電圧は、これに限られるものではない。

また、上述の各実施形態では、電気ヒューズ回路を例にとって説明したが、本発明はこれに限られるものではなく、Ｉ／Ｏ電源を電源として用いる他の回路を配置する場合でも、同様に適用可能である。

また、上述の各実施形態では、ロジック回路部の周囲に入出力部が配置されている構成のシステムＬＳＩを例にとって説明したが、ロジック回路部と入出力部との位置関係は、これに限定されるものではない。

本発明は、例えば、優れたプログラム特性を有する電気ヒューズ回路が設けられたシステムＬＳＩの省面積化にとって、有用である。

本発明の第１の実施形態に係るシステムＬＳＩの構成図である。電気ヒューズ回路の回路図である。Ｉ／Ｏセルのレイアウト図である。Ｉ／Ｏセルの回路図である。本発明の第２の実施形態に係るシステムＬＳＩの構成図である。本発明の第３の実施形態に係るシステムＬＳＩにおけるＩ／Ｏセル群の構成図である。本発明の第３の実施形態に係るシステムＬＳＩにおけるＩ／Ｏセル群の構成図である。

１，２システムＬＳＩ
１１ロジック回路部
１２入出力部
１３２．５Ｖ電源セル（Ｉ／Ｏ電源セル）
１４Ｉ／Ｏセル
１４ａ第１のＩ／Ｏセル
１４ｂ第２のＩ／Ｏセル
１５電気ヒューズ回路（第１のＩ／Ｏ電源消費回路）
１６２．５Ｖ配線（第１の配線）
１９２．５Ｖ配線（Ｉ／Ｏ電源配線）
２１グランド配線
２２電気ヒューズ回路（第２のＩ／Ｏ電源消費回路）
２３２．５Ｖ配線（第２の配線）
３１電気ヒューズ回路（Ｉ／Ｏ電源消費回路）
３２フィラーセル
３３電気ヒューズ回路（Ｉ／Ｏ電源消費回路）
４１パッド

Claims

入出力部と、ロジック回路部とを備えたシステムＬＳＩであって、
前記入出力部は、
前記ロジック回路部の電源よりも供給電圧が高いＩ／Ｏ電源セルと、
前記Ｉ／Ｏ電源セルから電源を供給するためのＩ／Ｏ電源配線が設けられた複数のＩ／Ｏセルとを備え、
前記ロジック回路部は、
前記Ｉ／Ｏ電源セルを電源として用いる第１のＩ／Ｏ電源消費回路を備え、
前記第１のＩ／Ｏ電源消費回路は、前記複数のＩ／Ｏセルの少なくとも１つにおけるＩ／Ｏ電源配線から引き出された第１の配線と、接続されており、
前記第１のＩ／Ｏ電源消費回路は、前記Ｉ／Ｏ電源セルをプログラム電源として用いる電気ヒューズ回路である
ことを特徴とするシステムＬＳＩ。
入出力部と、ロジック回路部とを備えたシステムＬＳＩであって、
前記入出力部は、
前記ロジック回路部の電源よりも供給電圧が高いＩ／Ｏ電源セルと、
前記Ｉ／Ｏ電源セルから電源を供給するためのＩ／Ｏ電源配線が設けられた複数のＩ／Ｏセルとを備え、
前記ロジック回路部は、
前記Ｉ／Ｏ電源セルを電源として用いる第１のＩ／Ｏ電源消費回路を備え、
前記第１のＩ／Ｏ電源消費回路は、前記複数のＩ／Ｏセルの少なくとも１つにおけるＩ／Ｏ電源配線から引き出された第１の配線と、接続されており、
前記ロジック回路部は、
前記第１のＩ／Ｏ電源消費回路からみて前記複数のＩ／Ｏセルの反対側に設けられ、前記Ｉ／Ｏ電源セルを電源として用いる第２のＩ／Ｏ電源消費回路を備え、
前記第２のＩ／Ｏ電源消費回路は、前記第１のＩ／Ｏ電源消費回路と、前記Ｉ／Ｏ電源セルから電源を供給するための第２の配線によって、接続されている
ことを特徴とするシステムＬＳＩ。
請求項１または２において、
前記入出力部は、前記ロジック回路部の周囲に配置されている
ことを特徴とするシステムＬＳＩ。
請求項１または２において、
前記第１の配線は、前記第１のＩ／Ｏ電源消費回路と、２個以上の前記Ｉ／ＯセルにおけるＩ／Ｏ電源配線とを、接続するものである
ことを特徴とするシステムＬＳＩ。
請求項１または２において、
前記第１の配線は、最下または下から２番目の配線層に形成されている
ことを特徴とするシステムＬＳＩ。
請求項２において、
前記第２の配線は、最下または下から２番目の配線層に形成されている
ことを特徴とするシステムＬＳＩ。
請求項１または２において、
前記ロジック回路部は、メッシュ状に形成されたグランド配線を備え、
前記第１のＩ／Ｏ電源消費回路は、前記グランド配線に接続されている
ことを特徴とするシステムＬＳＩ。
請求項１乃至７のうちいずれか１つにおいて、
前記複数のＩ／Ｏセルは、外部端子に接続されるパッドに接続されており、
前記第１のＩ／Ｏ電源消費回路は、前記パッドの下方の層に設けられている
ことを特徴とするシステムＬＳＩ。
請求項１乃至７のうちいずれか１つにおいて、
前記複数のＩ／Ｏセルのうちの第１および第２のＩ／Ｏセルのそれぞれが、外部端子に接続されるパッドに接続され、
フィラーセルが、前記第１および第２のＩ／Ｏセルの間に設けられ、
前記第１のＩ／Ｏ電源消費回路は、前記フィラーセルの下方の層に設けられている
ことを特徴とするシステムＬＳＩ。