JP2006216840A - 半導体装置 - Google Patents

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Abstract

【課題】 パッド幅の狭い半導体装置であっても、電源リングに対して外部からの電流を十分に供給できるようにする。
【解決手段】 複数の配線層１１〜１４、１５Ａで構成されたパッドと、電源用のパッドを介して供給される電源を内部回路に供給するためのリング状に形成された電源リングＲ１とを備え、電源リングの上方及び下方にそれぞれ設けたビアＶＩＡにより電源用のパッドと電源リングとを接続することで、パッド幅が狭くなっても、電源用パッドと電源リングとを接続するためのビアを少なくとも従来の２倍配置可能にし、電源リングに対して供給可能な電流量を増大させる。
【選択図】 図２

Description

本発明は、内部の回路に対して電源を供給するための電源リングを設けた半導体装置に関する。
従来、ＬＳＩ等の半導体装置においては、その内部に電源リングと呼ぶリング状に形成された配線を設けて、外部からの電源を内部回路に対して供給するものがある。電源リングが設けられた半導体装置では、外部電源（電源端子）に対して接続される電源用のパッド（あるいは当該パッドに接続された電源配線）と電源リングとがビア（スルーホールコンタクト）を介して接続されるとともに、電源リングと内部回路（より詳細には、内部回路の電源配線）とが必要に応じてビアや配線を介して接続される。これにより、電源用のパッドに供給される外部からの電源がビアを介して電源リングに供給され、さらに電源リングから内部回路に供給される（例えば、特許文献１参照。）。
また、半導体装置においては回路集積度を向上させるために、年々、半導体装置における配線幅等が小さくなり、それに伴ってパッドのピッチ（隣接するパッド間の間隔）も狭くなってきている。また、チップサイズの縮小等を図るために、入出力回路（Ｉ／Ｏ）の上方にパッドを配置するＩ／Ｏ上パッドの構造も適宜用いられている。
特開２０００−３０７０６３号公報
ここで、パッドの幅が十分広い従来の半導体装置では、パッドと電源リングとの間にそれらを電気的に接続するためのビアを多く配置することが可能であった。そのため、電源リングに対する十分な電流の供給が可能であった。
それに対して、パッドピッチが狭い狭ピッチパッドやＩ／Ｏ上パッドの半導体装置では、パッドの幅が狭くなり、ビアを配置可能な領域が減少する。つまり、従来と比較して電源リングとの間に配置できるビアの数が減少してしまい、電源リングに対する電流の供給量が減少する。また、一般に狭ピッチパッドやＩ／Ｏ上パッドの半導体装置は、集積度が向上することで電流消費が増大する。このように、狭ピッチパッドやＩ／Ｏ上パッドの半導体装置では、パッドと電源リングとを接続するビア数に制限が生じてしまい、電源リングに対して十分な電流を供給することが困難になってきている。
本発明は、狭ピッチパッドやＩ／Ｏ上パッドなどのパッド幅の狭い半導体装置であっても、電源リングに対して外部からの電流を十分に供給できるようにすることを目的とする。
本発明の半導体装置は、複数の配線層で構成されたパッドと内部回路に電源を供給するためのリング状に形成された電源リングとを有し、当該電源リングの上方及び下方にそれぞれ設けたビアにより電源用のパッドと電源リングとを接続する。
上記構成によれば、電源リングの上方及び下方にそれぞれビアを設けることにより、電源用パッドと電源リングとを接続するために配置可能なビアの数を少なくとも従来の２倍に増加させることができる。
本発明によれば、電源リングの上方及び下方にそれぞれビアを設けて電源用パッドと電源リングとを接続することにより、電源リングに電流を供給するためのビアを少なくとも従来の２倍配置することが可能となり、電源リングに対する電流の供給量を少なくとも従来の２倍に増加することができる。したがって、パッド幅が狭くなっても、電源リングに電流を供給するためのビアを十分に設けることができ、電源リングに対して外部からの電流を十分に供給することが可能になる。
以下、本発明の実施形態を図面に基づいて説明する。
図１（Ａ）、（Ｂ）は、本発明の実施形態による半導体装置の全体構成例を示す図である。図１（Ａ）は、本実施形態による半導体装置を上面側から模式的に示している。
図１（Ａ）において、１は半導体装置が形成される半導体チップであり、２は半導体チップ１内にて回路（回路素子や配線等）を形成可能な回路領域である。３は回路領域２の中央部分に形成された内部回路であり、４は内部回路３に対して電気信号を入出力するための入出力回路である。入出力回路４は、半導体チップ１（回路領域２）の外周部に配列して配置されており、それぞれの上方に（基板法線方向から見て重なるようにして）パッド５が配置される。つまり、図１（Ａ）に示した本実施形態による半導体装置は、入出力回路（Ｉ／Ｏ）４の上方にパッド５が配置されたＩ／Ｏ上パッドの構造の半導体装置である。
各パッド５は、プロービング部ＰＰとボンディング部ＷＢを有する。プロービング部ＰＰとボンディング部ＷＢは、後述するカバー膜の開口部に対応しており、電気的には接続されているが互いに異なる領域（カバー膜により分離されて独立した領域）である。プロービング部ＰＰは、プローブ針を接触させて電気信号を入出力し電気的特性の検査を行うプロセス完了後の針当て試験（プローブ検査）時にプローブ針を接触させるための領域である。また、ボンディング部ＷＢは、半導体装置と外部機器等とを電気的に接続するワイヤボンディング等のボンディングに使用するための領域である。
８は電源用のパッド５を介して供給される電源を内部回路３や入出力回路４に供給するためのリング状に形成された電源配線（電源リング）である。電源リング８は、回路領域２内に内部回路３を囲むように、かつ最上の配線層とは異なる配線層（上方側から３層目より下層（３層目を含む。）の配線層が望ましい。）に形成されている。電源リング８は、電源用パッドに接続される。以下では、説明の便宜上、図１（Ａ）に示した電源リング８が、外部からの正電源（電源電圧ＶＤＤ）を内部回路３や入出力回路４に供給するための電源リングであるとして説明するが、外部からの負電源（基準電位、例えばグランドＧＮＤ）を内部回路３や入出力回路４に供給するための電源リングは同様に設ければ良い。
なお、正電源を供給するための電源リング及び負電源を供給するための電源リングは、最上の配線層とは異なる配線層に内部回路３を囲むようにしてそれぞれ形成されたリング状の配線で構成されていれば良い。また、各電源リングの配置については、他の電源リングを含む配線と電気的に接触しない限り任意であり、例えば上面側から見て重なるように（つまり互いに異なる配線層に同じ形で）配置されていても良いし、大きさを異ならせて同一の配線層に配置されていても良い。
図１（Ｂ）は、図１（Ａ）のＩ−Ｉ間の断面を模式的に示している。図１（Ｂ）に示すように、入出力回路４の上方にパッド５が形成され、その上に例えばガラスで構成されたカバー膜（キャップ層）９が形成される。入出力回路４及びパッド５のそれぞれは、積層される複数の配線層で構成され、各配線層の配線は層間絶縁膜により電気的に絶縁されており必要に応じて導電部材で構成されたビアにより電気的に接続される。
また、上述したように、パッド５のプロービング部ＰＰとボンディング部ＷＢは、カバー膜９に覆われてはおらず、外部と電気的に接続可能になっている。また、パッド５において、異なる配線層に形成される配線を互いに接続するためのビアは、一般にプロービング部ＰＰの下方領域を除くその他の領域（ボンディング部ＷＢの下方領域を含む。）に配置される。つまり、通常、プロービング部ＰＰの下方領域には、ビアが配置されず、異なる配線層の配線間には層間絶縁膜のみが存在する。これは、パッドのプロービング部ＰＰにプローブ針を接触させて行う針当て試験（プローブ検査）により、プロービング部ＰＰの下層の配線、回路に損傷及び劣化等のダメージを与えないようにするためである。
ここで、図１に示したような半導体装置におけるＩ／Ｏ上パッドの構造について、図５を参照し説明する。なお、図５においては、図示しない電源端子に接続される電源用のパッドを示しており、入出力回路の上方に配置されたパッド部分及び電源リングのみを図示している。図５（Ａ）〜（Ｄ）は、パッドを構成する各配線層の配線を模式的に示した図である。また、図５（Ｅ）及び（Ｆ）は、図５（Ａ）〜（Ｄ）に示した配線を順次積層し構成されるパッドのＩ−Ｉ間の断面、及びＩＩ−ＩＩ間の断面をそれぞれ模式的に示している。
図５において、１１は最上の配線層（第１配線層）に形成される配線であり、例えばアルミニウム層（以下、単に「アルミ層」と称す。）で構成される。１２は、第１配線層の１つ下層である２層目の配線層（第２配線層）に形成される配線であり、テクノロジ等に応じて例えばアルミ層、Ｃｕ（銅）層で構成される。同様に、１３は第２配線層の１つ下層である３層目の配線層（第３配線層）に形成される配線、１４は第３配線層の１つ下層である４層目の配線層（第４配線層）に形成される配線であり、例えばアルミ層、Ｃｕ層でそれぞれ構成される。Ｒ４は電源リングであり、一例として第４配線層に形成されている。なお、各配線層の配線及び電源リングＲ４は、層間絶縁膜により電気的に絶縁されており、必要に応じて後述するビアにより電気的に接続される。
ＶＩＡは、異なる配線層の配線を電気的に接続するためのビアであり、導電部材（例えば、タングステン）で構成される。なお、図５においては、下層側の配線にその１つ上層の配線と接続するためのビアＶＩＡを図示している。つまり、図５において、ｎ層目の配線層（第ｎ配線層）に示すビアＶＩＡは、第ｎ配線層に形成された配線と第（ｎ−１）配線層に形成された配線とを電気的に接続するためのものである。
また、１６−１はプロービング部ＰＰとなるカバー膜の開口領域であり、１７はボンディング部ＷＢとなるカバー膜の開口領域である。以下、カバー膜の開口領域１６−１を「プロービング部ＰＰのＣ窓」と称し、カバー膜の開口領域１７を「ボンディング部ＷＢのＣ窓」と称す。なお、１６−２、１６−３は、配線１２、１３において、最上層におけるプロービング部ＰＰのＣ窓に対応する領域（プロービング部ＰＰの下方領域）を示している。
上述したように針当て試験（プローブ検査）により下層の配線や回路がダメージを受けることを防止するために、異なる配線層の配線を接続するビアＶＩＡは、パッドにおけるプロービング部ＰＰのＣ窓１６−１の下方領域には配置されない。したがって、配線１１〜１４により構成されるパッドと電源リングＲ４とを電気的に接続するためのビアＶＩＡは、図５（Ｄ）に示したように、上面側から見てパッドと電源リングＲ４とが重なり合う領域全体に配置することはできず、その領域からプロービング部ＰＰのＣ窓１６−１の下方領域を除いた領域にだけ配置することができる。
ここで、図５から明らかなように、パッドピッチを狭くする、言い換えればパッドの幅ＰＷを狭くすると、パッドと電源リングＲ４を接続するためのビアＶＩＡを配置できる面積が減少する。したがって、配置可能なビア数の最大数が減少し、電源リングＲ４に供給できる電流の最大供給量も減少する。
この問題を回避する方法の１つとして、プロービング部ＰＰのＣ窓１６−１の幅ＣＷをパッドの幅ＰＷと同様に狭くしＣ窓１６−１の下方領域を縮小することで、パッドと電源リングＲ４を接続するためのビアＶＩＡを配置できる面積の減少を抑制する方法が考えられる。しかし、針当て試験（プローブ検査）に用いるプローブ針を小さくすることは非常に困難であり、プロービング部ＰＰのＣ窓１６−１の幅ＣＷには限界がある。そのため、プロービング部ＰＰのＣ窓１６−１の幅ＣＷを狭くすることで、配置可能なビア数の減少を抑制することは不可能である。
本発明の実施形態による半導体装置は、上述した問題を解決するために、パッドと電源リングとを接続するビアの数を増加させ、電源リングに対して供給可能な電流量の増大を図るものである。なお、以下に説明する第１〜第３の実施形態では、半導体装置の全体構成等については上述しているのでその説明は省略し、本実施形態の半導体装置におけるＩ／Ｏ上パッド（電源リングを含む）についてのみ説明する。以下の説明にて参照する図２〜図４においては、図示しない電源端子に接続される電源用のパッドを示し、入出力回路の上方に配置されるパッド部分及び電源リングのみを図示している。
（第１の実施形態）
本発明の第１の実施形態について説明する。
図２（Ａ）〜（Ｇ）は、第１の実施形態におけるＩ／Ｏ上パッドの構造を示した図である。図２（Ａ）〜（Ｅ）は、パッドを構成する各配線層の配線を模式的に示しており、図２（Ｆ）及び（Ｇ）は、図２（Ａ）〜（Ｅ）に示した配線を順次積層し構成されるパッドのＩ−Ｉ間の断面、及びＩＩ−ＩＩ間の断面をそれぞれ模式的に示している。この図２において、図５に示した構成要素と同一の構成要素には同一の符号を付している。
図２において、１１、１２、１３、１４、及び１５Ａは、それぞれ第１配線層、第２配線層、第３配線層、第４配線層、及び第５配線層に形成される配線である。第５配線層は、第４配線層の１つ下層である５層目の配線層である。配線１１は例えばアルミ層で構成され、配線１２、１３、１４、１５Ａは例えばアルミ層、Ｃｕ層で構成される。Ｒ１は電源リングであり、一例として第４配線層に形成されている。なお、各配線層の配線及び電源リングＲ１は、層間絶縁膜により電気的に絶縁され、必要に応じて後述するビアにより電気的に接続される。
ＶＩＡは、異なる配線層の配線を電気的に接続するビアであり、第ｎ配線層に図示したビアＶＩＡにより、第ｎ配線層の配線と第（ｎ−１）配線層の配線とが電気的に接続される。このビアＶＩＡは、導電部材（例えば、タングステン）で構成される。また、１６−１はプロービング部ＰＰのＣ窓（カバー膜の開口領域）であり、１７はボンディング部ＷＢのＣ窓（カバー膜の開口領域）である。１６−２、１６−３は、配線１２、１３において、プロービング部ＰＰのＣ窓１６−１に対応する領域（プロービング部ＰＰの下方領域）である。
図２に示したように第１の実施形態におけるＩ／Ｏ上パッドは、電源リングＲ１が形成されている第４配線層に対して、その１つ上層である第３配線層及び１つ下層である第５配線層にそれぞれ配線１３、１５Ａが形成されている。配線１３、１５Ａは、上面側（基板法線方向）から見て電源リングＲ１と重なり合う領域を有するように形成されている。
そして、第３配線層の配線１３と第４配線層に形成される電源リングＲ１とが、上面側から見てそれらが重なり合う領域のうちプロービング部ＰＰの下方領域を除いた領域に配置されたビアＶＩＡにより電気的に接続される。また、第４配線層に形成される電源リングＲ１と第５配線層の配線１５Ａとが、上面側から見てそれらが重なり合う領域に配置されたビアＶＩＡにより電気的に接続される。なお、電源リングＲ１と配線１５Ａとを接続するビアＶＩＡは、上面側から見て電源リングＲ１と配線１５Ａとが重なり合う領域に任意に配置可能であり、図２に示した例では当該領域全体にビアＶＩＡを配置している。
このように、第３配線層の配線１３と第４配線層の電源リングＲ１の接続に関しては、針当て試験（プローブ検査）により電源リングＲ１が損傷してしまうおそれがあるのでプロービング部ＰＰの下方領域にはビアＶＩＡを配置せず、それ以外の領域にビアＶＩＡを配置する。一方、第４配線層の電源リングＲ１と第５配線層の配線１５Ａの接続に関しては、針当て試験（プローブ検査）による損傷のおそれがないため、ビアＶＩＡを任意に配置している。
また、電源リングＲ１より上層側となる第３配線層の配線１３は、プロービング部ＰＰ領域外に配置されたビアＶＩＡにより外部電源に対して接続される第１配線層の配線１１に対して電気的に接続されており、電源リングＲ１より下層側となる第５配線層の配線１５Ａは、ボンディング部ＷＢ領域に配置されたビアＶＩＡにより第１配線層の配線１１に対して電気的に接続されている。すなわち、ボンディング部ＷＢにビアＶＩＡを配置することで、電源リングＲ１が形成される配線層よりも下層の配線層の配線に電流を供給できるようにしている。なお、電源リングＲ１が形成される配線層よりも下層の配線層の配線に電流を供給するために各層の配線を接続するビアＶＩＡを配置する位置は、ボンディング部ＷＢに限定されるものではなく、第１配線層の配線１１の下（ただしプロービング部ＰＰ領域以外）であれば任意である。
上述のように、電源リングＲ１に対してその上下に上面側から見て重なり合う領域を有するように（電源リングＲ１を上下から挟むように）、外部電源に対して接続される第１配線層の配線１１に接続された配線１３、１５Ａを形成し、電源リングＲ１と配線１３、１５Ａとをそれぞれ接続するビアＶＩＡを配置する。
これにより、図２（Ｆ）に断面を示したように、上面側から見て電源リングＲ１と配線１３、１５Ａとがそれぞれ重なり合う領域、かつパッドにおけるプロービング部ＰＰの下方領域においては、電源リングＲ１とその下層の配線１５ＡとがビアＶＩＡにより接続される。すなわち、当該領域においては、電源リングＲ１にその下層の配線１５Ａを介して電流が供給可能になる。
また、図２（Ｇ）に断面を示したように、上面側から見て電源リングＲ１と配線１３、１５Ａとがそれぞれ重なり合う領域のうちプロービング部ＰＰの下方領域を除いた領域においては、電源リングＲ１とその上層の配線１３及び下層の配線１５Ａの両方がビアＶＩＡにより接続される。すなわち、電源リングＲ１にその上層の配線１３と下層の配線１５Ａとをそれぞれ介して上側と下側の双方から電流が供給可能になる。
以上のように、第１の実施形態によれば、電源リングＲ１の上下に上面側から見て重なり合う領域を有するように配線１３、１５Ａを形成し、電源リングＲ１と配線１３、１５ＡとをビアＶＩＡにより接続する。すなわち、配線１３、１５Ａの双方から電源リングＲ１に電流が供給可能となるように、電源リングＲ１の上層側及び下層側の両方にビアＶＩＡを配置する。
これにより、図２と図５とを比較すれば明らかなように、電源リングＲ１に電流を供給するためのビアＶＩＡの数を少なくとも従来の２倍に増やせ、電源リングＲ１に対する電流の供給量を少なくとも従来の２倍に増加することができ、電源リングに対して外部からの電流を十分に供給することが可能になる。また、電源リングＲ１とその下層の配線１５Ａとを接続するビアＶＩＡは、プロービング部ＰＰの下方領域であるか否かにかかわらず、上面側から見て電源リングＲ１と配線１５Ａが重なり合う任意の領域に設けることが可能であるので、電源リングＲ１に電流を供給するためのビアＶＩＡを多数配置することができ、電源リングＲ１に対する電流の供給能力を従来と比較して著しく向上させることができる。
第１の実施形態は、狭ピッチのＩ／Ｏ上パッドにて、そのプロービング部ＰＰの下方領域に電源リングが配置される場合に非常に有効である。例えば、４０μｍピッチのＩ／Ｏ上パッドではプロービング部ＰＰのＣ窓幅が３４μｍであり、従来においては電源リングとパッドとを接続するためのビアが配置可能な幅は製造誤差等を考慮して４μｍであったが、それが第１の実施形態を適用することにより２倍の８μｍ幅と同様の効果が得られ、電源リングへの十分な電流供給が可能となる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図３（Ａ）〜（Ｆ）は、第２の実施形態におけるＩ／Ｏ上パッドの構造を示した図である。図３（Ａ）〜（Ｄ）は、パッドを構成する各配線層の配線を模式的に示しており、図３（Ｅ）及び（Ｆ）は、図３（Ａ）〜（Ｄ）に示した配線を順次積層し構成されるパッドのＩ−Ｉ間の断面、及びＩＩ−ＩＩ間の断面をそれぞれ模式的に示している。この図３において、図２に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
図３において、Ｒ２は電源リングであり、一例として第４配線層に形成されている。また、第１の実施形態と同様に、図３において第ｎ配線層に示したビアＶＩＡは、第ｎ配線層の配線と第（ｎ−１）配線層の配線とを電気的に接続するものである。
第２の実施形態における電源リングＲ２は、上面側から見て第３配線層の配線１３と重なり合う領域（プロービング部ＰＰの下方領域は除く。）の面積が増加するように、すなわち電源リングＲ２と配線１３とを接続するビアＶＩＡの配置可能な領域が広くなるように電源リングＲ２の幅が一部拡張され形成される。
図３に示した例では、上面側から見て形状が長方形の配線１３に直交するように形成されている電源リングＲ２は、プロービング部ＰＰの下方領域を除いた配線１３の下方領域において配線１３の長辺方向に電源リングＲ２が延長され、その幅がＣＯＮ２Ｂとなる。それ以外の領域での電源リングＲ２の幅はＣＯＮ２Ａ（ＣＯＮ２Ａ＜ＣＯＮ２Ｂ）である。すなわち、上面側から見てパッドと重なり合う領域（プロービング部ＰＰの下方領域は除く）での電源リングＲ２の幅ＣＯＮＢは、その領域以外での電源リングＲ２の幅ＣＯＮ２Ａより広い。
そして、配線１３と電源リングＲ２とが、上面側から見てそれらが重なり合う領域のうちプロービング部ＰＰの下方領域を除いた領域にてビアＶＩＡにより電気的に接続される。なお、配線１３はプロービング部ＰＰ領域外に配置されたビアＶＩＡにより外部電源に対して接続される第１配線層の配線１１に対して電気的に接続されている。
このように、第２の実施形態では、上面側から見て第３配線層の配線１３と重なり合う領域（プロービング部ＰＰの下方領域は除く。）の面積が増加するように、すなわち配線１３と電源リングＲ２を接続するためのビアＶＩＡの配置可能領域が増加するように、電源リングＲ２の幅を一部拡張して形成し、電源リングＲ２と配線１３を接続するビアＶＩＡを配置する。
これにより、図３（Ｅ）、（Ｆ）にそれぞれ断面を示したように、電源リングＲ２と配線１３とを接続するためのビアＶＩＡは、上面側から見て電源リングＲ２と配線１３が重なり合う領域のうち、プロービング部ＰＰの下方領域では従来と同様に配置されないが、プロービング部ＰＰの下方領域外では通常の幅ＣＯＮ２Ａより広い幅ＣＯＮ２Ｂの領域に配置することが可能となる。したがって、電源リングＲ２に電流を供給するためのビアＶＩＡの数を増加することができ、従来よりも多くの外部からの電流を電源リングに対して供給することが可能になる。
なお、図３に示した例では、プロービング部ＰＰの下方領域を除いた配線１３の下方領域においてのみ電源リングＲ２の幅を拡張しているが、これに限定されず、配置可能なビアの数は上述した第２の実施形態と同じとなるがプロービング部ＰＰの下方領域を含む配線１３の下方領域で電源リングＲ２の幅を拡張するようにしても良い。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。以下に説明する第３の実施形態は、上述した第１の実施形態及び第２の実施形態の双方を適用したものである。
図４（Ａ）〜（Ｇ）は、第３の実施形態におけるＩ／Ｏ上パッドの構造を示した図である。図４（Ａ）〜（Ｅ）は、パッドを構成する各配線層の配線を模式的に示しており、図４（Ｆ）及び（Ｇ）は、図４（Ａ）〜（Ｅ）に示した配線を順次積層し構成されるパッドのＩ−Ｉ間の断面、及びＩＩ−ＩＩ間の断面をそれぞれ模式的に示している。この図４において、図２に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
図４において、１５Ｂは、第５配線層に形成される配線である。また、Ｒ３は電源リングであり、一例として第４配線層に形成されている。また、第１、第２の実施形態と同様に、図４において第ｎ配線層に示したビアＶＩＡは、第ｎ配線層の配線と第（ｎ−１）配線層の配線とを電気的に接続するものである。
上述したように、第３の実施形態は、第１の実施形態及び第２の実施形態の特徴を兼ね備えたものであり、第３の実施形態における電源リングＲ３は、第２の実施形態における電源リングＲ２と同様に形成される。すなわち、電源リングＲ３は、上面側から見て第３配線層の配線１３及び第５配線層の配線１５Ｂと重なり合う領域の面積が増加するように、言い換えれば電源リングＲ３と配線１３、１５Ｂとを接続するビアＶＩＡの配置可能な領域が広くなるように電源リングＲ３の幅が一部拡張され形成される。
また、電源リングＲ３の上下に上面側から見て重なり合う領域を有するように配線１３、１５Ｂが形成されるとともに、配線１３、１５Ｂの双方から電源リングＲ３に電流が供給可能となるように、電源リングＲ３の上層側及び下層側の両方にビアＶＩＡが配置され、電源リングＲ３と配線１３、１５ＢとがビアＶＩＡにより接続される。
これにより、上述した第１の実施形態と同様に、電源リングＲ３の上層側及び下層側の両方にビアＶＩＡを配置することで、電源リングＲ３に電流を供給するためのビアＶＩＡの数を少なくとも従来の２倍に増やせ、電源リングＲ３に対する電流の供給量を少なくとも従来の２倍に増加することができる。さらに、上面側から見て電源リングＲ３と配線１３、１５Ｂが重なり合う領域、かつプロービング部ＰＰの下方領域外では通常の幅ＣＯＮ３Ａより広い幅ＣＯＮ３Ｂの領域にビアＶＩＡを配置することが可能となり、電源リングＲ３に電流を供給するためのビアＶＩＡの数を増加させることができる。したがって、電源リングに対して外部からの電流を十分に供給することが可能になる。
なお、図４に示した例に限定されず、プロービング部ＰＰの下方領域においても電源リングＲ３の幅を拡張するようにしても良く、この場合には、さらに電源リングＲ３と配線１５Ｂとを接続するビアＶＩＡの数を増加させることができる。
なお、図２〜図４に示した各実施形態におけるＩ／Ｏ上パッドにおいては、パッドにおけるプロービング部ＰＰとボンディング部ＷＢとをわかりやすくするために、それらの領域に対応して第２配線層の配線１２及び第３配線層の配線１３をそれぞれ２つに分けているが、配線１２、１３は、図２や図４に示す第５配線層の配線１５Ａ、１５Ｂのように一続きの連続した１つの配線であっても良い。その場合には、さらにビアＶＩＡを設けても良い。
また、上述した第１〜第３の実施形態においては、電源リングＲ１、Ｒ２、Ｒ３が第４配線層に形成される場合を一例として示しているが、電源リングが形成される配線層は最上の配線層とは異なる配線層であれば任意である。
また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
（付記１）複数の配線層で構成されたパッドと、
電源用の上記パッドを介して供給される電源を内部回路に供給するために、当該内部回路が形成された回路領域を囲むように形成されたリング状の電源リングとを備え、
上記電源用パッドと上記電源リングとが、当該電源リングの上方及び下方にそれぞれ設けたビアで接続されていることを特徴とする半導体装置。
（付記２）上記電源用パッドに接続するための上記電源リングの下方に設けたビアは、基板法線方向から見て上記電源用パッドと上記電源リングとが重なり合う領域に任意に配置されていることを特徴とする付記１記載の半導体装置。
（付記３）上記電源用パッドに接続するための上記電源リングの下方に設けたビアが、上記電源リングの下層の配線層を介して当該電源用パッドのボンディング領域に接続されていることを特徴とする付記２記載の半導体装置。
（付記４）上記電源用パッドに接続するための上記電源リングの上方に設けたビアは、当該パッドの針当て試験領域に対応する領域を除いた領域に配置されていることを特徴とする付記１記載の半導体装置。
（付記５）上記電源用パッドは針当て試験領域とボンディング領域とを含み、
上記電源用パッドに接続するための上記電源リングの上方に設けたビアは、当該電源用パッドの上記針当て試験領域を囲む領域と接続され、上記電源用パッドに接続するための上記電源リングの下方に設けたビアは、上記電源リングの下層の配線層を介して当該電源用パッドの上記ボンディング領域と接続されていることを特徴とする付記１記載の半導体装置。
（付記６）基板法線方向から見て上記電源用パッドと重なり合う領域を広くするように、当該重なり合う領域にて上記電源リングが一部拡張されていることを特徴とする付記１記載の半導体装置。
（付記７）基板法線方向から見て上記電源用パッドと重なり合う領域での上記電源リングの幅が、当該重なり合う領域とは異なる領域での上記電源リングの幅より広いことを特徴とする付記１記載の半導体装置。
（付記８）基板法線方向から見て上記電源用パッドと重なり合う領域のうち当該パッドの針当て試験領域を除く領域のみ上記電源リングの幅が、上記重なり合う領域とは異なる領域での上記電源リングの幅より広いことを特徴とする付記７記載の半導体装置。
（付記９）上記パッドは、入出力回路の上方に配置されていることを特徴とする付記１記載の半導体装置。
（付記１０）ｍ層の配線層（ｍは４以上の自然数）で構成されたパッドと、
電源用の上記パッドを介して供給される電源を内部回路に供給するために、基板法線方向から見て当該電源用パッドと交差し、かつ当該内部回路が形成された回路領域を囲むように、上記ｍ層の配線層における上方側からｎ番目の配線層（ｎは３以上かつ（ｍ−１）以下）に形成されたリング状の電源リングとを備え、
上記電源リングが、当該電源リングの上方及び下方に設けたビアにより、上記電源用パッドの（ｎ−１）番目の配線層及び（ｎ＋１）番目の配線層にそれぞれ接続されていることを特徴とする半導体装置。
（付記１１）上記電源用パッドの（ｎ−１）番目の配線層と当該パッドの針当て試験領域に対応する上記電源リングとの間には絶縁膜のみが存在することを特徴とする付記１０記載の半導体装置。
（付記１２）上記パッドは、入出力回路の上方に配置されていることを特徴とする付記１０記載の半導体装置。
（付記１３）複数の配線層で構成されたパッドと、
電源用の上記パッドを介して供給される電源を内部回路に供給するために、当該内部回路が形成された回路領域を囲むように形成されたリング状の電源リングとを備え、
基板法線方向から見て上記電源用パッドと重なり合う領域を広くするように、当該領域にて上記電源リングが一部拡張され、当該領域に設けたビアにより上記電源用パッドと上記電源リングとが接続されていることを特徴とする半導体装置。
（付記１４）複数の配線層で構成されたパッドと、
電源用の上記パッドを介して供給される電源を内部回路に供給するために、当該内部回路が形成された回路領域を囲むように形成されたリング状の電源リングとを備え、
基板法線方向から見て上記電源用パッドと重なり合う領域での上記電源リングの幅が、当該重なり合う領域とは異なる領域での上記電源リングの幅より広いとともに、上記重なり合う領域に設けたビアにより上記電源用パッドと上記電源リングとが接続されていることを特徴とする半導体装置。
（付記１５）基板法線方向から見て上記電源用パッドと重なり合う領域のうち当該パッドの針当て試験領域を除く領域のみ上記電源リングの幅が、上記重なり合う領域とは異なる領域での上記電源リングの幅より広いことを特徴とする付記１４記載の半導体装置。
（付記１６）上記パッドは、入出力回路の上方に配置されていることを特徴とする付記１４記載の半導体装置。
本発明の実施形態による半導体装置の全体構成の一例を示す図である。 第１の実施形態におけるＩ／Ｏ上パッドの一例を示す図である。 第２の実施形態におけるＩ／Ｏ上パッドの一例を示す図である。 第３の実施形態におけるＩ／Ｏ上パッドの一例を示す図である。 Ｉ／Ｏ上パッドを用いた半導体装置での問題点を説明するための図である。
符号の説明
１ 半導体チップ
２ 回路領域
３ 内部回路
４ 入出力回路（Ｉ／Ｏ）
５ パッド
８ 電源リング
９ カバー膜
ＰＰ プロービング部
ＷＢ ボンディング部
１１〜１４、１５Ａ、１５Ｂ 配線層
Ｒ１、Ｒ２、Ｒ３ 電源リング
ＶＩＡ ビア

Claims (10)

  1. 複数の配線層で構成されたパッドと、
    電源用の上記パッドを介して供給される電源を内部回路に供給するために、当該内部回路が形成された回路領域を囲むように形成されたリング状の電源リングとを備え、
    上記電源用パッドと上記電源リングとが、当該電源リングの上方及び下方にそれぞれ設けたビアで接続されていることを特徴とする半導体装置。
  2. 上記電源用パッドに接続するための上記電源リングの下方に設けたビアは、基板法線方向から見て上記電源用パッドと上記電源リングとが重なり合う領域に任意に配置されていることを特徴とする請求項１記載の半導体装置。
  3. 上記電源用パッドに接続するための上記電源リングの上方に設けたビアは、当該パッドの針当て試験領域に対応する領域を除いた領域に配置されていることを特徴とする請求項１又は２記載の半導体装置。
  4. 基板法線方向から見て上記電源用パッドと重なり合う領域を広くするように、当該重なり合う領域にて上記電源リングが一部拡張されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 基板法線方向から見て上記電源用パッドと重なり合う領域での上記電源リングの幅が、当該重なり合う領域とは異なる領域での上記電源リングの幅より広いことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  6. ｍ層の配線層（ｍは４以上の自然数）で構成されたパッドと、
    電源用の上記パッドを介して供給される電源を内部回路に供給するために、基板法線方向から見て当該電源用パッドと交差し、かつ当該内部回路が形成された回路領域を囲むように、上記ｍ層の配線層における上方側からｎ番目の配線層（ｎは３以上かつ（ｍ−１）以下）に形成されたリング状の電源リングとを備え、
    上記電源リングが、当該電源リングの上方及び下方に設けたビアにより、上記電源用パッドの（ｎ−１）番目の配線層及び（ｎ＋１）番目の配線層にそれぞれ接続されていることを特徴とする半導体装置。
  7. 複数の配線層で構成されたパッドと、
    電源用の上記パッドを介して供給される電源を内部回路に供給するために、当該内部回路が形成された回路領域を囲むように形成されたリング状の電源リングとを備え、
    基板法線方向から見て上記電源用パッドと重なり合う領域を広くするように、当該領域にて上記電源リングが一部拡張され、当該領域に設けたビアにより上記電源用パッドと上記電源リングとが接続されていることを特徴とする半導体装置。
  8. 複数の配線層で構成されたパッドと、
    電源用の上記パッドを介して供給される電源を内部回路に供給するために、当該内部回路が形成された回路領域を囲むように形成されたリング状の電源リングとを備え、
    基板法線方向から見て上記電源用パッドと重なり合う領域での上記電源リングの幅が、当該重なり合う領域とは異なる領域での上記電源リングの幅より広いとともに、上記重なり合う領域に設けたビアにより上記電源用パッドと上記電源リングとが接続されていることを特徴とする半導体装置。
  9. 基板法線方向から見て上記電源用パッドと重なり合う領域のうち当該パッドの針当て試験領域を除く領域のみ上記電源リングの幅が、上記重なり合う領域とは異なる領域での上記電源リングの幅より広いことを特徴とする請求項８記載の半導体装置。
  10. 上記パッドは、入出力回路の上方に配置されていることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
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