JP4558301B2

JP4558301B2 - 半導体装置

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Publication number: JP4558301B2
Application number: JP2003368242A
Authority: JP
Inventors: 淳吉田; 豊瀧呑; 裕之阿部
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-10-29
Filing date: 2003-10-29
Publication date: 2010-10-06
Anticipated expiration: 2023-10-29
Also published as: JP2005136014A; US20050093051A1; US7157752B2

Description

本発明は半導体装置に関し、特にバイパスコンデンサで電源配線に乗るノイズを低減する半導体装置に関する。

半導体装置には、内部にバイパスコンデンサを有したものがある。電源のふらつきや電源配線を伝播する高周波ノイズによって、内部の回路が誤動作をしないようにするためである。このようなバイパスコンデンサとして、多層化された第１配線層および第２配線層を設け、第１配線層を第１電源配線に用い、第２配線層を第２電源配線に用い、第１電源配線と第２電源配線を互いに重ねて配置し、第１電源配線と第２電源配線によって得られる容量により、半導体装置内部にバイパスコンデンサを構成したものがある（例えば、特許文献１参照）。

デジタル多層基板上のコモンモードノイズ対策として、回路の電源間にバイパスコンデンサを挿入する手法がある。回路のスイッチングに必要な高周波電流は、配線層の電源配線から供給されるが、バイパスコンデンサが無いとすると、電源配線と回路の間にあるインダクタンス分の影響で電圧変動が生じ、パルス性のノイズが発生する。そこで、インダクタンス分ができるだけ小さくなるように回路の近傍にバイパスコンデンサを配置する。すなわち、直流電流を一旦バイパスコンデンサに蓄積して、回路に必要な高周波電流を安定して供給する。これによって、高周波ノイズ源となる電源電流の変動が抑えられることになり、デジタル多層基板上に伝わるコモンモードノイズは小さくなる。

図３は、従来の半導体装置の断面図である。
図に示すように半導体装置は、バイパスコンデンサ１０１の上方に、コンタクト１０２で接続された上下２層の電源配線１０３ａ，１０３ｂと、コンタクト１０４で接続された上下２層の電源配線１０５ａ，１０５ｂが形成されている。また、電源配線１０３ａ，１０５ａの上方には、ＮＡＮＤ回路１０６が形成されている。

バイパスコンデンサ１０１は、ＭＯＳのトランジスタによって構成される。バイパスコンデンサ１０１は、Ｐ型の半導体基板１０１ａと、半導体基板１０１ａの表面に形成された２つのＮ型領域１０１ｂ，１０１ｃと、Ｎ型領域１０１ｂ，１０１ｃの間の上面にゲート絶縁膜を挟んで形成されたゲート電極１０１ｄとによって構成されている。ゲート電極１０１ｄと、Ｎ型領域１０１ｂ，１０１ｃの一方とがバイパスコンデンサ１０１の端子となる。

電源配線１０３ａ，１０３ｂは、コンタクト１０２によって接続され、電源の一方の極と接続されている。そして、下層の電源配線１０３ｂが、バイパスコンデンサ１０１のＮ型領域１０１ｂと接続されている。電源配線１０５ａ，１０５ｂは、コンタクト１０４によって接続され、電源の他方の極と接続されている。そして、下層の電源配線１０５ｂが、バイパスコンデンサ１０１のゲート電極１０１ｄと接続されている。

ＮＡＮＤ回路１０６は、電源配線１０３ａ，１０５ａから電源の供給を受けて動作をする。バイパスコンデンサ１０１は、電源配線１０３ａ，１０３ｂ，１０５ａ，１０５ｂに乗るノイズを有効に除去できるよう、ＮＡＮＤ回路１０６の近傍に配置される。

図４は、従来の別の半導体装置の平面図である。
図に示すようにパッケージ１１１に半導体チップ１１２が搭載されている。半導体チップ１１２には、バイパスコンデンサ１１３ａ，１１３ｂ、Ｉ／Ｏセル１１４ａ，１１４ｂ、電源配線１１５ａ，１１５ｂ、およびパッド１１６ａ，１１６ｂが形成されている。パッケージ１１１には、リード１１７ａ，１１７ｂが設けられている。パッド１１６ａ，１１６ｂとリード１１７ａ，１１７ｂには、ボンディングによってワイヤ１１８ａ，１１８ｂが接続されている。

電源配線は、２層の多層配線となっている。図においては上層の電源配線１１５ａ，１１５ｂのみが示してある（下層の電源配線は上層の電源配線１１５ａ，１１５ｂに隠れている）。Ｉ／Ｏセル１１４ａ，１１４ｂは、電源配線１１５ａ，１１５ｂの下層の電源配線と接続され、電源が供給されている。

Ｉ／Ｏセル１１４ａ，１１４ｂから出力される信号は、パッド１１６ａ，１１６ｂ、ワイヤ１１８ａ，１１８ｂ、リード１１７ａ，１１７ｂへと出力される。外部からリード１１７ａ，１１７ｂに入力される信号は、ワイヤ１１８ａ，１１８ｂ、パッド１１６ａ，１１６ｂ、Ｉ／Ｏセル１１４ａ，１１４ｂへと入力される。

Ｉ／Ｏセル１１４ａ，１１４ｂは、電源配線１１５ａ，１１５ｂから電源供給を受け、入出力される信号を増幅する。バイパスコンデンサ１１３ａ，１１３ｂは、電源配線１１５ａ，１１５ｂに乗るノイズを有効に除去できるよう、Ｉ／Ｏセル１１４ａ，１１４ｂの近傍に配置される。
特開平９−６４２８４号公報（段落番号〔００１９〕〜〔００２２〕、図１）

ところで、バイパスコンデンサと接続されていない電源配線から見ると、バイパスコンデンサと接続されている電源配線のインピーダンスは、バイパスコンデンサと接続されていない電源配線よりコンタクト分高くなる。そのため、多層配線においては、バイパスコンデンサと接続されていない電源配線にノイズが乗った場合、ノイズはバイパスコンデンサと接続されていない電源配線を伝搬するため、バイパスコンデンサで効率よく除去されないという問題点があった。

本発明はこのような点に鑑みてなされたものであり、ノイズをバイパスコンデンサで効率よく除去することができる半導体装置を提供することを目的とする。

本発明では上記問題を解決するために、半導体基板の上方に形成されたバイパスコンデンサと、第１電位が供給される第１配線と、前記第１配線の上方であって、前記第１電位が供給される第２配線と、前記第１配線と前記第２配線とを相互に接続する第３配線と、前記第１配線の上方であって、前記第２配線とは分断され、前記第１電位が供給される第４配線と、前記第１配線と前記第４配線とを相互に接続する第５配線と、前記バイパスコンデンサの上方であって、第２電位が供給される第６配線と、前記第６配線の上方であって、前記第２電位が供給される第７配線と、前記第６配線と前記第７配線とを相互に接続する第８配線と、前記第６配線の上方であって、前記第７配線とは分断され、前記第２電位が供給される第９配線と、前記第６配線と前記第９配線とを相互に接続する第１０配線と、前記第１配線と前記バイパスコンデンサの第１電極とを接続する第１１配線と、前記第６配線と前記バイパスコンデンサの第２電極とを接続する第１２配線と、を有し、前記第１１配線は、前記第１配線と前記第３配線との接続点と、前記第１配線と前記第５配線の接続点との間において、前記第１配線と接続され、前記第１２配線は、前記第６配線と前記第８配線との接続点と、前記第６配線と前記第１０配線の接続点との間において、前記第２配線と接続されることを特徴とする半導体装置が提供される。

このような半導体装置によれば、バイパスコンデンサの第１電極と接続される第１１配線は、第１配線と第３配線との接続点と、第１配線と第５配線の接続点との間において、第１配線と接続され、バイパスコンデンサの第２電極と接続される第１２配線は、第６配線と第８配線との接続点と、第６配線と第１０配線の接続点との間において、第２配線と接続される。よって、第２配線、第４配線、第７配線、および第９配線を伝搬するノイズは、バイパスコンデンサと接続された第１配線および第６配線を伝搬する。

本発明の半導体装置では、バイパスコンデンサの第１電極と接続される第１１配線は、第１配線と第３配線との接続点と、第１配線と第５配線の接続点との間において、第１配線と接続され、バイパスコンデンサの第２電極と接続される第１２配線は、第６配線と第８配線との接続点と、第６配線と第１０配線の接続点との間において、第２配線と接続されるようにした。これによって、第２配線、第４配線、第７配線、および第９配線を伝搬するノイズは、バイパスコンデンサと接続された第１配線および第６配線を伝搬し、ノイズをバイパスコンデンサで効率よく除去することができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態に係る半導体装置の断面図である。
図に示すように半導体装置は、バイパスコンデンサ１、電源配線２，３，４ａ，４ｂ，５ａ，５ｂ、コンタクト６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂ，１０ａ，１０ｂ、およびＮＡＮＤ回路９を有している。

バイパスコンデンサ１は、ＭＯＳのトランジスタによって構成される。バイパスコンデンサ１は、Ｐ型の半導体基板１ａと、半導体基板１ａの表面に形成されたソースおよびドレインとなる２つのＮ型領域１ｂ，１ｃと、および２つのＮ型領域１ｂ，１ｃの間の上面に、ゲート絶縁膜を挟んで形成されたゲート電極１ｄとによって構成されている。Ｎ型領域１ｂと、ゲート電極１ｄとが、バイパスコンデンサ１の端子となっている。

電源配線２，３，４ａ，４ｂ，５ａ，５ｂは、バイパスコンデンサ１の上方に配線されている。電源配線２，４ａ，４ｂには、電源の一方の極、例えば、正極の電圧が印加される。電源配線３，５ａ，５ｂには、電源の他方の極、例えば、負極の電圧が印加される。

電源配線２，３，４ａ，４ｂ，５ａ，５ｂは、多層配線となっている。正極の配線においては、電源配線２が下層、電源配線４ａ，４ｂが上層となっている。上層の電源配線４ａ，４ｂは、バイパスコンデンサ１の上方に対応する部分が除かれている。負極の配線においては、電源配線３が下層、電源配線５ａ，５ｂが上層となっている。上層の電源配線５ａ，５ｂは、バイパスコンデンサ１の上方に対応する部分が除かれている。

コンタクト６ａ，６ｂは、配線が除かれている側（バイパスコンデンサ１が位置する側）の電源配線４ａ，４ｂの端に形成されている。コンタクト６ａ，６ｂは、電源配線４ａ，４ｂと電源配線２とを接続している。コンタクト７ａ，７ｂは、配線が除かれている側の電源配線５ａ，５ｂの端に形成されている。コンタクト７ａ，７ｂは、電源配線５ａ，５ｂと電源配線３とを接続している。

コンタクト６ａ，６ｂ，７ａ，７ｂの幅は、電源配線２，３の幅より大きくなるように形成する。例えば、電源配線２，３の幅が１０μｍであれば、コンタクト６ａ，６ｂ，７ａ，７ｂの幅を３０μｍの幅にする。現在、電源配線を含む配線のパターンルールは、細線化へと向かっているが、コンタクト６ａ，６ｂ，７ａ，７ｂの幅を、電源配線４ａ，４ｂ，５ａ，５ｂの幅より大きくすることによって、コンタクト６ａ，６ｂ，７ａ，７ｂの経路のインピーダンス低下を防ぐ。これによって、ノイズは、バイパスコンデンサ１と接続された下層の電源配線２，３に流れやすくなり、効率よくノイズを除去できる。

コンタクト８ａは、電源配線２とバイパスコンデンサ１のＮ型領域１ｂとを接続している。コンタクト８ｂは、電源配線３とバイパスコンデンサ１のゲート電極１ｄとを接続している。これによって、バイパスコンデンサ１には、正極の電源配線２と、負極の電源配線３とが接続される。

ＮＡＮＤ回路９は、コンタクト１０ａ，１０ｂによって電源配線４ｂ，５ｂと接続されている。これにより、ＮＡＮＤ回路９に電源が供給される。バイパスコンデンサ１は、電源のふらつきや電源配線２，３，４ａ，４ｂ，５ａ，５ｂを伝播する高周波ノイズを効果的に除去するため、ＮＡＮＤ回路９の近くに配置するようにする。なお、ＮＡＮＤ回路９は、バイパスコンデンサが使用される一例である。他の例として、例えば、ＣＰＵのコア回路の近くに、バイパスコンデンサ１を配置するようにする。

このように、バイパスコンデンサ１と接続されていない電源配線４ａ，４ｂ，５ａ，５ｂのバイパスコンデンサ１の上方に対応する部分を除いた。そして、コンタクト６ａ，６ｂ，７ａ，７ｂを介して、バイパスコンデンサ１と接続されている電源配線２，３に接続するようにした。これによって、バイパスコンデンサ１と接続されていない電源配線４ａ，４ｂ，５ａ，５ｂを伝搬するノイズは、コンタクト６ａ，６ｂ，７ａ，７ｂを介して、バイパスコンデンサ１と接続された電源配線２，３を伝搬するので、ノイズをバイパスコンデンサ１で効率よく除去することができる。

また、ノイズが効率よく除去できることによって、回路の誤動作を防止することができる。
さらに、コンタクト６ａ，６ｂ，７ａ，７ｂを、配線が除かれている側の電源配線４ａ，４ｂ，５ａ，５ｂの端に配置して、下層の電源配線２，３に接続することにより、電源配線２，３のバイパスコンデンサ１から離れた所に、ノイズが不要に乗ることを防止できる。

なお、コンタクト６ａ，６ｂ，７ａ，７ｂの数は複数であってもよい。例えば、電源配線４ａと電源配線２、電源配線４ｂと電源配線２、電源配線５ａと電源配線３、および電源配線５ｂと電源配線３を接続するコンタクトの数を２つにしてもよい。これによって、上層の電源配線４ａ，４ｂ，５ａ，５ｂから下層の電源配線２，３への経路のインピーダンスが低減される。

また、図１では、バイパスコンデンサ１の上方に電源配線２，３，４ａ，４ｂ，５ａ，５ｂを配線しているが、バイパスコンデンサ１の下方に電源配線２，３，４ａ，４ｂ，５ａ，５ｂを配線するようにしてもよい。また、上層の電源配線４ａ，４ｂ，５ａ，５ｂの、バイパスコンデンサ１の位置に対応する部分を除かずに、下層の電源配線２，３の、バイパスコンデンサ１の位置に対応する部分を除くようにしてもよい。この場合、バイパスコンデンサ１は、上層の電源配線４ａ，４ｂ，５ａ，５ｂと接続するようにする。

次に、本発明の第２の実施の形態に係る半導体装置を図面を参照して説明する。
図２は、第２の実施の形態に係る半導体装置の平面図である。
図に示すように半導体装置は、パッケージ２２に半導体チップ２１が搭載されている。半導体チップ２１には、バイパスコンデンサ１１ａ，１１ｂ、電源配線１２，１３，１４ａ〜１４ｃ，１５ａ〜１５ｃ、Ｉ／Ｏセル１６ａ，１６ｂ、配線１７ａ，１７ｂ、パッド１８ａ，１８ｂが形成されている。パッケージ２２には、半導体装置が基板に実装されるとき、基板上の配線と接続されるリード２０ａ，２０ｂが設けられている。パッド１８ａ，１８ｂとリード２０ａ，２０ｂには、ボンディングによって、ワイヤ１９ａ，１９ｂが接続されている。

Ｉ／Ｏセル１６ａ，１６ｂは、半導体チップ２１の周囲に配置されるバッファであり、半導体チップ２１に入出力される信号を増幅する。Ｉ／Ｏセル１６ａ，１６ｂは、配線１７ａ，１７ｂによってパッド１８ａ，１８ｂと接続されている。これによって、Ｉ／Ｏセル１６ａ，１６ｂから出力される信号は、パッド１８ａ，１８ｂ、ワイヤ１９ａ，１９ｂ、リード２０ａ，２０ｂへと出力される。外部からリード２０ａ，２０ｂに入力される信号は、ワイヤ１９ａ，１９ｂ、パッド１８ａ，１８ｂ、Ｉ／Ｏセル１６ａ，１６ｂへと入力される。

バイパスコンデンサ１１ａ，１１ｂ、Ｉ／Ｏセル１６ａ，１６ｂの上には、電源配線１２，１３が配線されている。電源配線１２，１３は、バイパスコンデンサ１１ａ，１１ｂとコンタクトによって接続されている。電源配線１２，１３の上方には、バイパスコンデンサ１１ａ，１１ｂの上方に対応する部分が除かれた電源配線１４ａ〜１４ｃ、１５ａ〜１５ｃが配線されている。図中において、バイパスコンデンサ１１ａ，１１ｂの部分では、下層の電源配線１２，１３は見えるため示してあるが、それ以外の部分では、上層の電源配線１４ａ〜１４ｃ，１５ａ〜１５ｃによって隠れるため示されていない。

上層の電源配線１４ａ〜１４ｃ，１５ａ〜１５ｃは、配線の除かれている側の端において、下層の電源配線１２，１３とコンタクトによって接続されている。電源配線１２，１４ａ〜１４ｃには、電源の一方の極、例えば、正極の電圧が印加される。電源配線１３，１５ａ〜１５ｃには、電源の他方の極、例えば、負極の電圧が印加される。Ｉ／Ｏセル１６ａ，１６ｂは、下層の電源配線１２，１３とコンタクトによって接続されている。よって、Ｉ／Ｏセル１６ａ，１６ｂに電源が供給される。

このように、半導体チップの周囲に配置されるＩ／Ｏセル１６ａ，１６ｂにおいても、上層の電源配線１４ａ〜１４ｃ、１５ａ〜１５ｃのバイパスコンデンサ１１ａ，１１ｂの上方に対応する部分を除く。そして、コンタクトによって、下層の電源配線１２，１３に接続するようにした。これによって、上層の電源配線１４ａ〜１４ｃ、１５ａ〜１５ｃに伝搬するノイズは、コンタクトを介して、バイパスコンデンサ１１ａ，１１ｂと接続された下層の電源配線１２，１３を伝搬するので、ノイズをバイパスコンデンサ１１ａ，１１ｂで効率よく除去することができる。

第１の実施の形態に係る半導体装置の断面図である。第２の実施の形態に係る半導体装置の平面図である。従来の半導体装置の断面図である。従来の別の半導体装置の平面図である。

符号の説明

１，１１ａ，１１ｂバイパスコンデンサ
２，３，４ａ，４ｂ，５ａ，５ｂ，１２，１３，１４ａ〜１４ｃ，１５ａ〜１５ｃ電源配線
６ａ，６ｂ，７ａ，７ｂ，８ａ，８ｂ，１０ａ，１０ｂコンタクト
９ＮＡＮＤ回路
１６ａ，１６ｂＩ／Ｏセル
１７ａ，１７ｂ配線
１８ａ，１８ｂパッド
１９ａ，１９ｂワイヤ
２０ａ，２０ｂリード
２１半導体チップ
２２パッケージ

Claims

半導体基板の上方に形成されたバイパスコンデンサと、
第１電位が供給される第１配線と、
前記第１配線の上方であって、前記第１電位が供給される第２配線と、
前記第１配線と前記第２配線とを相互に接続する第３配線と、
前記第１配線の上方であって、前記第２配線とは分断され、前記第１電位が供給される第４配線と、
前記第１配線と前記第４配線とを相互に接続する第５配線と、
前記バイパスコンデンサの上方であって、第２電位が供給される第６配線と、
前記第６配線の上方であって、前記第２電位が供給される第７配線と、
前記第６配線と前記第７配線とを相互に接続する第８配線と、
前記第６配線の上方であって、前記第７配線とは分断され、前記第２電位が供給される第９配線と、
前記第６配線と前記第９配線とを相互に接続する第１０配線と、
前記第１配線と前記バイパスコンデンサの第１電極とを接続する第１１配線と、
前記第６配線と前記バイパスコンデンサの第２電極とを接続する第１２配線と、
を有し、
前記第１１配線は、前記第１配線と前記第３配線との接続点と、前記第１配線と前記第５配線の接続点との間において、前記第１配線と接続され、
前記第１２配線は、前記第６配線と前記第８配線との接続点と、前記第６配線と前記第１０配線の接続点との間において、前記第２配線と接続されることを特徴とする半導体装置。