JP2011108878A - 半導体装置 - Google Patents

Abstract

【課題】電源配線やグランド配線に流れる電流の周波数が上がってもインピーダンスが上がるのを抑えられる半導体装置を提供すること。
【解決手段】トランジスタ２０、２１の近傍に配線された電源配線１１ａ及びグランド配線１１ｃを備え、電源配線１１ａ及びグランド配線１１ｃは、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線１１ａ、１１ｃよりなる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、高速動作する半導体装置に関する。

従来の半導体装置においては、半導体装置におけるチップ内に形成された回路のスイッチング動作により電源配線やグランド配線の電位が変動することから、電源配線やグランド配線の電位の変動によるノイズを抑制して、誤作動などの問題を回避する技術が提案されている。

例えば、特許文献１では、短時間に比較的大きな電流の流れる回路の電源ラインとグランドラインを互いに近接して平行に配設し、かつ、両者の電流の向きが逆になるようにボンディングパッドの位置を決定するようにした半導体記憶装置が開示されている。この半導体記憶装置によれば、電源ラインとグランドラインを互いに近接して平行に配設し、かつ、これらのラインの電流の向きを逆にすることで、配線間の相互インダクタンスによって各配線の自己インダクタンスが相殺されるとともに、電源ラインとグランドライン間の寄生容量がバイパスコンデンサとして働いて電源電位やグランド電位の変動が抑制され、電源雑音の低減を図ることができるというものである。

また、特許文献２では、半導体装置内の回路に電力を供給する正極電源線および負極電源線を平行に配設し、かつ、該正極電源線に流れる電流の向きと該負極電源線に流れる電流の向きとが反対になるように正極電源接続部および負極電源接続部を該正極電源線および該負極電源線に接続し、前記正極電源線および前記負極電源線の幅を広く形成し、これらの電源線相互間の間隔を狭くした半導体装置が開示されている。この半導体装置によれば、正極電源線および負極電源線を平行に配設し、かつ、これらの電源線に流れる電流の向きを逆にすることで、インダクタンス成分に起因する誘電ノイズが相殺され、特に、これらの電源線の幅を大きくとり、かつ、これらの相互間隔を狭くすると、誘電ノイズ相殺効果が大きくなるというものである。

さらに、特許文献３では、基板表面に形成された第１の導体層と、前記第１の導体層に近接し、かつ絶縁膜を介して前記第１の導体層と電気的に分離せしめられた第２の導体層とを含み、前記第１および第２の導体層との間で前記第１および第２の導体層の厚さ方向に沿って所望の付加容量を形成するように、前記絶縁膜の誘電率に応じて、前記第１および第２の導体層の間隔が決定され、前記第１および第２の導体層が、前記絶縁膜の少なくとも一部を貫通するように形成されたスルーホール内に充填された導体層で構成され、前記第１および第２の導体層をそれぞれ第１および第２の電位に接続し、前記第１の導体層と前記第２の導体層との間に介在する前記絶縁膜によって前記スルーホールの深さ方向に沿った縦型キャパシタを構成した半導体装置が開示されている。この半導体装置によれば、プロセス技術の微細化に伴って大きな容量を持つようになった配線間容量およびスルーホール間容量、電極層とスルーホール間の容量、或いは電極層間の容量により、付加キャパシタを形成しているので、所望の位置に付加容量を形成することができ、例えばアナログ回路およびディジタル回路を混載した半導体装置や低電圧で動作する半導体装置において、ノイズ発生箇所の近傍に付加容量を容易に形成することができるので、電源ノイズ対策を効率的に行うことが可能となるというものである。

特開平４−２８７３６０号公報 特開平４−３７１６２号公報 特開２００５−１０１６４１号公報

近年、半導体装置における回路の高速化により、電源配線やグランド配線に高周波電流が流れるようになった。高周波電流は、表皮効果により、電源配線やグランド配線に係る導体の表面しか通らず、導体のインピーダンスが上がることで電圧が不安定になるといった問題がある。特許文献１−３に記載の半導体装置の配線構成のように電源配線及びグランド配線の配線幅を広くし、かつ、配線間隔を狭くした構成では、電源配線やグランド配線に高周波電流が流れたときに、電源配線やグランド配線に係る導体のインピーダンスが上がり、電圧が不安定になる。

本発明の主な課題は、電源配線やグランド配線に流れる電流の周波数が上がってもインピーダンスが上がるのを抑えられる半導体装置を提供することである。

本発明の一視点においては、半導体装置において、トランジスタの近傍に配線された電源配線及びグランド配線を備え、前記電源配線及び前記グランド配線は、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線よりなることを特徴とする。

本発明の前記半導体装置において、前記電源配線の前記分割配線間に配されるとともに、前記電源配線の前記分割配線と所定間隔をおいて前記一の方向に配線された他のグランド配線と、前記グランド配線の前記分割配線間に配されるとともに、前記グランド配線の前記分割配線と所定間隔をおいて前記一の方向に配線された他の電源配線と、を備えることが好ましい。

本発明の前記半導体装置において、前記トランジスタは、第１トランジスタ及び第２トランジスタよりなり、前記電源配線の前記分割配線は、それぞれ前記第１トランジスタの所定の端子とビア接続され、前記グランド配線の前記分割配線は、それぞれ前記第２トランジスタの所定の端子とビア接続されていることが好ましい。

本発明の前記半導体装置において、前記電源配線の前記分割配線は、層間絶縁膜を介して前記第１トランジスタ上に配線され、前記グランド配線の前記分割配線は、前記層間絶縁膜を介して前記第２トランジスタ上に配線されていることが好ましい。

本発明の前記半導体装置において、前記電源配線と前記グランド配線で電流の流れが逆になるように構成されていることが好ましい。

本発明の前記半導体装置において、前記トランジスタの近傍にて前記一の方向と直交する他の方向に配線された第１配線及び第２配線を備え、前記第１配線は、前記電源配線の前記分割配線、及び前記他の電源配線のそれぞれとビア接続され、前記第２配線は、前記グランド配線の前記分割配線、及び前記他のグランド配線のそれぞれとビア接続されていることが好ましい。

本発明の前記半導体装置において、前記第１配線及び前記第２配線は、他の層間絶縁膜を介して前記電源配線及び前記グランド配線上に配線されていることが好ましい。

本発明によれば、トランジスタの近傍の電源配線とグランド配線を分割することで、電源配線を流れる電流の周波数が上がっても、抵抗が上がりにくく、インピーダンスが上がるのを抑えられる。

本発明の実施例１に係る半導体装置の構成を模式的に示した部分平面図である。 本発明の実施例１に係る半導体装置の構成を模式的に示した図１のＡ−Ａ´間の断面図である。 本発明の実施例１に係る半導体装置の構成を模式的に示した図１のＢ−Ｂ´間の断面図である。 本発明の実施例１に係る半導体装置の構成を模式的に示した図１のＣ−Ｃ´間の断面図である。 本発明の実施例１に係る半導体装置の構成を模式的に示した図１のＤ−Ｄ´間の断面図である。 本発明の実施例１に係る半導体装置の構成を模式的に示した図１のＥ−Ｅ´間の断面図である。 本発明の実施例２に係る半導体装置の構成を模式的に示した部分平面図である。 本発明の実施例２に係る半導体装置の構成を模式的に示した図７のＦ−Ｆ´間の断面図である。 本発明の実施例２に係る半導体装置の構成を模式的に示した図７のＧ−Ｇ´間の断面図である。

本発明の実施形態に係る半導体装置では、トランジスタ（図１の２０、２１）の近傍に配線された電源配線（図１の１１ａ）及びグランド配線（図１の１１ｃ）を備え、前記電源配線及び前記グランド配線は、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線（図１の１１ａ、１１ｃ）よりなる。

本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した部分平面図である。図２は、本発明の実施例１に係る半導体装置の構成を模式的に示した図１のＡ−Ａ´間の断面図である。図３は、本発明の実施例１に係る半導体装置の構成を模式的に示した図１のＢ−Ｂ´間の断面図である。図４は、本発明の実施例１に係る半導体装置の構成を模式的に示した図１のＣ−Ｃ´間の断面図である。図５は、本発明の実施例１に係る半導体装置の構成を模式的に示した図１のＤ−Ｄ´間の断面図である。図６は、本発明の実施例１に係る半導体装置の構成を模式的に示した図１のＥ−Ｅ´間の断面図である。

実施例１では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを有する半導体装置を例に説明する。図１〜図６の半導体装置は、基板１（例えば、シリコン基板）上に、トランジスタ２０、２１を形成する領域に開口部を有する素子分離絶縁膜２（例えば、ＬＯＣＯＳ；Local Oxidation of Silicon）を有する。素子分離絶縁膜２のトランジスタ２０側に開口部における基板１上には、Ｐウェル３（例えば、シリコンにリンが拡散した領域）が形成されている。素子分離絶縁膜２のトランジスタ２１側に開口部における基板１上には、Ｎウェル４（例えば、シリコンにホウ素が拡散した領域）が形成されている。

Ｐウェル３上には、所定の位置にゲート絶縁膜７ａ（例えば、シリコン酸化膜）が形成され、ゲート絶縁膜７ａ下のチャネル領域の両側にソース・ドレイン領域となるＮ＋拡散層５ａ、５ｂ（高濃度のホウ素が拡散した領域）が形成され、ゲート絶縁膜７ａ上にゲート電極８ａ（例えば、ポリシリコン）が形成され、Ｎ＋拡散層５ａ上に導電層８ｂ（例えば、ポリシリコン）が形成され、Ｎ＋拡散層５ｂ上に導電層８ｄ（例えば、ポリシリコン）が形成されている（図２、図３参照）。

Ｎウェル４上には、所定の位置にゲート絶縁膜７ｂ（例えば、シリコン酸化膜）が形成され、ゲート絶縁膜７ｂ下のチャネル領域の両側にソース・ドレイン領域となるＰ＋拡散層６ａ、６ｂ（高濃度のリンが拡散した領域）が形成され、ゲート絶縁膜７ｂ上にゲート電極８ａ（例えば、ポリシリコン）が形成され、Ｐ＋拡散層６ａ上に導電層８ｃ（例えば、ポリシリコン）が形成され、Ｐ＋拡散層６ｂ上に導電層８ｄ（例えば、ポリシリコン）が形成されている（図４〜図６参照）。

ゲート電極８ａは、トランジスタ２０及びトランジスタ２１の共通のゲート電極であり、素子分離絶縁膜２上にも形成され、ＣＭＯＳインバータの入力線（図示せず）に電気的に接続されることになる。導電層８ｂは、トランジスタ２０のＮ＋拡散層５ａと電気的に接続される。導電層８ｃは、トランジスタ２１のＰ＋拡散層６ａと電気的に接続される。導電層８ｄは、トランジスタ２０のＮ＋拡散層５ｂ、及びトランジスタ２１のＰ＋拡散層６ｂと電気的に接続され、素子分離絶縁膜２上にも形成され、ＣＭＯＳインバータの出力線（図示せず）に電気的に接続されることになる。ゲート電極８ａ及び導電層８ｂ、８ｃ、８ｄは、同一工程で形成される。

トランジスタ２０、２１及び素子分離絶縁膜２を含む基板上には、層間絶縁膜９（例えば、シリコン酸化膜）が形成されている。層間絶縁膜９は、導電層８ｂと電源配線１１ａとが重なる領域（立体交差する領域）に複数のビア（下穴）が形成されており、当該ビアに導体よりなるビア配線１０ａ（例えば、タングステン）が埋め込まれている。また、層間絶縁膜９は、導電層８ｃとグランド配線１１ｃとが重なる領域（立体交差する領域）に複数のビア（下穴）が形成されており、当該ビアに導体よりなるビア配線１０ｂ（例えば、タングステン）が埋め込まれている。ビア配線１０ａ、１０ｂは、同一工程で形成される。

トランジスタ２０の近傍の層間絶縁膜９上には、分割された構造の複数本（図１では３本）の電源配線１１ａ（例えば、銅）が所定間隔をおいて図１の上下方向に配線されており、電源配線１１ａ間において電源配線１１ａとは対極のグランド配線１１ｄ（例えば、銅）が所定間隔をおいて図１の上下方向に配線されている。各電源配線１１ａは、共通の電源電位（ＶＤＤ）であり、一方側（図１では上側）で電源に接続される。各電源配線１１ａは、ビア配線１０ａを介して導電層８ｂと電気的に接続され、トランジスタ２０のＮ＋拡散層５ａと電気的に接続される。各グランド配線１１ｄは、共通のグランド電位（ＧＮＤ）であり、他方側（図１では下側）でグランドと接続される。

トランジスタ２１の近傍の層間絶縁膜９上には、分割された構造の複数本（図１では３本）のグランド配線１１ｃ（例えば、銅）が所定間隔をおいて図１の上下方向に配線されており、グランド配線１１ｃ間においてグランド配線１１ｃとは対極の電源配線１１ｂ（例えば、銅）が所定間隔をおいて図１の上下方向に配線されている。各グランド配線１１ｃは、共通のグランド電位（ＧＮＤ）であり、各グランド配線１１ｄとも共通であり、他方側（図１では下側）でグランドと接続される。各グランド配線１１ｃは、ビア配線１０ｂを介して導電層８ｃと電気的に接続され、トランジスタ２１のＰ＋拡散層６ａと電気的に接続される。各電源配線１１ｂは、共通の電源電位（ＶＤＤ）であり、電源配線１１ａとも共通であり、一方側（図１では上側）で電源に接続される。電源配線１１ａ、１１ｂ及びグランド配線１１ｃ、１１ｄは、同一工程で形成される。

なお、図示していないが、電源配線１１ａ、１１ｂ及びグランド配線１１ｃ、１１ｄを含む層間絶縁膜９上には、絶縁層と配線が交互に積層し、かつ、配線間がビア接続された多層配線層が形成されることになる。また、実施例１に係る半導体装置は、電源配線１１ａ、１１ｂ及びグランド配線１１ｃ、１１ｄを図１のように構成する以外は、従来の手法を用いて製造することができる。

実施例１によれば、以下のような効果を奏する。

第１の効果として、トランジスタ２０、２１の近くの電源配線１１ａとグランド配線１１ｃを分割することで、電源配線１１ａを流れる電流の周波数が上がっても、抵抗が上がりにくく、インピーダンスが上がるのを抑えられる。

第２の効果として、電源配線１１ａ、１１ｂとグランド配線１１ｃ、１１ｄで電流の流れる方向が逆になることで、電源配線１１ａとグランド配線１１ｄとの間、及び、グランド配線１１ｃと電源配線１１ｂとの間のそれぞれで働くインダクタンス成分（インダクタの阻害効果）を削減できる。

第３の効果として、電源配線１１ａとグランド配線１１ｄとの間、及び、グランド配線１１ｃと電源配線１１ｂとの間のそれぞれに容量が形成され、安定化容量となる。

第１〜第３の効果により、電源のインピーダンス低減がされ、電源のノイズが低減され、電源の品質向上と、これによる信号の品質向上を図ることができる。

なお、半導体装置のようなノイズ対策部品は、ノイズ発生源からの距離が開くと、インダクタンスＬの寄生成分が大きくなり、ノイズ削減効果が阻害されるが、実施例１のような構造をとることで、ノイズ発生源であるトランジスタの近傍にノイズ対策効果のある構造を作成することができ、ノイズ対策部品として、効果的な構造となる。

本発明の実施例２に係る半導体装置について図面を用いて説明する。図７は、本発明の実施例２に係る半導体装置の構成を模式的に示した部分平面図である。図８は、本発明の実施例２に係る半導体装置の構成を模式的に示した図７のＦ−Ｆ´間の断面図である。図９は、本発明の実施例２に係る半導体装置の構成を模式的に示した図７のＧ−Ｇ´間の断面図である。

実施例２は、実施例１の変形例であり、トランジスタ２０、２１の近くにおいて、図７の上下方向に配線された電源配線１１ａ、１１ｂ及びグランド配線１１ｃ、１１ｄ上に、層間絶縁膜１２を介して図７の左右方向に配線された電源配線１４ａ及びグランド配線１４ｂを形成するとともに、電源配線１４ａと各電源配線１１ａ、１１ｂとをビア配線１３ａ、１３ｂを介して電気的に接続し、グランド配線１４ｂと各グランド配線１１ｃ、１１ｄとをビア配線１３ｃ、１３ｄを介して電気的に接続したものである。その他の構成は、実施例１と同様である。

電源配線１１ａ、１１ｂ及びグランド配線１１ｃ、１１ｄを含む層間絶縁膜９上には、層間絶縁膜１２（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１２は、電源配線１１ａ、１１ｂと電源配線１４ａとが重なる領域（立体交差する領域）に複数のビア（下穴）が形成されており、当該ビアに導体よりなるビア配線１３ａ、１３ｂ（例えば、タングステン）が埋め込まれている。また、層間絶縁膜１２は、グランド配線１１ｃ、１１ｄとグランド配線１４ｂとが重なる領域（立体交差する領域）に複数のビア（下穴）が形成されており、当該ビアに導体よりなるビア配線１３ｃ、１３ｄ（例えば、タングステン）が埋め込まれている。ビア配線１３ａ、１３ｂ、１３ｃ、１３ｄは、同一工程で形成される。ビア配線１３ａ、１３ｂ、１３ｃ、１３ｄは、各トランジスタ２０、２１の幅Ｗの合計が適当な値に１箇所作成するか、幅Ｗが大きな素子の近くに作成することが好ましい。

トランジスタ２０、２１の近くの層間絶縁膜１２上には、電源配線１４ａ及びグランド配線１４ｂ（例えば、銅）が所定間隔をおいて図７の左右方向に配線されている。電源配線１４ａは、ビア配線１３ａを介して電源配線１１ａと電気的に接続され、ビア配線１３ｂを介して電源配線１１ｂと電気的に接続されている。グランド配線１４ｂは、ビア配線１３ｃを介してグランド配線１１ｃと電気的に接続され、ビア配線１３ｄを介してグランド配線１１ｄと電気的に接続されている。電源配線１４ａ及びグランド配線１４ｂは、同一工程で形成される。

なお、図示していないが、電源配線１４ａ及びグランド配線１４ｂを含む層間絶縁膜１２上には、絶縁層と配線が交互に積層し、かつ、配線間がビア接続された多層配線層が形成されることになる。また、実施例２に係る半導体装置は、電源配線１１ａ、１１ｂ及びグランド配線１１ｃ、１１ｄを図７のように構成する以外は、従来の手法を用いて製造することができる。

実施例２によれば、実施例１と同様な効果を奏するとともに、ビア配線１３ａ、１３ｂ、１３ｃ、１３ｄ、電源配線１４ａ、及びグランド配線１４ｂにより、配線が強化され、リターンパスを最小にすることができ、放射ノイズも低減させることができる。また、電源配線１４ａとグランド配線１４ｂとの間に容量が形成されるだけでなく、電源に係るビア配線１３ａとグランドに係るビア配線１３ｄとの間、及び、電源に係るビア配線１３ｂとグランドに係るビア配線１３ｃとの間のそれぞれにも容量が形成されるので、安定化容量となる。

なお、電源ノイズは、回路の活性化率を無視すれば、トランジスタ２０、２１の大きさ（幅）にほぼ比例すると考えられる。そこで、トランジスタ２０、２１の幅Ｗの合計が一定値以上となる毎に、トランジスタ２０、２１の近くで、実施例２のように電源配線１４ａと電源配線１１ａ、１１ｂをビア配線１３ａ、１３ｂを介して接続し、かつ、グランド配線１４ｂとグランド配線１１ｃ、１１ｄとをビア配線１３ｃ、１３ｄを介して接続して、容量を安定化させることができる。

なお、実施例１、２では、ＣＭＯＳインバータを例に説明したが、これに限るものではなく、トランジスタ（図１、図７の２０、２１に相当）の近くに配線された電源配線（図１、図７の１１ａに相当）及びグランド配線（図１、図７の１１ｃに相当）が分割した構造であればよい。

１ 基板
２ 素子分離絶縁膜
３ Ｐウェル
４ Ｎウェル
５ａ、５ｂ Ｎ＋拡散層
６ａ、６ｂ Ｐ＋拡散層
７ａ、７ｂ ゲート絶縁膜
８ａ ゲート電極
８ｂ、８ｃ、８ｄ ポリシリコン
９ 層間絶縁膜
１０ａ、１０ｂ ビア配線
１１ａ 電源配線（分割配線）
１１ｂ 電源配線（他の電源配線）
１１ｃ グランド配線（分割配線）
１１ｄ グランド配線（他のグランド配線）
１２ 層間絶縁膜（他の層間絶縁膜）
１３ａ、１３ｂ、１３ｃ、１３ｄ ビア配線
１４ａ 電源配線（第１配線）
１４ｂ グランド配線（第２配線）
２０ トランジスタ（第１トランジスタ）
２１ トランジスタ（第２トランジスタ）

Claims (7)

1. トランジスタの近傍に配線された電源配線及びグランド配線を備え、
   前記電源配線及び前記グランド配線は、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線よりなることを特徴とする半導体装置。
2. 前記電源配線の前記分割配線間に配されるとともに、前記電源配線の前記分割配線と所定間隔をおいて前記一の方向に配線された他のグランド配線と、
   前記グランド配線の前記分割配線間に配されるとともに、前記グランド配線の前記分割配線と所定間隔をおいて前記一の方向に配線された他の電源配線と、
   を備えることを特徴とする請求項１記載の半導体装置。
3. 前記トランジスタは、第１トランジスタ及び第２トランジスタよりなり、
   前記電源配線の前記分割配線は、それぞれ前記第１トランジスタの所定の端子とビア接続され、
   前記グランド配線の前記分割配線は、それぞれ前記第２トランジスタの所定の端子とビア接続されていることを特徴とする請求項１又は２記載の半導体装置。
4. 前記電源配線の前記分割配線は、層間絶縁膜を介して前記第１トランジスタ上に配線され、
   前記グランド配線の前記分割配線は、前記層間絶縁膜を介して前記第２トランジスタ上に配線されていることを特徴とする請求項３記載の半導体装置。
5. 前記電源配線と前記グランド配線で電流の流れが逆になるように構成されていることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
6. 前記トランジスタの近傍にて前記一の方向と直交する他の方向に配線された第１配線及び第２配線を備え、
   前記第１配線は、前記電源配線の前記分割配線、及び前記他の電源配線のそれぞれとビア接続され、
   前記第２配線は、前記グランド配線の前記分割配線、及び前記他のグランド配線のそれぞれとビア接続されていることを特徴とする請求項２乃至５のいずれか一に記載の半導体装置。
7. 前記第１配線及び前記第２配線は、他の層間絶縁膜を介して前記電源配線及び前記グランド配線上に配線されていることを特徴とする請求項６記載の半導体装置。

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