CN108040418A - 数据处理装置以及虚拟货币挖矿机和计算机服务器 - Google Patents
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Abstract
本发明公开了一种数据处理装置、以及应用该数据处理技术的一种虚拟货币挖矿机和一种计算机服务器。基于本发明，以串联方式实现内核电压分层供电的第一运算芯片和第二运算芯片布置在PCB的同侧表面并且具有不同的封装，因而可以允许PCB采用更少的布线层，并且可以利用不同封装中采用的信号通讯管脚的反向布置而避免信号线破坏金属箔的完整性或发生信号线之间的交叉。从而，内核供电无需额外的转换电源、以及减少PCB的布线层均有助于降低成本，避免信号线破坏金属箔的完整性或发生信号线之间的交叉则有助于提高可靠性，因而上述的实施例能够以同时兼顾成本和可靠性的方式实现PCB承载大量运算芯片。
Description
技术领域
本发明涉及PCB(Printed Circuit Board，印刷电路板)布线技术，特别涉及一种数据处理装置、以及应用该数据处理技术的一种虚拟货币挖矿机和一种计算机服务器。
背景技术
各种电子设备中均需要配备具有高运算能力的数据处理装置，例如虚拟货币挖矿机中的运算板或者计算机服务器中的中央处理单元。
数据处理装置的高运算能力依赖于大量的运算芯片，这些运算芯片通常需要承载于PCB而运行。
然而，现有技术在以PCB承载大量的运算芯片时，难以同时兼顾到成本和可靠性。
发明内容
有鉴于此，在本发明的实施例中，提供了可同时兼顾成本和可靠性的一种数据处理装置、以及应用该数据处理技术的一种虚拟货币挖矿机和一种计算机服务器。
在一个实施例中，一种数据处理装置包括PCB以及具有不同封装的第一运算芯片和第二运算芯片，其中：
所述PCB具有第一电源端和第二电源端；
所述PCB布设有多条金属箔，所述多条金属箔将所述第一电源端和所述第二电源端之间的电压分割为至少两个电压层，并且所述多条金属箔在所述PCB的第一表面划分形成电压逐层递减的至少两个供电区域；
所述PCB布设有信号布线，所述信号布线在所述PCB的所述第一表面逐层往复环回衔接所述至少两个供电区域，并且所述信号布线中串联有层间降压的电平移位器；
所述第一运算芯片和所述第二运算芯片在所述PCB的所述第一表面隔层交替布置在所述至少两个供电区域中；
所述第一运算芯片和所述第二运算芯片的内核供电封装管脚同向布置，并且所述第一运算芯片和所述第二运算芯片的内核供电封装管脚通过所述多条金属箔逐层串联；
所述第一运算芯片的信号通讯封装管脚相比于内核供电封装管脚的布置方向与所述第二运算芯片的信号通讯封装管脚相比于内核供电封装管脚的布置方向相反，并且所述第一运算芯片和所述第二运算芯片的信号通讯封装管脚通过所述信号布线逐层串联。
可选地，所述第一运算芯片和所述第二运算芯片中封装的裸片相同，所述至少两个电压层为等幅电压层。
可选地，所述信号布线中串联的电平移位器布置在所述信号布线跨层环回的弯折部分。
可选地，所述第一运算芯片和所述第二运算芯片的隔层交替布置的同层芯片数量为一个。
可选地，所述第一运算芯片和所述第二运算芯片的隔层交替布置的同层芯片数量为至少两个。
可选地，所述第一运算芯片和所述第二运算芯片的内核供电封装管脚在层叠纵深方向上同向布置，所述第一运算芯片和所述第二运算芯片的信号通讯封装管脚的输入和输出在同层平展方向上分别位于内核供电封装管脚的两侧，并且所述第一运算芯片的信号通讯封装管脚的输入和输出在同层平展方向上的布置方向与所述第二运算芯片的信号通讯封装管脚的输入和输出在同层平展方向上的布置方向相反。
可选地，所述第一运算芯片和所述第二运算芯片的信号通讯封装管脚的输入和输出均包含在内核供电封装管脚的对应侧沿层叠纵深方向排列的至少两个信号位，并且所述第一运算芯片在层叠纵深方向上的信号位排序方向与所述第二运算芯片在层叠纵深方向上的信号位排序方向相反。
可选地，所述PCB的与所述第一表面相反的第二表面铺设有散热层。
在另一个实施例中，一种虚拟货币挖矿机包括如上所述的数据处理装置。
在另一个实施例中，一种计算机服务器包括如上所述的数据处理装置。
基于以上的实施例，利用所述多条金属箔分割形成的至少两个电压层、以及所述第一运算芯片和所述第二运算芯片的内核供电封装管脚的逐层串联，无需额外的转换电源即可使所述第一运算芯片和所述第二运算芯片获得需要的内核供电电压；而且，所述第一运算芯片和所述第二运算芯片均布置在所述PCB的所述第一表面，可以允许PCB采用更少的布线层、甚至采用单层布线；另外，所述第一运算芯片和所述第二运算芯片采用信号通讯管脚反向布置的不同封装，可以在PCB单层布线时避免信号线破坏金属箔的完整性或发生信号线之间的交叉。
如上可见，内核供电无需额外的转换电源、以及减少PCB的布线层均有助于降低成本，避免信号线破坏金属箔的完整性或发生信号线之间的交叉则有助于提高可靠性，因而上述的实施例能够以同时兼顾成本和可靠性的方式实现PCB承载大量运算芯片。
附图说明
图1为数据处理装置的电路原理示意图；
图2为一个比较例中基于如图1所示电路原理的数据处理装置的结构示意图；
图3为一个实施例中基于如图1所示电路原理的数据处理装置的结构示意图；
图4为另一个实施例中基于如图1所示电路原理的数据处理装置的扩展结构示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
对于包含大量运算芯片的数据处理装置，如何为这些运算芯片供电是首先要考虑的问题。运算芯片的供电涉及对内核电压(例如0.4～1.2V)的供电、以及对I/O电压(例如1.8V)的供电。传统的供电方式为每块运算芯片的内核电压和I/O电压分别配备一个对应的转换电源，由转换电源将供电电压(例如5～12V)转换为匹配内核电压和I/O电压的电压值。通常情况下，内核电压的电流大于I/O电压的电流，因此，为运算芯片的内核电压配备的转换电源可以选用适用较大电流的DC/DC(直流/直流)转换器，而为运算芯片的I/O电压配备的转换电源则可以选用适用较小电流的LDO(Low DropOut Regulator，低压差线性稳压器)。
相比之下，为内核电压供电的转换电源的成本会高于为I/O电压供电的转换电源，若能够省去为内核电压供电的转换电源，则更有益于成本缩减。因此，下述的各实施例更关注于对运算芯片的内核电压的供电方式，而对运算芯片的I/O电压的供电则可以沿用传统方式。
为了省去为内核电压供电的转换电源，可以考虑将PCB中的供电电压划分为满足运算芯片的内核电压的电压区间，并将运算芯片的内核电压串联在这些电压区间中。此时，供电电压可以看作是由这些电压区间逐层叠加而成，因而这些电压区间可以看作是电压层。
请参见图1，数据处理装置10中具有第一电源端Vcc和第二电源端GND，第一电源端Vcc和第二电源端GND之间的供电电压可以被m+1个节点N1～Nm+1分割为电压递减的m个电压层V1～Vm，m为大于等于2的正整数。并且，每个电压层Vi中都串联运算芯片20的内核电压Vcore，i为大于等于1且小于等于m的正整数，从而实现对运算芯片20的内核电压Vcore分层供电。
基于上述的原理，第一电源端Vcc和第二电源端GND之间的供电电压等于m个电压层的电压之和ΣVi，或者，第一电源端Vcc和第二电源端GND之间的供电电压也可以看作是等于m个运算芯片20的内核电压Vcore之和m×Vcore。
在如图1所示的分层供电原理中，所有运算芯片20的内核电压Vcore可以是相等的，此时，m个电压层V1～Vm是等幅电压层，但这并不意味着上述分层供电排斥各层电压不同的情况。
图1中并未示出运算芯片20的I/O电压，这可以理解为运算芯片20的供电则可以沿用传统方式，即，运算芯片20的I/O电压由对应的转换电源(例如LDO)供电。
另外，仍参见图1，分处不同电压层的运算芯片20存在电位差ΔV，为支持运算芯片20的跨层通讯，可以在相邻电压层的运算芯片20之间串联用于对通讯信号实现层间降压的电平移位器30。
层间通讯可以由主控芯片发起，该主控芯片可以通过网口或Wi-Fi(WirelessFidelity，无线保真)接口从网络端获取任务，然后拆分成多个小的运算任务下发到各运算芯片20，各运算芯片20接收到小的运算任务后即启动内部运算，生成运算结果后就通过层间通讯逐级返回给主控芯片。主控芯片获取到各个运算芯片20的运算结果后可以做出相应的仲裁处理或打包返回网络端仲裁。
可见，上述的分层供电原理无需额外的转换电源即可使运算芯片20获得需要的内核电压Vcore，因而有助于降低数据处理装置10的成本。然而，当以上述原理将运算芯片20承载于PCB时，可能会引入新的问题。
请参见图2，数据处理装置10包括单层布线的PCB 100和具有相同裸片和相同封装的m个运算芯片20。其中，PCB 100具有第一电源端Vcc和第二电源端GND，并且PCB100布设有m+1条金属箔F1～Fm+1，多条金属箔F1～Fm+1可以看作是图1中的节点N1～Nm+1、并将第一电源端Vcc和第二电源端GND之间的电压分割为电压递减的m个等幅电压层V1～Vm。
在图2中，m+1条金属箔F1～Fm+1在PCB 100的一侧表面沿水平方向平行延伸、并且在竖直方向上排列，以在PCB 100的该侧表面划分形成电压逐层递减的m个供电区域P1-Pm。m个供电区域P1-Pm分别对应于电压层V1～Vm，并且m个供电区域P1-Pm按照电压在竖直方向上逐层递减的顺序排列。m个运算芯片20在PCB 100的该侧表面隔层交替布置在m个供电区域P1-Pm中。
m个运算芯片20的封装具有分别位于一对相反侧边(图2中示为一对相反的水平侧边)处的内核供电封装管脚Vdd和Vss，其中Vdd为内核供电封装管脚的高位端、Vss为内核供电封装管脚的低位端。
m个供电区域P1-Pm中的运算芯片20的内核供电封装管脚Vdd和Vss同向布置。内核供电封装管脚Vdd和Vss的同向布置是指在层叠纵深方向(图2中垂直于金属箔F1～Fm+1延伸方向的纵向方向)上同向布置，即，对于每个供电区域Pi中的运算芯片20，其内核供电封装管脚的高电位端Vdd与划分形成该供电区域Pi的高电位的金属箔Fi电连接、低电位端Vss则与划分形成该供电区域Pi的低电位的金属箔Fi+1电连接。从而，m个运算芯片20的内核供电封装管脚Vdd和Vss通过m+1条金属箔F1～Fm+1首尾逐层串联，以使m个运算芯片20以串联形式而在第一电源端Vcc和第二电源端GND之间实现分层供电。
m个运算芯片20的封装还具有分别位于另一对相反侧边(图2中示为一对相反的竖直侧边)处的信号通讯封装管脚Sin[n:1]和Sout[n:1]。其中，Sin[n:1]为通讯封装管脚的n个输入信号位，Sout[n:1]为通讯封装管脚的n个输出信号位，n为大于1的正整数。并且，m个运算芯片20的输入信号位Sin[n:1]和输出信号位Sout[n:1]相比于内核供电封装管脚Vdd和Vss的布置方向相同，图2中示为m个供电区域P1-Pm中的运算芯片20的输入信号位Sin[n:1]均位于封装的右侧竖直侧边、输出信号位Sout[n:1]均位于封装的左侧竖直侧边；进一步，输入信号位Sin[n:1]和输出信号位Sout[n:1]的信号位排序方向也相同，即，每个运算芯片20的输入信号位Sin[n:1]和输出信号位Sout[n:1]的信号位的管脚定义都是从内核供电封装管脚的高位端Vdd向低位端Vss排序。例如，每个运算芯片20的输入信号位Sin[n:1]和输出信号位Sout[n:1]的信号位定义由内核供电封装管脚的高位端Vdd至低位端Vss顺序包括1字节的标识位、1字节的地址位、1字节的数据长度位、至少2字节的数据位、以及1字节的校验位。
仍参见图2，此时，为了实现运算芯片20的层间通讯以集成运算芯片20的运算能力，m个供电区域P1-Pm中的运算芯片20的输入信号位Sin[n:1]和输出信号位Sout[n:1]需要通过信号布线300首尾串联。其中，信号布线300布设在PCB 100布置有运算芯片20的一侧表面，并且信号布线300中串联有层间降压的电平移位器300。
但由于采用相同封装的运算芯片20的内核供电封装管脚Vdd和Vss同向布置，因而m个供电区域P1-Pm中的运算芯片20的输入信号位Sin[n:1]和输出信号位Sout[n:1]必然也是同向布置。输入信号位Sin[n:1]和输出信号位Sout[n:1]的同向布置是指输入和输出方向在同层平展方向(图2中平行于金属箔F1～Fm+1延伸方向的水平方向)上同向布置、并且管脚定义的信号位排序在层叠纵深方向(图2中垂直于金属箔F1～Fm+1延伸方向的纵向方向)上同向布置，因此，信号布线300从每层供电区域Pi中的运算芯片20的输出信号位Sout[n:1]连接到下一层供电区域Pi+1中的运算芯片20的输入信号位Sin[n:1]，不可避免地会横跨运算芯片20分别布置有的输入信号位Sin[n:1]和输出信号位Sout[n:1]相反两侧，从而与金属箔Fi+1发生布线干涉，干涉区域如图2中的Int1所示。
为了避免这样的干涉发生，一种可能的解决方案为通过切割金属箔Fi+1以避让出信号布线300的布线空间，但如此就会破坏金属箔Fi+1的完整性，从而降低供电的可靠性；另一种可能的解决方案则是将单层布线的PCB 100改为双层布线，但这样会提高PCB 100的加工成本。即，不能同时兼顾成本和可靠性。
另外，从图2中还可以看出，信号布线300采用支持n个信号位的排线形式，信号布线300在相邻的供电区域Pi和Pi+1之间实现跨层环回的弯折部分处，排线之间会形成信号线交叉，信号线交叉区域如图2中的Int2所示。这样的缺陷也是很难以能够兼顾成本和可靠性的方式来克服的。
请参见图3，为了解决如图2所示的比较例存在的缺陷，在一个实施例的数据处理装置40中，将图2中采用相同封装的运算芯片20改进为具有相同裸片、但采用不同封装的第一运算芯片51和第二运算芯片52(二者的总数为m个)。
并且，第一运算芯片51和第二运算芯片52在PCB 500的同侧表面隔层沿层叠纵深方向(图3中垂直于金属箔F1～Fm+1延伸方向的纵向方向)交替布置在由m+1条金属箔F1～Fm+1划分形成的m个供电区域P1～Pm+1中。即，若供电区域Pi中布置的运算芯片为第二运算芯片52，则相邻供电区域Pi-1和Pi+1中布置的运算芯片为第一运算芯片51，反之亦然。
交替布置在m个供电区域P1-Pm中第一运算芯片51和第二运算芯片52的内核供电封装管脚Vdd和Vss在层叠纵深方向(图3中垂直于金属箔F1～Fm+1延伸方向的纵向方向)上同向布置。即，对于每个供电区域Pi中的第一运算芯片51或第二运算芯片52，其内核供电封装管脚的高电位端Vdd与划分形成该供电区域Pi的高电位的金属箔Fi电连接、低电位端Vss则与划分形成该供电区域Pi的低电位的金属箔Fi+1电连接。从而，第一运算芯片51和第二运算芯片52的内核供电封装管脚Vdd和Vss通过m+1条金属箔F1～Fm+1首尾逐层串联，以使第一运算芯片51和第二运算芯片52以串联形式而在第一电源端Vcc和第二电源端GND之间实现分层供电。
以上是第一运算芯片51和第二运算芯片52的封装的相同之处。第一运算芯片51和第二运算芯片52的封装不同主要体现在：第一运算芯片51的信号通讯封装管脚Sin[n:1]和Sout[n:1]相比于内核供电封装管脚Vdd和Vss的布置方向与第二运算芯片52的信号通讯封装管脚Sin[n:1]和Sout[n:1]相比于内核供电封装管脚Vdd和Vss的布置方向相反。
从图3中可以清楚地看出，上述的布置方向相反包括：
一方面，虽然第一运算芯片51和第二运算芯片52的信号通讯封装管脚Sin[n:1]和Sout[n:1]在同层平展方向(图3中平行于金属箔F1～Fm+1延伸方向的水平方向)上仍分别位于不同于内核供电封装管脚Vdd和Vss的一对相反侧边(图3中示为一对相反的竖直侧边)，但第一运算芯片51的通讯封装管脚的输入信号位Sin[n:1]和输出信号位Sout[n:1]与第二运算芯片52的通讯封装管脚的输入信号位Sin[n:1]和输出信号位Sout[n:1]的布置方向相反。即，第一运算芯片51的通讯封装管脚的输入信号位Sin[n:1]和输出信号位Sout[n:1]与第二运算芯片52的通讯封装管脚的输入信号位Sin[n:1]和输出信号位Sout[n:1]的输入和输出方向在同层平展方向(图3中平行于金属箔F1～Fm+1延伸方向的水平方向)上反向布置。如图3所示，第一运算芯片51的输入信号位Sin[n:1]位于相对于内核供电封装管脚Vdd和Vss的右侧竖直侧边、输出信号位Sout[n:1]均位于相对于内核供电封装管脚Vdd和Vss的左侧竖直侧边，而第二运算芯片52的输入信号位Sin[n:1]位于相对于内核供电封装管脚Vdd和Vss的左侧竖直侧边、输出信号位Sout[n:1]均位于相对于内核供电封装管脚Vdd和Vss的右侧竖直侧边。
另一方面，第一运算芯片51的通讯封装管脚的n个信号位Sin_n～Sin_1以及Sout_n～Sout_1沿层叠纵深方向(图3中垂直于金属箔F1～Fm+1延伸方向的纵向方向)排列的排序方向与第二运算芯片52的通讯封装管脚的n个信号位Sin_n～Sin_1以及Sout_n～Sout_1沿层叠纵深方向(图3中垂直于金属箔F1～Fm+1延伸方向的纵向方向)排列的排序方向相反。即，第一运算芯片51的通讯封装管脚的输入信号位Sin[n:1]和输出信号位Sout[n:1]与第二运算芯片52的通讯封装管脚的输入信号位Sin[n:1]和输出信号位Sout[n:1]管脚定义的信号位排序在层叠纵深方向(图3中垂直于金属箔F1～Fm+1延伸方向的纵向方向)上反向布置。如图3所示，第一运算芯片51的通讯封装管脚的输入信号位Sin[n:1]和输出信号位Sout[n:1]的信号位定义Sin_n～Sin_1以及Sout_n～Sout_1是从内核供电封装管脚的高位端Vdd向低位端Vss排序，而第二运算芯片52的通讯封装管脚的输入信号位Sin[n:1]和输出信号位Sout[n:1]的信号位定义Sin_n～Sin_1以及Sout_n～Sout_1则是从内核供电封装管脚的低位端Vss向高位端Vdd排序。
例如，第一运算芯片51的输入信号位Sin[n:1]和输出信号位Sout[n:1]的信号位定义Sin_n～Sin_1以及Sout_n～Sout_1由内核供电封装管脚的高位端Vdd至低位端Vss顺序包括1字节的标识位、1字节的地址位、1字节的数据长度位、至少2字节的数据位、以及1字节的校验位。同时，第二运算芯片51的输入信号位Sin[n:1]和输出信号位Sout[n:1]的信号位定义Sin_n～Sin_1以及Sout_n～Sout_1则是由内核供电封装管脚的低位端Vss至高位端Vdd顺序包括1字节的标识位、1字节的地址位、1字节的数据长度位、至少2字节的数据位、以及1字节的校验位。
基于上述的封装结构，逐层交替布置在m个供电区域P1-Pm中的第一运算芯片51和第二运算芯片52的内核供电封装管脚Vdd和Vss仍然同向布置，即，对于每个供电区域Pi中的第一运算芯片51或第二运算芯片52，其内核供电封装管脚的高电位端Vdd与划分形成该供电区域Pi的高电位的金属箔Fi电连接、低电位端Vss则与划分形成该供电区域Pi的低电位的金属箔Fi+1电连接。
从而，逐层交替布置的第一运算芯片51和第二运算芯片52的内核供电封装管脚Vdd和Vss通过m+1条金属箔F1～Fm+1首尾逐层串联，以使第一运算芯片51和第二运算芯片52以串联形式而在第一电源端Vcc和第二电源端GND之间实现分层供电。
此时，由于第一运算芯片51的信号通讯封装管脚Sin[n:1]和Sout[n:1]相比于内核供电封装管脚Vdd和Vss的布置方向与第二运算芯片52的信号通讯封装管脚Sin[n:1]和Sout[n:1]相比于内核供电封装管脚Vdd和Vss的布置方向相反，因此，虽然第一运算芯片51和第二运算芯片52的内核供电封装管脚Vdd和Vss同向布置，但逐层交替布置在m个供电区域P1-Pm中的第一运算芯片51的输入信号位Sin[n:1]和输出信号位Sout[n:1]与第二运算芯片52的输入信号位Sin[n:1]和输出信号位Sout[n:1]的布置方式为在同层平展方向(图3中平行于金属箔F1～Fm+1延伸方向的水平方向)上的输入输出反向、在层叠纵深方向(图3中垂直于金属箔F1～Fm+1延伸方向的纵向方向)上的信号位排序方向反向或镜像。
从而，PCB 500在第一运算芯片51和第二运算芯片52所在表面布设的信号布线600可以逐层往复环回衔接m个供电区域P1-Pm，并且第一运算芯片51和第二运算芯片52的信号通讯封装管脚Sin[n:1]和Sout[n:1]通过信号布线600逐层串联。其中，信号布线600中串联有层间降压的电平移位器60，电平移位器60可以布置在信号布线600跨层环回的弯折部分。
信号布线600可以支持低速的串联或并联通信协议，例如UART(UniversalAsynchronous Receiver/Transmittet，通用异步收发传输器)或SPI(Serial PeripheralInterface，串行外设接口)等协议。
第一运算芯片51和第二运算芯片52的信号通讯封装管脚Sin[n:1]和Sout[n:1]的输入输出反向，可以使信号布线600的往复环回以借助第一运算芯片51或第二运算芯片52桥接的方式横跨第一运算芯片51或第二运算芯片52分别布置有的输入信号位Sin[n:1]和输出信号位Sout[n:1]相反两侧，以避免与金属箔Fi+1发生如图2所示比较例中发生的布线干涉；并且，第一运算芯片51和第二运算芯片52的信号通讯封装管脚Sin[n:1]和Sout[n:1]的信号位排序方向镜像，可以使信号布线600避免在相邻的供电区域Pi和Pi+1之间实现跨层环回的弯折部分处出现如图2所示比较例中发生的信号线交叉。
如上可见，上述实施例可以将第一运算芯片51和第二运算芯片52均布置在PCB的同侧表面，以允许PCB 500采用更少的布线层，若可以满足第一运算芯片51和第二芯片52的I/O供电不与内核供电以及信号布线600发生布线干涉，例如第一运算芯片51用于通过连接LDO等转换电源而实现I/O供电的封装管脚可以布置为与通讯封装管脚的输入信号位Sin[n:1]同侧、并且第二运算芯片52用于通过连接LDO等转换电源而实现I/O供电的封装管脚可以布置在与通讯封装管脚的输出信号位Sout[n:1]同侧，或者，例如I/O供电的封装管脚可以通过板外导线(俗称“飞线”)连接LDO等转换电源，则甚至可以允许PCB 500采用单层布线，此时，PCB 500的另一侧表面则铺设散热层(散热材料的涂层或者具有良好导热性能的金属层)，以提高数据处理装置40的散热效果，并同时避免信号布线600破坏金属箔的完整性或发生信号线之间的交叉。进而，内核供电无需额外的转换电源、以及减少PCB 500的布线层均有助于降低成本，避免信号线破坏金属箔的完整性或发生信号线之间的交叉则有助于提高可靠性，因而上述的实施例能够以同时兼顾成本和可靠性的方式实现PCB 500承载大量运算芯片。
另外，前文提及的主控芯片也可以与第一运算芯片51和第二运算芯片52同侧布置在PCB 500，并与顶层的供电区域P1中的通讯封装管脚的输入信号位Sin[n:1]建立通讯连接。
上述的实施例是以第一运算芯片51和第二运算芯片52的隔层交替布置的同层芯片数量为一个为例，但单个数量的同层芯片并不构成对技术构思的限制，而是可以允许将同层芯片的数量扩展为多于一个。
请参见图4，数据处理装置70包括单层布线的PCB 700、以及具有相同裸片、但采用不同封装的第一运算芯片51和第二运算芯片52(二者的总数为m的至少2倍)。其中，第一运算芯片51和第二运算芯片52在PCB 700的同侧表面隔层交替布置在由m+1条金属箔F1～Fm+1划分形成的m个供电区域P1～Pm+1中。即，若供电区域Pi中布置的运算芯片为第二运算芯片52，则相邻供电区域Pi-1和Pi+1中布置的运算芯片为第一运算芯片51，反之亦然。并且，第一运算芯片51和第二运算芯片52的隔层交替布置的同层芯片数量为至少两个。
逐层交替布置在m个供电区域P1-Pm中的第一运算芯片51和第二运算芯片52的内核供电封装管脚Vdd和Vss仍然在层叠纵深方向(图4中垂直于金属箔F1～Fm+1延伸方向的纵向方向)上同向布置，即，对于每个供电区域Pi中的至少两个第一运算芯片51或至少两个第二运算芯片52，其内核供电封装管脚的高电位端Vdd与划分形成该供电区域Pi的高电位的金属箔Fi电连接、低电位端Vss则与划分形成该供电区域Pi的低电位的金属箔Fi+1电连接。
并且，逐层交替布置在m个供电区域P1-Pm中的第一运算芯片51的输入信号位Sin[n:1]和输出信号位Sout[n:1]与第二运算芯片52的输入信号位Sin[n:1]和输出信号位Sout[n:1]的布置方式为在同层平展方向(图4中平行于金属箔F1～Fm+1延伸方向的水平方向)上的输入输出反向、在层叠纵深方向(图4中垂直于金属箔F1～Fm+1延伸方向的纵向方向)上的信号位排序镜像，因此，PCB 700在第一运算芯片51和第二运算芯片52所在表面布设的信号布线800可以逐层往复环回衔接m个供电区域P1-Pm，并且每层的供电区域Pi中的至少两个第一运算芯片51或至少两个第二运算芯片52通过信号布线800实现层内串联、以及与其他层的第一运算芯片51和第二运算芯片52逐层串联。其中，信号布线800中串联有层间降压的电平移位器80，电平移位器80可以布置在信号布线800跨层环回的弯折部分。
如上可见，每层的供电区域Pi中的同层芯片数量不会影响前文所提及的技术效果的产生。
同样地，前文提及的主控芯片也可以与第一运算芯片51和第二运算芯片52同侧布置在PCB 700，并与如图4所示的顶层供电区域P1中悬置的通讯封装管脚的输入信号位Sin[n:1]建立通讯连接。
在其他的一个实施例中，一种虚拟货币挖矿机包括如上所述的数据处理装置40或70。
在其他的另一个实施例中，一种计算机服务器包括如上所述的数据处理装置40或70。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (10)
1.一种数据处理装置，其特征在于，包括PCB以及具有不同封装的第一运算芯片和第二运算芯片，其中：
所述PCB具有第一电源端和第二电源端；
所述PCB布设有多条金属箔，所述多条金属箔将所述第一电源端和所述第二电源端之间的电压分割为至少两个电压层，并且所述多条金属箔在所述PCB的第一表面划分形成电压逐层递减的至少两个供电区域；
所述PCB布设有信号布线，所述信号布线在所述PCB的所述第一表面逐层往复环回衔接所述至少两个供电区域，并且所述信号布线中串联有层间降压的电平移位器；
所述第一运算芯片和所述第二运算芯片在所述PCB的所述第一表面隔层交替布置在所述至少两个供电区域中；
所述第一运算芯片和所述第二运算芯片的内核供电封装管脚同向布置，并且所述第一运算芯片和所述第二运算芯片的内核供电封装管脚通过所述多条金属箔逐层串联；
所述第一运算芯片的信号通讯封装管脚相比于内核供电封装管脚的布置方向与所述第二运算芯片的信号通讯封装管脚相比于内核供电封装管脚的布置方向相反，并且所述第一运算芯片和所述第二运算芯片的信号通讯封装管脚通过所述信号布线逐层串联。
2.根据权利要求1所述的数据处理装置，其特征在于，所述第一运算芯片和所述第二运算芯片中封装的裸片相同，所述至少两个电压层为等幅电压层。
3.根据权利要求1所述的数据处理装置，其特征在于，所述信号布线中串联的电平移位器布置在所述信号布线跨层环回的弯折部分。
4.根据权利要求1所述的数据处理装置，其特征在于，所述第一运算芯片和所述第二运算芯片的隔层交替布置的同层芯片数量为一个。
5.根据权利要求1所述的数据处理装置，其特征在于，所述第一运算芯片和所述第二运算芯片的隔层交替布置的同层芯片数量为至少两个。
6.根据权利要求1所述的数据处理装置，其特征在于，所述第一运算芯片和所述第二运算芯片的内核供电封装管脚在层叠纵深方向上同向布置，所述第一运算芯片和所述第二运算芯片的信号通讯封装管脚的输入和输出在同层平展方向上分别位于内核供电封装管脚的两侧，并且所述第一运算芯片的信号通讯封装管脚的输入和输出在同层平展方向上的布置方向与所述第二运算芯片的信号通讯封装管脚的输入和输出在同层平展方向上的布置方向相反。
7.根据权利要求6所述的数据处理装置，其特征在于，所述第一运算芯片和所述第二运算芯片的信号通讯封装管脚的输入和输出均包含在内核供电封装管脚的对应侧沿层叠纵深方向排列的至少两个信号位，并且所述第一运算芯片在层叠纵深方向上的信号位排序方向与所述第二运算芯片在层叠纵深方向上的信号位排序方向相反。
8.根据权利要求1所述的数据处理装置，其特征在于，所述PCB的与所述第一表面相反的第二表面铺设有散热层。
9.一种虚拟货币挖矿机，其特征在于，包括如权利要求1至8中任一所述数据处理装置。
10.一种计算机服务器，其特征在于，包括如权利要求1至8中任一所述数据处理装置。
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