JP7273693B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に大消費電力の組み込みシステムに搭載される半導体装置に関する。
ＡＤＡＳ（先進運転支援システム）等の自動車用ＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）を使用する車載半導体システムにおいては多くの種類の電源が必要とされるが、電源の中でも特に消費電流の最も大きなＳｏＣコア電源回路がボード領域（パターンリソース）に占める割合が比較的高くなっている。また、このボード領域（パターンリソース）を占有する主な要因としては、必要とされる電源回路部品の点数が多いことと、電源供給路の貫通スルーホールの数が多いことが挙げられる。
自動車用ＳｏＣが搭載されるシステムボード（以下、システム基板ともいう）等、多くの種類の電源が必要とされ、かつ消費電流の大きな車載半導体システムが搭載されるシステムボードに適用される技術として、スイッチング・レギュレータの適用とそのマルチフェーズ化、大電流電源パターンの多層プレーン化が挙げられる。
スイッチング・レギュレータの適用とそのマルチフェーズ化におけるメリットとデメリットを説明する。
（１）大電流の電源に変換効率の良いスイッチング・レギュレータを使用する。
スイッチング・レギュレータを使用する場合、その出力段には以下のような部品が必要になり、電源パターン及び実装エリアが大きくなる。
・平滑化の為の大型コンデンサ
・スイッチング・ノイズ対策のためのコンデンサ
・平滑化の為の大型インダクタ
（２）低電圧かつ大電流の電源ではマルチフェーズ化で応答時間を短縮する。
マルチフェーズ化により応答時間が短縮される一方で、マルチフェーズ化された数だけ必要とされる実装及びパターン面積が増えてしまう。
（３）複数層の電源を層間で接続するために、多数のスルーホール（以下、ＴＨ）を使用する。
１本のＴＨに流す適正電流は銅箔の温度上昇を目安とし、これは銅箔厚みとＴＨ径によって決まる。例えば、φ０．６５ｍｍで０．８Ａ／ＴＨであれば電流４０Ａのために電源とＧＮＤ各々で５０本、合計１００本必要になる。クリアランスが１００ｕｍであるならば、φ０．９ｍｍ／本の孔が全層に空くことになる。
しかしながら、従来技術には以下のような問題点があった。
（１）電源生成回路の実装面積が大きくなる。
大電流、低電圧の電源生成にはスイッチング・レギュレータをマルチフェーズで使用する手法が主流になってきているが、この手法では電源生成回路の部品点数が多くなり、実装面積が大きくなってしまう。
（２）ＴＨによりボード領域（パターンリソース）が逼迫する。
電源の供給経路は複数層にプレーン等の幅広いパターンを形成して導電体（主に銅を素材とする）の断面を大きくする。この各層はＴＨで接続するが、電源パターンに関係のない層ではボード領域（パターンリソース）が削られてしまう。更に電流が大きくなればＴＨ数が増加するため、ボード領域（パターンリソース）が逼迫してしまう。
（３）レギュレータ回路から遠い層に配置した電源パターンの使用効率が悪い。
複数層に電源パターンを配置した場合、給電元であるレギュレータ回路から見て遠い層は近い層に比べてＴＨの抵抗成分やインダクタンス成分により供給経路の抵抗やインピーダンスが大きくなる。このため、例え同じ厚みで同じ形状の電源パターンを複数層に形成しても、レギュレータ回路から遠い層の電源パターンには電流が流れにくくなる。すなわち、遠い層の電源パターンは導電体の断面積当たりの流せる電流量が小さくなる。
本発明の課題は、レギュレータ回路が占有する半導体装置のボード領域（パターンリソース）を削減することである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
一実施の形態に係る半導体装置は、複数のレギュレータ回路がシステムボードの表裏面に分けて配置されている。
他の実施の形態に係る半導体装置は、レギュレータ回路とＳｏＣ電源端子を接続する内層電源パターンにおいて、層毎に給電経路が異なり、さらに層毎に給電先の端子も異なるように配置されている。
一実施の形態に係る半導体装置では、複数のレギュレータ回路をシステムボードの表裏面に分けて配置するため、システムボードにおいてレギュレータ回路が専有する面積を大幅に削減することができる。
図１は、一実施の形態に係る半導体装置を含む全体構成図である。 図２は、一実施の形態に係るレギュレータ回路配置につき、平面及び断面を示す図である。 図３は、一実施の形態に係るレギュレータ回路の部品配置につき、平面及び断面を示す図である。 図４は、一実施の形態に係るレギュレータ回路の部品配置につき、平面及び断面を示す図である。 図５は、一実施の形態に係るレギュレータ回路の部品配置につき、平面を示す図である。 図６は、一実施の形態に係るレギュレータ回路におけるスイッチング・レギュレータの制御を示すブロック図である。 図７は、一実施の形態に係るレギュレータ回路におけるスイッチング・レギュレータの制御を示すチャートである。 図８は、一実施の形態に係るレギュレータ回路におけるスイッチング・レギュレータの部品点数削減の効果を示す図である。 図９Ａは、一実施の形態に係るレギュレータ回路における２つのスイッチング・レギュレータの制御例を示すタイムチャートである。 図９Ｂは、一実施の形態に係るレギュレータ回路における２つのスイッチング・レギュレータの他の制御例を示すタイムチャートである。 図１０は、一実施の形態の変形例１に係る半導体装置の構成を示す図である。 図１１は、一実施の形態の変形例１に係るレギュレータ回路のブロック図である。 図１２は、一実施の形態の変形例２に係るレギュレータ回路の断面図である。 図１３は、一実施の形態の変形例３に係るレギュレータ回路を示すブロック図である。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
（半導体装置の全体構成）
図１は、本実施の形態に係る半導体装置を含む全体構成を示す概念的なブロックである。図２は、一実施の形態に係るレギュレータ回路配置につき、平面及び断面を示す図である。
図２に示されるように、半導体装置１００において、システムボード（システム基板）１の表面（ＴＯＰ）にＦＣＢＧＡパッケージ２（Ｆｌｉｐ Ｃｈｉｐ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）のＳｏＣ３（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）を搭載する。ＳｏＣ３に対し電源を供給する、４つのスイッチング・レギュレータＳＷＲ１～ＳＷＲ４を含むレギュレータ回路ＲＣがシステムボード１の表面（ＴＯＰ）および裏面（ＢＯＴＴＯＭ）に搭載されている。レギュレータ回路ＲＣとＦＣＢＧＡパッケージ２の電源端子との間は、システムボード１の内層２層に形成された幅広い導電体パターン（以下、プレーン）により電気的に接続されており、電源供給経路となる。
（レギュレータ回路）
図１に示されるように、半導体装置１００において、レギュレータ回路ＲＣは、電源供給元（ＰＯＷＥＲ ＳＯＵＲＣＥ）５の生成した入力電源から出力電源を生成するスイッチング・レギュレータＳＷＲ（ＳＷＲ１～ＳＷＲ４）と出力インダクタＬＯと入力コンデンサＣＩと出力コンデンサＣＯとから構成される。スイッチング・レギュレータＳＷＲはＰＭＩＣ（電源管理ＩＣ：Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）４により出力電位を一定に保つように制御される。ＰＭＩＣ４は給電先であるＳｏＣ３の電源端子の電位をセンス線ＳＬによって観測して、レギュレータ回路ＲＣの出力電源は一定の電位を保つように、スイッチング・レギュレータＳＷＲを制御する。
スイッチング・レギュレータＳＷＲの出力端子は、出力インダクタＬＯの端子とシステムボード１の表層に形成した幅広いプレーンにより電気的に接続される。出力インダクタのもう一方の端子はスイッチング・レギュレータＳＷＲと接続しているプレーンとは別に形成された幅広のプレーンでシステムボード１を貫通するＴＨと電気的に接続される。さらに、このプレーンは出力コンデンサＣＯの端子と電気的に接続される。この出力コンデンサＣＯの端子は、スイッチング・レギュレータＳＷＲの出力電源の参照電圧であるＧＮＤと電気的に接続される。
（スイッチング・レギュレータの配置と接続）
図２に示す通り、４つのスイッチング・レギュレータＳＷＲ１～ＳＷＲ４は、システムボード１の片方の面（表面または第１面：ＴＯＰ）にスイッチング・レギュレータＳＷＲ１、ＳＷＲ２の２個１組で配置され、システムボード１の片方の面に対向する面（裏面または第２面：ＢＯＴＴＯＭ）にスイッチング・レギュレータＳＷＲ３、ＳＷＲ４の２個１組で配置される。つまり、偶数個（この例では、４つ）のスイッチング・レギュレータ（ＳＷＲ１～ＳＷＲ４）の半数（この例では、２つ）である第一のスイッチング・レギュレータ群（ＳＷＲ１、ＳＷＲ２）を半導体装置１００のシステム基板１の第一面（表面）に配置し、残りの半数（２つ）である第二のスイッチング・レギュレータ群（ＳＷＲ３、ＳＷＲ４）を第一面と表裏の関係にある第二面（裏面）に配置していることになる。結果的に、スイッチング・レギュレータＳＷＲ１～ＳＷＲ４は、システムボード１の表面（ＴＯＰ）と裏面（ＢＯＴＴＯＭ）の両面に分散して配置されている。システムボード１の裏面（ＢＯＴＴＯＭ）は、システムボード１の表面（ＴＯＰ）と表裏の関係にある面と言うことができる。
スイッチング・レギュレータＳＷＲ１の搭載位置の下側に対応するシステムボード１の裏面（ＢＯＴＴＯＭ）の位置に、スイッチング・レギュレータＳＷＲ３が搭載される。また、スイッチング・レギュレータＳＷＲ２の搭載位置の下側に対応するシステムボード１の裏面（ＢＯＴＴＯＭ）の位置に、スイッチング・レギュレータＳＷＲ４が搭載される。４つのスイッチング・レギュラータ回路ＳＷＲ１～ＳＷＲ４は１つのＰＭＩＣ４で同一電位を出力するように制御されている。対向面に配置したスイッチング・レギュレータＳＷＲ１とＳＷＲ３及びスイッチング・レギュレータＳＷＲ２とＳＷＲ４は、その回路の出力段のＴＨ（ＣＯＭＭＯＮ ＴＨ（ＯＵＴＰＵＴ））を共有しており、その回路の入力段のＴＨ（ＣＯＭＭＯＮ ＴＨ（ＩＮＰＵＴ））を共有している。さらに、このＴＨ（ＣＯＭＭＯＮ ＴＨ（ＯＵＴＰＵＴ））はシステムボード１の内層（ＮＮＥＲ ＬＡＹＥＲ ＭＥＴＡＬ ＰＡＴＴＥＲＮ）の２層のプレーンと電気的に接続されている。
なお、図２において、（ＴＯＰ）ＳＷＲ１等の（ＴＯＰ）は、対応する部品（ここではＳＷＲ１）が表面（ＴＯＰ）に実装されていることを示し、（ＢＯＴＴＯＭ）ＳＷＲ３等の（ＢＯＴＴＯＭ）は、対応する部品（ここでは、ＳＷＲ３）が裏面（ＢＯＴＴＯＭ）に実装されていることを示している。（ＦＡＲ）ＳＷＲ１等の（ＦＡＲ）は、対応する部品（ここではＳＷＲ１）が奥側に実装されていることを示し、（ＮＥＡＲ）ＳＷＲ２等の（ＮＥＡＲ）は、対応する部品（ここではＳＷＲ１）が手前側に実装されていることを示している。また、ＯＵＴＥＲ ＬＡＹＥＲはステムボード１の表面側（ＴＯＰ ＳＩＤＥ）またはステムボード１の裏面側（ＢＯＴＴＯＭ ＳＩＤＥ）に設けられた外部配線層等を示し、ＩＮＮＥＲ ＬＡＹＥＲはステムボード１の内部に設けられた内部配線層等を示している。
（スイッチング・レギュレータの部品配置）
図３は、一実施の形態に係るレギュレータ回路の部品配置につき、平面及び断面を示す図である。図３は、図２のスイッチング・レギュレータＳＷＲ１、ＳＷＲ３およびスイッチング・レギュレータＳＷＲ１、ＳＷＲ３に接続される部品（ＣＩ，ＬＯ，ＣＯ）の透過平面図および断面図が代表例として示されている。図３に示す通り、システムボード１の表裏両面に実装された部品（ＳＷＲ１、ＳＷＲ３，ＣＩ，ＬＯ，ＣＯ）は、システムボード１の表面からの透過平面図で見た場合、表裏面の各部品が重なり合うような位置に配置されている。表裏面の各部品（ＳＷＲ１、ＳＷＲ３，ＣＩ，ＬＯ，ＣＯ）が完全重なり合うように配置した場合に最も部品配置と配線に必要な領域を小さくすることができる。図示しないが、図２のスイッチング・レギュレータＳＷＲ２、ＳＷＲ４およびスイッチング・レギュレータＳＷＲ２、ＳＷＲ４に接続される部品（ＣＩ，ＬＯ，ＣＯ）の配置も、図３に示すスイッチング・レギュレータＳＷＲ１、ＳＷＲ３およびスイッチング・レギュレータＳＷＲ１、ＳＷＲ３に接続される部品（ＣＩ，ＬＯ，ＣＯ）の配置と同様である。
図４は、一実施の形態に係るレギュレータ回路の部品配置につき、平面及び断面を示す図である。図４には、スイッチング・レギュレータＳＷＲ１とスイッチング・レギュレータＳＷＲ３とを、平面視において、ずらして配置した場合の構成例における透過平面図と断面図とが示されている。図４に示す通り、表面（ＴＯＰ）側に配置した部品（ＳＷＲ１，ＣＩ，ＬＯ，ＣＯ）の配線領域と裏面（ＢＯＴＴＯＭ）側に配置した部品（ＳＷＲ３，ＣＩ，ＬＯ，ＣＯ）の配線領域とは、表裏各面において、ある程度の自由度を持って低減することが可能である。この場合、２つのＴＨ（ＣＯＭＭＯＮ ＴＨ（ＩＮＰＵＴ）とＣＯＭＭＯＮ ＴＨ（ＯＵＴＰＵＴ））を表裏面で共有するため、表面（ＴＯＰ）と裏面（ＢＯＴＴＯＭ）の各々でＴＨ（ＣＯＭＭＯＮ ＴＨ（ＩＮＰＵＴ），ＣＯＭＭＯＮ ＴＨ（ＯＵＴＰＵＴ））に近接するように各部品（（ＳＷＲ１，ＣＩ，ＬＯ，ＣＯ）と（ＳＷＲ３，ＣＩ，ＬＯ，ＣＯ））を配置することが必要となる。
図５は、一実施の形態に係るレギュレータ回路の部品配置につき、平面を示す図である。図５には、図４の構成例を用いた場合の４つのスイッチング・レギュレータＳＷＲ１～ＳＷＲ４の配置例を、表面（ＴＯＰ）側の平面図と、裏面（ＢＯＴＴＯＭ）側を上から見た場合の平面図とが示されている。具体的には、図５に示す通り、入力コンデンサＣＩとスイッチング・レギュレータＳＷＲ１～ＳＷＲ４とを、内層の入力電源パターン（ＩＮＰＵＴ ＰＯＷＥＲ ＰＬＡＮＥ）と電気的に接続するＴＨ（ＣＯＭＭＯＮ ＴＨ （ＩＮＰＵＴ））に近接して配置する。出力インダクタＬＯと出力コンデンサＣＯを内層の出力電源パターン（ＯＵＴＰＵＴ ＰＯＷＥＲ ＰＬＡＮＥ）に電気的に接続するＴＨ（ＣＯＭＭＯＮ ＴＨ （ＯＵＴＰＵＴ））に近接して配置することで表面（ＴＯＰ）と裏面（ＢＯＴＴＯＭ）はそれぞれで配置配線面積を最小にすることが可能となる。
（スイッチング・レギュレータの動作）
次に、本実施の形態に係るレギュレータ回路ＲＣの動作例について図６および図７を用いて説明する。図６は、一実施の形態に係るレギュレータ回路におけるスイッチング・レギュレータの制御を示すブロック図である。図７は、一実施の形態に係るレギュレータ回路におけるスイッチング・レギュレータの制御を示すチャートである。なお、図６には、レギュレータ回路ＲＣとして、スイッチング・レギュレータＳＷＲ１を含むレギュレータ回路ＲＣ１、スイッチング・レギュレータＳＷＲ２を含むレギュレータ回路ＲＣ２、スイッチング・レギュレータＳＷＲ３を含むレギュレータ回路ＲＣ３、および、スイッチング・レギュレータＳＷＲ４を含むレギュレータ回路ＲＣ４が描かれている。図７には、スイッチング・レギュレータＳＷＲ１～ＳＷＲ４の出力電流の波形がチャートＡ、Ｂ、Ｃとして描かれている。
図６に示すように、ＰＭＩＣ４は負荷であるＳｏＣ３の電源端子直近の電位をセンス線ＳＬによって観測して、電位が一定になるようにスイッチング・レギュレータＳＷＲ１～ＳＷＲ４を制御して電流を出力する。４つのスイッチング・レギュレータＳＷＲ１～ＳＷＲ４で１つの電源を生成する場合には、出力電源（出力電流）の位相を１／４、つまりは、９０°ずつ互いにずらして出力電流のリップルを抑えるようにする。具体的には、図６に示す通り、１つのスイッチング・レギュレータに対する制御信号の周期に対して、ＰＭＩＣ４の制御信号を４倍の周期で出力して、４つのスイッチング・レギュレータＳＷＲ１～ＳＷＲ４を順次制御する。
図７のチャートＡに示す通り、表面（ＴＯＰ）に配置するスイッチング・レギュレータＳＷＲ１とＳＷＲ２はそれぞれ出力電源（出力電流）の位相を互いに１８０°ずらす。同様に、図７のチャートＢに示す通り、裏面（ＢＯＴＴＯＭ）に配置するスイッチング・レギュレータＳＷＲ３とＳＷＲ４はそれぞれ出力電源（出力電流）の位相を互いに１８０°ずらす。さらに、図７のチャートＡ、Ｂに示す様に、対向面に配置してＴＨを共有するスイッチング・レギュレータＳＷＲ１とＳＷＲ３は出力電源（出力電流）の位相を互いに９０°ずらす。同様に、スイッチング・レギュレータＳＷＲ２とＳＷＲ４も出力電源（出力電流）の位相を互いに９０°ずらす。図７のチャートＣには、チャートＡとチャートＢとを合成したスイッチング・レギュレータＳＷＲ１～ＳＷＲ４の電流波形が示されている。チャートＣにおいて、出力電流Ｉｏｕｔは、スイッチング・レギュレータＳＷＲ１～ＳＷＲ４の出力電流を平滑した状態を示している。
ＰＭＩＣ４は、第一のスイッチング・レギュレータ群（スイッチング・レギュレータＳＷＲ１とＳＷＲ２）の生成する出力電源の位相を互いに１８０°ずらすように制御信号を生成するとともに、第二のスイッチング・レギュレータ群（スイッチング・レギュレータＳＷＲ３とＳＷＲ４）の生成する出力電源の位相を互いに１８０°ずらすように制御信号を生成する。また、前記電源管理ＩＣは、第一のスイッチング・レギュレータ群（スイッチング・レギュレータＳＷＲ１とＳＷＲ２）の生成する出力電源の位相と、第二のスイッチング・レギュレータ群（スイッチング・レギュレータＳＷＲ３とＳＷＲ４）の生成する出力電源の位相とを、９０°ずらすように制御信号を生成する。
スイッチング・レギュレータＳＷＲ１及びＳＷＲ２が電流を供給する場合、主に、図６に示す供給経路（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｐａｔｈ１）１０を経由してＳｏＣ３に電流が流れる。システムボード１のより下層にある供給経路（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｐａｔｈ２）２０は、ＴＨのインダクタンスや抵抗が電流の流れを阻害するため、供給経路（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｐａｔｈ１）１０に比べて電流が流れづらい。
スイッチング・レギュレータＳＷＲ３及びＳＷＲ４が電流を供給する場合、主に、図６に示す供給経路（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｐａｔｈ２）２０を経由してＳｏＣ３に電流が流れる。図６に示すスルーホール群ＴＨ１及びスルーホール群ＴＨ２を経由すると供給経路（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｐａｔｈ１）１０に電流が流れるが、スルーホール群ＴＨ１やスルーホール群ＴＨ２に比べてＳｏＣ３直下のスルーホール群ＴＨ３は、スルーホール群ＴＨ１およびＴＨ２のＴＨ数と比較して、ＴＨ数が多くインピーダンスが低く抑えられる。そのため、主たる電流の供給経路は供給経路（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｐａｔｈ２）２０となる。なお、スルーホール群ＴＨ３のＴＨ数が多くなるのはＳｏＣ３の電源端子数と同数程度にするためである。
（本実施の形態における効果）
システムボード１の表面（ＴＯＰ）および裏面（ＢＯＴＴＯＭ）の両面にレギュレータ回路ＲＣを配置することで配置配線に要する面積を低減することができる。
さらに、電源供給経路となる電源パターンをシステムボード１の複数の内層（ＩＮＮＥＲ ＬＡＹＥＲ ＭＥＴＡＬ ＰＡＴＴＥＲＮ）に形成し、表層（ＯＵＴＥＲ ＬＡＹＥＲ ＭＥＴＡＬ ＰＡＴＴＥＲＮ）のレギュレータ回路ＲＣの出力パターンと内層（ＩＮＮＥＲ ＬＡＹＥＲ ＭＥＴＡＬ ＰＡＴＴＥＲＮ）の電源パターンとを電気的に接続するＴＨ（ＣＯＭＭＯＮ ＴＨ （ＯＵＴＰＵＴ））を両面のレギュレータ回路ＲＣで共有することにより必要となるＴＨ数を低減することができる。これにより、ＴＨの配置面積も低減することができる。
１つのＴＨあたりに流すことができる電流量は、材質やサイズにより決まる発熱量により制限される。このため、上限電流値により必要なＴＨ数が決まる。例えば、０．８Ａ／ＴＨであれば４０Ａを流すのに電源ＴＨを５０本、ＧＮＤのＴＨを５０本の合計１００本のＴＨが必要になる。
レギュレータ回路ＲＣをシステムボード１の表面及び裏面の両面に配置することで、共有している１本のＴＨを、表面（ＴＯＰ）に配置したレギュレータ回路ＲＣ（ＲＣ１，ＲＣ２）からＴＨを経由して電源パターンに接続する供給経路１０と裏面（ＢＯＴＴＯＭ）に配置したレギュレータ回路ＲＣ（ＲＣ３，ＲＣ４）からＴＨを経由して電源パターンに接続する供給経路２０とに分離することができる。具体的には、表面のレギュレータ回路ＲＣ１、ＲＣ２から出力する電流は、主にＴＨ（ＣＯＭＭＯＮ ＴＨ （ＯＵＴＰＵＴ））の上端から流入して内層の電源パターンに流れ込み、裏面のレギュレータ回路ＲＣ３、ＲＣ４から出力する電流はＴＨ（ＣＯＭＭＯＮ ＴＨ （ＯＵＴＰＵＴ））の下端から流入して内層の電源パターンに流れ込むが、その双方の主経路はＴＨ（ＣＯＭＭＯＮ ＴＨ （ＯＵＴＰＵＴ））上で分離されているため、ＴＨの必要数を半減することができる。
また、更に、大電流電源の電源パターンでは抵抗分による電圧低下を抑えるためにシステムボード１の内層に電源パターンを複数層形成して導電体の断面積を確保することが多い。この際、システムボード１の表面のレギュレータ回路ＲＣで生成した電源電流は内層のプレーンにＴＨを経由して流れるが、ＴＨはインダクタンス成分と抵抗成分を持つため、レギュレータ回路ＲＣに近い層に比べ、遠い層はＴＨを往復する分だけ、インピーダンスが大きくなり、遠い層のプレーンに流れる電流は小さくなってしまう。
システムボード１の表面（ＴＯＰ）および裏面（ＢＯＴＴＯＭ）の両面にレギュレータ回路ＲＣを搭載すると、表面（ＴＯＰ）に実装したレギュレータ回路ＲＣ（ＲＣ１，ＲＣ２）の電流は表面（ＴＯＰ）に近い内層の電源パターンに流れ、裏面（ＢＯＴＴＯＭ）に実装したレギュレータ回路ＲＣ（ＲＣ３，ＲＣ４）の電流は裏面（ＢＯＴＴＯＭ）に近い内層の電源パターンに流れるため、導電体断面積当たりに流すこができる電流量が増加する。加えて、主たる電源パターンも層毎に分離できため、発熱による電流上限も緩和することができる。
また、レギュレータ回路ＲＣはシステム内の発熱源の１つであるため、システムボード１の表面および裏面にレギュレータ回路ＲＣを搭載することにより、放熱経路を２つに分離することができる。一般的なシステムボードでは、レギュレータ回路ＲＣやＳｏＣ、高速メモリ等がシステムボードの片面に集中しているため、排熱機構に導電性の良い材質や高能力のファンを採用する等の対策が必要となり、コストが上昇することになる。実施の形態に係る半導体装置では、発熱源を分散して放熱経路を分離することで、排熱機構を簡素化することができる。結果として、半導体装置の低コスト化が実現できる。
（部品点数低減の効果）
システムボード１の表面および裏面のそれぞれの同一面に配置するレギュレータ回路ＲＣ（ＲＣ１～ＲＣ４）を構成するスイッチング・レギュレータＳＷＲ（（ＳＷＲ１，ＳＷＲ２）または（ＳＷＲ３，ＳＷＲ４））を１８０°位相をずらして（つまり半周期ずらして）動作させることで、各々のレギュレータ回路ＲＣに必要となる入力コンデンサＣＩと出力コンデンサＣＯを一部共有して、部品点数を低減することができる。
図８は、一実施の形態に係るレギュレータ回路におけるスイッチング・レギュレータの部品点数削減の効果を示す図である。図８に示す通り、入力コンデンサＣＩはレギュレータ回路ＲＣがＯＮとなる瞬間に、出力コンデンサＣＯはレギュレータ回路ＲＣがＯＦＦの期間の電位を保証するものであり、２つのレギュレータ回路を交互にＯＮ／ＯＦＦするために必要とされるコンデンサ容量は、理想的には、入力コンデンサＣＩ及び出力コンデンサＣＯともにレギュレータ１回路分程度まで削減可能である。図８の配置例Ａには、図２のレギュレータ回路ＲＣの表面側の平面図が示されている。表面側には、４つの入力コンデンサＣＩと、４つの出力コンデンサＣＯとが設けられている。同様に、裏面側には、４つの入力コンデンサＣＩと４つの出力コンデンサＣＯとが設けられている。つまり、図２のレギュレータ回路ＲＣでは、８つの入力コンデンサＣＩと８つの出力コンデンサＣＯが利用される。
図８の配置例Ｂおよび配置例Ｃは、入力コンデンサＣＩの数と出力コンデンサＣＯの数を削減した場合のレギュレータ回路ＲＣのレイアウト配置例が示されている。
配置例Ｂでは、表面側には、３つの入力コンデンサＣＩと、３つの出力コンデンサＣＯとが設けられている。同様に、裏面側には、３つの入力コンデンサＣＩと３つの出力コンデンサＣＯとが設けられている。つまり、配置例Ｂでは、配置例Ａと比較して、２つの入力コンデンサＣＩと２つの出力コンデンサＣＯの計４つの部品が削減可能である。
配置例Ｃでは、表面側には、２つの入力コンデンサＣＩと、２つの出力コンデンサＣＯとが設けられている。同様に、裏面側には、２つの入力コンデンサＣＩと２つの出力コンデンサＣＯとが設けられている。つまり、配置例Ｃでは、配置例Ａと比較して、４つの入力コンデンサＣＩと４つの出力コンデンサＣＯの計８つの部品が削減可能である。
図９Ａは、一実施の形態に係るレギュレータ回路における２つのレギュレータの制御例を示すタイムチャートである。図９Ｂは、一実施の形態に係るレギュレータ回路における２つのレギュレータ回路の他の制御例を示すタイムチャートである。図９Ａは、たとえば、レギュレータ回路ＲＣ１、ＲＣ２を同一の位相でＯＮ／ＯＦＦ動作させた場合の出力電流の波形が示されている。一方、図９Ｂは、たとえば、レギュレータ回路ＲＣ１、ＲＣ２を１８０°位相をずらしてＯＮ／ＯＦＦ動作させた場合の出力電流の波形が示されている。ここで、図９Ａ、図９Ｂにおいて、２つのレギュレータ回路を交互にＯＮ／ＯＦＦするのに必要とするコンデンサ容量をハッチング部分の面積で示している。図９Ａに示すハッチング部分の面積に比べて、図９Ｂのハッチング部分の面積が小さくなっている。これは、図９Ｂでは、必要とするコンデンサ容量が少ないことを示している。したがって、図９Ｂに示す様に、レギュレータ回路ＲＣ１、ＲＣ２を１８０°位相をずらしてＯＮ／ＯＦＦ動作させた場合、コンデンサ数を減らすことができることを示している。
つまり、図７のチャートＣで示す様に、４つのレギュレータ回路ＲＣ１～ＲＣ４を動作させる場合に、コンデンサ数を低減することができる。例えば、容量値の同じコンデンサ部品を用いる場合には、図８の配置例Ａから、図８の配置例Ｂや配置例Ｃの様に、コンデンサの部品点数を減らすことができる。
図９に示す通り、コンデンサは電位を保証する対象と近接配置することで効果を高めることができるため、レギュレータ回路ＲＣの入力端子と入力コンデンサＣＩ、出力インダクタＬＯと出力コンデンサＣＯと共有ＴＨとの配置関係を考慮すると、図８の配置例Ｂや配置例Ｃは、レギュレータ回路ＲＣ間のコンデンサを共有することが電気特性を確保しながら部品点数を低減できる最適な配置である。
（変形例１）
レギュレータ回路ＲＣとＳｏＣ３の電源端子を接続する内層電源パターンにおいて、層毎に給電経路が異なり、層毎に給電先の端子も異なる例を示す。
図１０は、一実施の形態の変形例１に係る半導体装置の構成を示す図である。図１０に示す通り、システムボード１上の表面層（ＴＯＰ）と裏面層（ＢＯＴＴＯＭ）に搭載したスイッチング・レギュレータ回路ＳＷＲ１、ＳＷＲ２とスイッチング・レギュレータＳＷＲ３、ＳＷＲ４がそれぞれ表面に近い上層の電源パターン（ＩＮＮＥＲ ＵＰＰＥＲ ＬＡＹＥＲ ＭＥＴＡＬ ＰＡＴＴＥＲＮ）と裏面に近い下層の電源パターン（ＩＮＮＥＲ ＬＯＷＥＲ ＬＡＹＥＲ ＭＥＴＡＬ ＰＡＴＴＥＲＮ）を主給電経路として、各々ＳｏＣ３の電源端子群Ａ（Ｐｉｎ Ｇｒｏｕｐ Ａ）と電源端子群Ｂ（Ｐｉｎ Ｇｒｏｕｐ Ｂ）に独立して電気的に接続する。つまり、上層の電源パターン（ＩＮＮＥＲ ＵＰＰＥＲ ＬＡＹＥＲ ＭＥＴＡＬ ＰＡＴＴＥＲＮ）は電源端子群Ａ（Ｐｉｎ Ｇｒｏｕｐ Ａ）に電気的に接続され、下層の電源パターン（ＩＮＮＥＲ ＬＯＷＥＲ ＬＡＹＥＲ ＭＥＴＡＬ ＰＡＴＴＥＲＮ）は電源端子群Ｂ（Ｐｉｎ Ｇｒｏｕｐ Ｂ）に電気的に接続される。
電源端子群Ａ（Ｐｉｎ Ｇｒｏｕｐ Ａ）および電源端子群Ｂ（Ｐｉｎ Ｇｒｏｕｐ Ｂ）は、ＳｏＣ３の電源端子直近の電位をＰＭＩＣ４に伝えるための、観測配線ＳＬ１と観測配線ＳＬ２とにそれぞれ電気的に接続する。これらの観測配線ＳＬ１及びＳＬ２は電源パターンとは別経路として設けられた配線によってＰＭＩＣ４に電気的に接続する。
（変形例１の動作）
図１１は、一実施の形態の変形例１に係るレギュレータ回路のブロック図である。図１１に示す通り、電源端子群Ａ（Ｐｉｎ Ｇｒｏｕｐ Ａ）と電源端子群Ｂ（Ｐｉｎ Ｇｒｏｕｐ Ｂ）の観測配線ＳＬ１と観測配線ＳＬ２はＰＭＩＣ４に電気的に接続する。ＰＭＩＣ４は観測配線ＳＬ１の電位を観測してレギュレータ回路ＲＣ１、ＲＣ２の出力電位の変動を抑えるように制御し、観測配線ＳＬ２の電位を観測してレギュレータ回路ＲＣ３、ＲＣ４の出力電位の変動を抑えるように制御する。
（変形例１の効果）
実施の形態１の給電経路である内層電源パターンの配置層毎に給電先を分離するようにしたため、供給電源を安定させることができる。
具体的には、電源パターンが細く長くなるＳｏＣ３近傍で電源端子群（電源端子群Ａ（Ｐｉｎ Ｇｒｏｕｐ Ａ）、電源端子群Ｂ（Ｐｉｎ Ｇｒｏｕｐ Ｂ））に適した方向から電源パターン（上層の電源パターン（ＩＮＮＥＲ ＵＰＰＥＲ ＬＡＹＥＲ ＭＥＴＡＬ ＰＡＴＴＥＲＮ）、下層の電源パターン（ＩＮＮＥＲ ＬＯＷＥＲ ＬＡＹＥＲ ＭＥＴＡＬ ＰＡＴＴＥＲＮ））を接続することで、インピーダンスや抵抗成分を抑えることができる。ＳｏＣ３の周辺は電源パターン幅を大きく確保することができないので、電源パターンの抵抗やインピーダンスが大きくなってしまう。これはＳｏＣ３の端子間隔が小さく密集していて、多数の信号端子や複数種類の電源端子をシステムボード１の他部品に接続するために配線やＴＨが密集するためである。このため、一方向からＳｏＣ３に電源パターンを引き込むと、ＳｏＣ３の端子配置により各端子の電位が変わってしまう。
例えば、レギュレータ回路ＲＣから電源端子群Ａ、Ｂ（Ｐｉｎ Ｇｒｏｕｐ Ａ、Ｂ）に電源パターンを接続する方向から見て手前にある外周端子までは電源パターン幅を広く確保することは可能であるが、奥側の端子はＴＨで電源パターンが穴だらけになり電源パターン幅が細くなってしまい、さらに給電距離が長くなる。そのため、抵抗分による電位低下が大きくなってしまう。ＳｏＣ３の端子群を分割して、各々最適な方向から給電することで、電圧の低下を抑えることができる。
さらに、変形例１では、実施の形態１の給電経路を分離することで配線の自由度を上げ、システムボード１の配線効率を向上して層数や面積の低減が可能になる。
具体的には、２層にわたり同一経路を電源パターンで専有すると、その領域において他の配線（たとえば、観測配線ＳＬ１，ＳＬ２）を設けることが難しくなる。これはＳｏＣ３の信号端子がＳｏＣ３の四方に配置され、それに従い各信号を駆動する入出力（ＩＯ）電源もＳｏＣ３の４辺に配置されていることに起因する。この際、図１０に示す様に、２層電源パターンのＳｏＣ３への接続方向が異なり、かつ、そこに至る電源パターン経路も異なっていれば、電源パターンがある領域でも一方の層で他の配線を配置することができる。
さらに、変形例１では、実施の形態１のＳｏＣ３近傍での観測配線ＳＬを給電経路毎に分離する（観測配線ＳＬ１，ＳＬ２を設ける）ことにより、電流量を細かく制御できるようになるので、ＳｏＣ３の動作を安定化することができる。ＳｏＣ３の消費電力が大きくなるのに伴い、ＳｏＣ３内部での電源制御は細かくなっている。例えば、ＣＰＵコアが１つ動く場合、ＣＰＵコアが４つ動く場合、画像処理回路が動く場合では、ＳｏＣ３内部の電源スイッチ及びＧＮＤスイッチが機能して、使用する回路毎に電源のＯＮ／ＯＦＦを切り替えている。このため、ＳｏＣ３は局所的に電流を必要とすることがあり、電流を必要とする回路に近い電源端子群に電流は集中する。
１つのＰＭＩＣ４で各給電先の電源電位を観測配線ＳＬ１，ＳＬ２で個別に測定することで、各電源端子群Ａ、Ｂが同一電位を保ちながら、局所的な電流変動に対しては最適なレギュレータ回路ＲＣを用いて対応できる。
（変形例２）
図１２は、一実施の形態の変形例２に係るレギュレータ回路の断面図である。変形例２では、システムボード１の表面に設けたスイッチング・レギュレータＳＷＲ１、ＳＷＲ２とシステムボード１の裏面に設けたスイッチング・レギュレータＳＷＲ３、ＳＷＲ４において、スイッチング・レギュレータＳＷＲ１、ＳＷＲ２の単位とスイッチング・レギュレータＳＷＲ３、ＳＷＲ４の単位とでレギュレータ回路の性能を変える。スイッチング・レギュレータＳＷＲ１～ＳＷＲ４のおのおのが同一電源を供給する点においては、実施の形態１及び変形例１と同一である。
物理的に発熱源の集中を抑えてかつ放熱機構のコストを削減する場合、実施の形態１におけるスイッチング・レギュレータＳＷＲ１、ＳＷＲ２の出力電流とスイッチング・レギュレータＳＷＲ３、ＳＷＲ４の出力電流とに差をつけるようにする。図１２には、システムケース６の内部に設けられた半導体装置１００の断面図が示されている。図１２に示す様に、システムボート１の表面側には、スイッチング・レギュレータＳＷＲ１、ＳＷＲ２と、ＳｏＣ３を搭載したＦＣＢＧＡパッケージ２と、が配置されている。スイッチング・レギュレータＳＷＲ１、ＳＷＲ２とシステムケース６との間、および、ＳｏＣ３とシステムケース６との間のそれぞれには、放熱機構または放熱部品としての３つの放熱器（ＨＥＡＴ ＳＰＲＥＤＥＲ）７が設けられており、スイッチング・レギュレータＳＷＲ１、ＳＷＲ２やＳｏＣ３から発生する熱は、３つの放熱器７を介して、システムケース６へ放熱されるようになっている。
具体的には、図１２に示す通り、スイッチング・レギュレータ回路ＳＷＲ３、ＳＷＲ４をスイッチング・レギュレータＳＷＲ１、ＳＷＲ２に比べて、出力電流が小さい部品にする。これによりシステムボード１の裏面の発熱量を、スイッチング・レギュレータＳＷＲ１、ＳＷＲ２の発熱量に比べて、低減させる。これにより、システムボード１の裏面側における放熱機構としての放熱器７の設置を不要にすることができる。スイッチング・レギュレータＳＷＲ１、ＳＷＲ２の電流値とスイッチング・レギュレータ回路ＳＷＲ３、ＳＷＲ４の電流値とを比較して、電流値の高いスイッチング・レギュレータ群の配置されたシステムボード１の面（ここでは、表面）に、放熱部品を配置する。
変形例２によれば、システムボード１に設けられる放熱機構（放熱器７）は、裏面に配置したレギュレータ回路ＲＣ分だけ低減できる。
（変形例３）
図１３は、一実施の形態の変形例３に係るレギュレータ回路を示すブロック図である。図１３が図１１と異なる点は、図１３において、供給経路（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｐａｔｈ２）にフィルタ（ＦＩＬＴＥＲ）が設けられている点である。電源供給先であるＳｏＣ３には、図１０に示す様に、同電位の電源端子群Ａ、Ｂ（ＰＩＮ ＧＲＯＵＰ Ａ、ＰＩＮ ＧＲＯＵＰ Ｂ）があるので、電源端子群Ａへの電源ノイズの流入を避けるため、電源端子群Ｂに接続される供給経路（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｐａｔｈ２）にローパスフィルタ等のフィルタ（ＦＩＬＴＥＲ）を接続したものである。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
１ システムボード
２ ＦＣＢＧＡパッケージ
３ ＳｏＣ
４ ＰＭＩＣ
５ 電源
６ システムケース
７ 放熱器
８ フィルタ
ＬＯ 出力インダクタ
ＣＩ 入力コンデンサ
ＣＯ 出力コンデンサ
ＳＷＲ スイッチング・レギュレータ
ＳＬ センス線
ＳＬ１ センス線
ＳＬ２ センス線
ＩＯ 入出力
ＲＣ レギュレータ回路
ＲＣ１ レギュレータ回路
ＲＣ２ レギュレータ回路
ＲＣ３ レギュレータ回路
ＲＣ４ レギュレータ回路
ＳＷＲ１ スイッチング・レギュレータ
ＳＷＲ２ スイッチング・レギュレータ
ＳＷＲ３ スイッチング・レギュレータ
ＳＷＲ４ スイッチング・レギュレータ
１００ 半導体装置

Claims (4)

  1. 入力電源から出力電源を生成する偶数個のスイッチング・レギュレータと前記偶数個のスイッチング・レギュレータが生成する出力電位を制御する電源管理ＩＣとを有するレギュレータ回路を有する半導体装置であって、
    前記偶数個のスイッチング・レギュレータの半数である第一のスイッチング・レギュレータ群を前記半導体装置のシステム基板の第一面に配置し、残りの半数である第二のスイッチング・レギュレータ群を前記第一面と表裏の関係にある第二面に配置し、
    前記第一のスイッチング・レギュレータ群の生成する第一の電流値と、前記第二のスイッチング・レギュレータ群の生成する第二の電流値とが異なるように制御信号を生成し、
    前記第一の電流値と前記第二の電流値とを比較して、電流値の高いスイッチング・レギュレータ群の配置された面に、放熱部品を配置する、半導体装置。
  2. 前記第一面に配置された第一のスイッチング・レギュレータ群と前記第二面に配置された第二のスイッチング・レギュレータ群とは、平面視において重なり合うように配置されていることを特徴とする、請求項１記載の半導体装置。
  3. 前記電源管理ＩＣは、
    前記第一のスイッチング・レギュレータ群の生成する出力電源の位相を互いに１８０°ずらすように制御信号を生成するとともに、
    前記第二のスイッチング・レギュレータ群の生成する出力電源の位相を互いに１８０°ずらすように制御信号を生成することを特徴とする、請求項１記載の半導体装置。
  4. 前記電源管理ＩＣは、
    前記第一のスイッチング・レギュレータ群の生成する出力電源の位相と、前記第二のスイッチング・レギュレータ群の生成する出力電源の位相とを、９０°ずらすように制御信号を生成することを特徴とする、請求項３記載の半導体装置。
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