JPH04239758A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04239758A JPH04239758A JP614591A JP614591A JPH04239758A JP H04239758 A JPH04239758 A JP H04239758A JP 614591 A JP614591 A JP 614591A JP 614591 A JP614591 A JP 614591A JP H04239758 A JPH04239758 A JP H04239758A
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- potential
- supply wiring
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- wirings
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 13
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に内部回路へ異種の電源を供給する構成の半導体
集積回路装置に関する。
し、特に内部回路へ異種の電源を供給する構成の半導体
集積回路装置に関する。
【0002】
【従来の技術】従来、この種の半導体集積回路装置は、
一例として図4に示すように、基板10b上の周辺の所
定の位置に形成され第1の電位の電源を受電するための
パッド1aと、一端をこのパッド1aと接続し基板10
b上の一つの辺に沿って形成された電源配線2aと、基
板10b上の内部領域に形成されたECL回路を含む複
数の内部回路6a〜6eと、電源配線2aと接続し内部
回路6a〜6eに第1の電位の電源を供給する内部電源
配線5と、基板10b上の周辺の所定の位置に形成され
第2の電位の電源を受電するためのパッド1cと、この
パッド1cと接続し電源配線2aと近接しかつ並行して
形成され内部回路6a〜6eのうちのECL回路等の特
定内部回路へ第2の電位の電源を供給する電源配線2c
とを有する構造となっていた。なお、第2の電位の電源
は、ECL回路等の基準電位として使用されるため、電
位の安定性が要求される。
一例として図4に示すように、基板10b上の周辺の所
定の位置に形成され第1の電位の電源を受電するための
パッド1aと、一端をこのパッド1aと接続し基板10
b上の一つの辺に沿って形成された電源配線2aと、基
板10b上の内部領域に形成されたECL回路を含む複
数の内部回路6a〜6eと、電源配線2aと接続し内部
回路6a〜6eに第1の電位の電源を供給する内部電源
配線5と、基板10b上の周辺の所定の位置に形成され
第2の電位の電源を受電するためのパッド1cと、この
パッド1cと接続し電源配線2aと近接しかつ並行して
形成され内部回路6a〜6eのうちのECL回路等の特
定内部回路へ第2の電位の電源を供給する電源配線2c
とを有する構造となっていた。なお、第2の電位の電源
は、ECL回路等の基準電位として使用されるため、電
位の安定性が要求される。
【0003】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、内部回路6a〜6eに対し、第1の電
位の電源が1つのパッド1aから、電源配線2a,内部
電源配線5を介して供給され、安定性が要求される第2
の電位の電源が、電源配線2aと近接しかつ並行して形
成された電源配線2cを介して供給される構造となって
いるので、電源配線2aの電流変動,電位変動が電源配
線2cに誘導され、この電源配線2cからの電位を基準
電位とするECL回路等の特定の内部回路に、特定の劣
化や誤動作が発生するという問題点があった。
集積回路装置は、内部回路6a〜6eに対し、第1の電
位の電源が1つのパッド1aから、電源配線2a,内部
電源配線5を介して供給され、安定性が要求される第2
の電位の電源が、電源配線2aと近接しかつ並行して形
成された電源配線2cを介して供給される構造となって
いるので、電源配線2aの電流変動,電位変動が電源配
線2cに誘導され、この電源配線2cからの電位を基準
電位とするECL回路等の特定の内部回路に、特定の劣
化や誤動作が発生するという問題点があった。
【0004】電源配線2aの電源変動は、内部回路6a
〜6eのトランジスタ等が多数同時にオン,オフするよ
うな場合に発生し、図5に示すように、電流Iが変動す
ると、電源配線2aの抵抗や自己インダクタンスにより
、内部回路6a〜6eに供給される電源電位Vpが変動
すると共に、電源配線2a,2cの相互インダクタンス
等により電源配線2cの電位(Vr)が変動する。従っ
て、ECL回路等のノイズマージンが減少し誤動作の原
因となる。この電位変化は、電源配線2a,2cの幅を
200μm程度とすると、相互インダクタンスは通常1
mm当り10nH程度となり、100mA/nsecの
電流変化があった場合、1Vとなる。
〜6eのトランジスタ等が多数同時にオン,オフするよ
うな場合に発生し、図5に示すように、電流Iが変動す
ると、電源配線2aの抵抗や自己インダクタンスにより
、内部回路6a〜6eに供給される電源電位Vpが変動
すると共に、電源配線2a,2cの相互インダクタンス
等により電源配線2cの電位(Vr)が変動する。従っ
て、ECL回路等のノイズマージンが減少し誤動作の原
因となる。この電位変化は、電源配線2a,2cの幅を
200μm程度とすると、相互インダクタンスは通常1
mm当り10nH程度となり、100mA/nsecの
電流変化があった場合、1Vとなる。
【0005】
【課題を解決するための手段】本発明の半導体集積回路
装置は、基板上の所定の位置に形成され第1の電位の電
源を受電するための第1のパッドと、この第1のパッド
と予め設定された間隔を隔てて前記基板上の所定の位置
に形成され前記第1の電位の電源を受電するための第2
のパッドと、一端を前記第1のパッドと接続し前記基板
上に形成された第1の電源配線と、一端を前記第2のパ
ッドと接続し前記第1の電源配線と近接しかつ平行して
形成された第2の電源配線と、前記基板上に形成された
複数の内部回路と、前記基板上の所定の位置に形成され
第2の電位の電源を受電するための第3のパッドと、こ
の第3のパッドと接続し前記第1及び第2の電源配線と
近接して形成され前記複数の内部回路の所定のものに前
記第2の電位の電源を供給する第3の電源配線と、一端
を前記第1の電源配線の他端と接続し他端を前記第2の
電源配線の他端と接続し前記各内部回路へ前記第1の電
位の電源を供給する内部電源配線とを有している。
装置は、基板上の所定の位置に形成され第1の電位の電
源を受電するための第1のパッドと、この第1のパッド
と予め設定された間隔を隔てて前記基板上の所定の位置
に形成され前記第1の電位の電源を受電するための第2
のパッドと、一端を前記第1のパッドと接続し前記基板
上に形成された第1の電源配線と、一端を前記第2のパ
ッドと接続し前記第1の電源配線と近接しかつ平行して
形成された第2の電源配線と、前記基板上に形成された
複数の内部回路と、前記基板上の所定の位置に形成され
第2の電位の電源を受電するための第3のパッドと、こ
の第3のパッドと接続し前記第1及び第2の電源配線と
近接して形成され前記複数の内部回路の所定のものに前
記第2の電位の電源を供給する第3の電源配線と、一端
を前記第1の電源配線の他端と接続し他端を前記第2の
電源配線の他端と接続し前記各内部回路へ前記第1の電
位の電源を供給する内部電源配線とを有している。
【0006】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0007】図1は本発明の第1の実施例を示す半導体
チップの平面図である。
チップの平面図である。
【0008】この実施例が図4に示された従来の半導体
集積回路装置を相違する点は、第1の電位の電源を受電
するためのパッドを2つにしてこれらパッド1a,1b
を予め設定された間隔を隔てて形成し、一端をパッド1
aと接続する(第1の)電源配線2aのほかに、一端を
パッド1bと接続し絶縁層4aを介して電源配線2aの
配線層とは別の配線層にこの電源配線2aと重なるよう
に近接、かつ並行に(第2の)電源配線2bを形成し、
内部電源配線5の一端を電源配線2aの他端と接続し他
端を電源配線2bの他端と接続した点にある。
集積回路装置を相違する点は、第1の電位の電源を受電
するためのパッドを2つにしてこれらパッド1a,1b
を予め設定された間隔を隔てて形成し、一端をパッド1
aと接続する(第1の)電源配線2aのほかに、一端を
パッド1bと接続し絶縁層4aを介して電源配線2aの
配線層とは別の配線層にこの電源配線2aと重なるよう
に近接、かつ並行に(第2の)電源配線2bを形成し、
内部電源配線5の一端を電源配線2aの他端と接続し他
端を電源配線2bの他端と接続した点にある。
【0009】次に、この実施例の動作及び効果について
説明する。図2はこの実施例の動作及び効果を説明する
ための電源配線2a,2bに流れる電流Ia,Ib及び
電源配線2cの電位の変化を示す波形図である。
説明する。図2はこの実施例の動作及び効果を説明する
ための電源配線2a,2bに流れる電流Ia,Ib及び
電源配線2cの電位の変化を示す波形図である。
【0010】内部回路6a〜6e内のトランジスタが多
数同時にオン,オフすると電源配線2a,2bに流れる
電流Ia,Ibは電流値はほど等しく向きが逆となる。 しかも電源配線2a,2bは絶縁膜4aを介して重なる
ように配置されているので、これら電源配線2a,2b
から発生する磁界は互いに打ち消され、外部へは殆んど
漏れないので電源配線2cに影響を及ぼすことはなく、
電源配線2cの電位(Vc)は変動しない。
数同時にオン,オフすると電源配線2a,2bに流れる
電流Ia,Ibは電流値はほど等しく向きが逆となる。 しかも電源配線2a,2bは絶縁膜4aを介して重なる
ように配置されているので、これら電源配線2a,2b
から発生する磁界は互いに打ち消され、外部へは殆んど
漏れないので電源配線2cに影響を及ぼすことはなく、
電源配線2cの電位(Vc)は変動しない。
【0011】図3は本発明の第2の実施例を示す半導体
チップの平面図である。
チップの平面図である。
【0012】この実施例は、第1及び第2の配電配線を
同一の配線層に形成し、しかもこれら第1及び第2の電
源配線を、それぞれ複数本(2本)の2aa,2ab,
2ba,2bbに分割しかつこれらを交互に配置したも
のである。この実施例においても第1の実施例と同様の
効果があり、しかも配線層の数を低減することができる
という利点がある。
同一の配線層に形成し、しかもこれら第1及び第2の電
源配線を、それぞれ複数本(2本)の2aa,2ab,
2ba,2bbに分割しかつこれらを交互に配置したも
のである。この実施例においても第1の実施例と同様の
効果があり、しかも配線層の数を低減することができる
という利点がある。
【0013】
【発明の効果】以上説明したように本発明は、第1の電
位の電源を受電するパッドを所定の間隔を隔てて2つ設
け、一端をこれらパッドとそれぞれ対応して接続する2
つの電源配線を互いに近接しかつ並行して設け、これら
電源配線の他端間に内部電源配線を接続する構造とする
ことにより、内部回路内のトランジスタ等が多数同時オ
ン,オフして電源配線に流れる電流が変化しても2つの
電源配線に流れる電流の値はほぼ等しく向きが逆である
のでこれらによる磁界は互いに打ち消され、従って安定
性を必要とする第2の電位の電源を供給する電源配線が
第1の電位の電源を供給する電源配線と近接していても
安定性を必要とする電源配線に影響を及ぼすことがなく
、第2の電位の電源が供給される内部回路の特性の劣化
や誤動作を防止することができる効果がある。
位の電源を受電するパッドを所定の間隔を隔てて2つ設
け、一端をこれらパッドとそれぞれ対応して接続する2
つの電源配線を互いに近接しかつ並行して設け、これら
電源配線の他端間に内部電源配線を接続する構造とする
ことにより、内部回路内のトランジスタ等が多数同時オ
ン,オフして電源配線に流れる電流が変化しても2つの
電源配線に流れる電流の値はほぼ等しく向きが逆である
のでこれらによる磁界は互いに打ち消され、従って安定
性を必要とする第2の電位の電源を供給する電源配線が
第1の電位の電源を供給する電源配線と近接していても
安定性を必要とする電源配線に影響を及ぼすことがなく
、第2の電位の電源が供給される内部回路の特性の劣化
や誤動作を防止することができる効果がある。
【図1】本発明の第1の実施例を示す半導体チップの平
面図である。
面図である。
【図2】図1に示された実施例の動作及び効果を説明す
るための各部電流及び電位の波形図である。
るための各部電流及び電位の波形図である。
【図3】本発明の第2の実施例を示す半導体チップの平
面図である。
面図である。
【図4】従来の半導体集積回路装置の一例を示す半導体
チップの平面図である。
チップの平面図である。
【図5】図4に示された半導体集積回路装置の課題を説
明するための各部電流及び電位の波形図である
明するための各部電流及び電位の波形図である
1a〜1c パッド
2a〜2c,2aa,2ab,2ba,2bb
電源配線 3a〜3d,3aa〜3ac,3ba〜3bc
スルーホール 4a,4b 絶縁層 5 内部電源配線 6a〜6e 内部回路
電源配線 3a〜3d,3aa〜3ac,3ba〜3bc
スルーホール 4a,4b 絶縁層 5 内部電源配線 6a〜6e 内部回路
Claims (4)
- 【請求項1】 基板上の所定の位置に形成され第1の
電位の電源を受電するための第1のパッドと、この第1
のパッドと予め設定された間隔を隔てて前記基板上の所
定の位置に形成され前記第1の電位の電源を受電するた
めの第2のパッドと、一端を前記第1のパッドと接続し
前記基板上に形成された第1の電源配線と、一端を前記
第2のパッドと接続し前記第1の電源配線と近接しかつ
平行して形成された第2の電源配線と、前記基板上に形
成された複数の内部回路と、前記基板上の所定の位置に
形成され第2の電位の電源を受電するための第3のパッ
ドと、この第3のパッドと接続し前記第1及び第2の電
源配線と近接して形成され前記複数の内部回路の所定の
ものに前記第2の電位の電源を供給する第3の電源配線
と、一端を前記第1の電源配線の他端と接続し他端を前
記第2の電源配線の他端と接続し前記各内部回路へ前記
第1の電位の電源を供給する内部電源配線とを有するこ
とを特徴とする半導体集積回路装置。 - 【請求項2】 第1及び第2の電源配線が、絶縁層を
介して第1及び第2の配線層にそれぞれ対応して形成さ
れた請求項1記載の半導体集積回路装置。 - 【請求項3】 第1及び第2の電源配線が同一の配線
層内に形成された請求項1記載の半導体集積回路装置。 - 【請求項4】 第1及び第2の電源配線が、それぞれ
複数本に分割され、かつこれらが交互に配置されて形成
された請求項3記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP614591A JPH04239758A (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP614591A JPH04239758A (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04239758A true JPH04239758A (ja) | 1992-08-27 |
Family
ID=11630353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP614591A Pending JPH04239758A (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04239758A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003204044A (ja) * | 2001-10-25 | 2003-07-18 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
JP2009021005A (ja) * | 2008-09-05 | 2009-01-29 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
WO2015198913A1 (ja) * | 2014-06-26 | 2015-12-30 | ソニー株式会社 | 回路基板、撮像素子、並びに電子機器 |
-
1991
- 1991-01-23 JP JP614591A patent/JPH04239758A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003204044A (ja) * | 2001-10-25 | 2003-07-18 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
JP2009021005A (ja) * | 2008-09-05 | 2009-01-29 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
WO2015198913A1 (ja) * | 2014-06-26 | 2015-12-30 | ソニー株式会社 | 回路基板、撮像素子、並びに電子機器 |
JPWO2015198913A1 (ja) * | 2014-06-26 | 2017-04-20 | ソニー株式会社 | 回路基板、撮像素子、並びに電子機器 |
US10211248B2 (en) | 2014-06-26 | 2019-02-19 | Sony Corporation | Circuit substrate, image sensor, and electronic apparatus |
TWI671894B (zh) * | 2014-06-26 | 2019-09-11 | 日商新力股份有限公司 | 電路基板、攝像元件及電子機器 |
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