JPH04239758A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04239758A JPH04239758A JP614591A JP614591A JPH04239758A JP H04239758 A JPH04239758 A JP H04239758A JP 614591 A JP614591 A JP 614591A JP 614591 A JP614591 A JP 614591A JP H04239758 A JPH04239758 A JP H04239758A
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- potential
- supply wiring
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- wirings
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 13
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に内部回路へ異種の電源を供給する構成の半導体
集積回路装置に関する。
し、特に内部回路へ異種の電源を供給する構成の半導体
集積回路装置に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路装置は、
一例として図４に示すように、基板１０ｂ上の周辺の所
定の位置に形成され第１の電位の電源を受電するための
パッド１ａと、一端をこのパッド１ａと接続し基板１０
ｂ上の一つの辺に沿って形成された電源配線２ａと、基
板１０ｂ上の内部領域に形成されたＥＣＬ回路を含む複
数の内部回路６ａ〜６ｅと、電源配線２ａと接続し内部
回路６ａ〜６ｅに第１の電位の電源を供給する内部電源
配線５と、基板１０ｂ上の周辺の所定の位置に形成され
第２の電位の電源を受電するためのパッド１ｃと、この
パッド１ｃと接続し電源配線２ａと近接しかつ並行して
形成され内部回路６ａ〜６ｅのうちのＥＣＬ回路等の特
定内部回路へ第２の電位の電源を供給する電源配線２ｃ
とを有する構造となっていた。なお、第２の電位の電源
は、ＥＣＬ回路等の基準電位として使用されるため、電
位の安定性が要求される。
一例として図４に示すように、基板１０ｂ上の周辺の所
定の位置に形成され第１の電位の電源を受電するための
パッド１ａと、一端をこのパッド１ａと接続し基板１０
ｂ上の一つの辺に沿って形成された電源配線２ａと、基
板１０ｂ上の内部領域に形成されたＥＣＬ回路を含む複
数の内部回路６ａ〜６ｅと、電源配線２ａと接続し内部
回路６ａ〜６ｅに第１の電位の電源を供給する内部電源
配線５と、基板１０ｂ上の周辺の所定の位置に形成され
第２の電位の電源を受電するためのパッド１ｃと、この
パッド１ｃと接続し電源配線２ａと近接しかつ並行して
形成され内部回路６ａ〜６ｅのうちのＥＣＬ回路等の特
定内部回路へ第２の電位の電源を供給する電源配線２ｃ
とを有する構造となっていた。なお、第２の電位の電源
は、ＥＣＬ回路等の基準電位として使用されるため、電
位の安定性が要求される。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、内部回路６ａ〜６ｅに対し、第１の電
位の電源が１つのパッド１ａから、電源配線２ａ，内部
電源配線５を介して供給され、安定性が要求される第２
の電位の電源が、電源配線２ａと近接しかつ並行して形
成された電源配線２ｃを介して供給される構造となって
いるので、電源配線２ａの電流変動，電位変動が電源配
線２ｃに誘導され、この電源配線２ｃからの電位を基準
電位とするＥＣＬ回路等の特定の内部回路に、特定の劣
化や誤動作が発生するという問題点があった。
集積回路装置は、内部回路６ａ〜６ｅに対し、第１の電
位の電源が１つのパッド１ａから、電源配線２ａ，内部
電源配線５を介して供給され、安定性が要求される第２
の電位の電源が、電源配線２ａと近接しかつ並行して形
成された電源配線２ｃを介して供給される構造となって
いるので、電源配線２ａの電流変動，電位変動が電源配
線２ｃに誘導され、この電源配線２ｃからの電位を基準
電位とするＥＣＬ回路等の特定の内部回路に、特定の劣
化や誤動作が発生するという問題点があった。
【０００４】電源配線２ａの電源変動は、内部回路６ａ
〜６ｅのトランジスタ等が多数同時にオン，オフするよ
うな場合に発生し、図５に示すように、電流Ｉが変動す
ると、電源配線２ａの抵抗や自己インダクタンスにより
、内部回路６ａ〜６ｅに供給される電源電位Ｖｐが変動
すると共に、電源配線２ａ，２ｃの相互インダクタンス
等により電源配線２ｃの電位（Ｖｒ）が変動する。従っ
て、ＥＣＬ回路等のノイズマージンが減少し誤動作の原
因となる。この電位変化は、電源配線２ａ，２ｃの幅を
２００μｍ程度とすると、相互インダクタンスは通常１
ｍｍ当り１０ｎＨ程度となり、１００ｍＡ／ｎｓｅｃの
電流変化があった場合、１Ｖとなる。
〜６ｅのトランジスタ等が多数同時にオン，オフするよ
うな場合に発生し、図５に示すように、電流Ｉが変動す
ると、電源配線２ａの抵抗や自己インダクタンスにより
、内部回路６ａ〜６ｅに供給される電源電位Ｖｐが変動
すると共に、電源配線２ａ，２ｃの相互インダクタンス
等により電源配線２ｃの電位（Ｖｒ）が変動する。従っ
て、ＥＣＬ回路等のノイズマージンが減少し誤動作の原
因となる。この電位変化は、電源配線２ａ，２ｃの幅を
２００μｍ程度とすると、相互インダクタンスは通常１
ｍｍ当り１０ｎＨ程度となり、１００ｍＡ／ｎｓｅｃの
電流変化があった場合、１Ｖとなる。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
装置は、基板上の所定の位置に形成され第１の電位の電
源を受電するための第１のパッドと、この第１のパッド
と予め設定された間隔を隔てて前記基板上の所定の位置
に形成され前記第１の電位の電源を受電するための第２
のパッドと、一端を前記第１のパッドと接続し前記基板
上に形成された第１の電源配線と、一端を前記第２のパ
ッドと接続し前記第１の電源配線と近接しかつ平行して
形成された第２の電源配線と、前記基板上に形成された
複数の内部回路と、前記基板上の所定の位置に形成され
第２の電位の電源を受電するための第３のパッドと、こ
の第３のパッドと接続し前記第１及び第２の電源配線と
近接して形成され前記複数の内部回路の所定のものに前
記第２の電位の電源を供給する第３の電源配線と、一端
を前記第１の電源配線の他端と接続し他端を前記第２の
電源配線の他端と接続し前記各内部回路へ前記第１の電
位の電源を供給する内部電源配線とを有している。
装置は、基板上の所定の位置に形成され第１の電位の電
源を受電するための第１のパッドと、この第１のパッド
と予め設定された間隔を隔てて前記基板上の所定の位置
に形成され前記第１の電位の電源を受電するための第２
のパッドと、一端を前記第１のパッドと接続し前記基板
上に形成された第１の電源配線と、一端を前記第２のパ
ッドと接続し前記第１の電源配線と近接しかつ平行して
形成された第２の電源配線と、前記基板上に形成された
複数の内部回路と、前記基板上の所定の位置に形成され
第２の電位の電源を受電するための第３のパッドと、こ
の第３のパッドと接続し前記第１及び第２の電源配線と
近接して形成され前記複数の内部回路の所定のものに前
記第２の電位の電源を供給する第３の電源配線と、一端
を前記第１の電源配線の他端と接続し他端を前記第２の
電源配線の他端と接続し前記各内部回路へ前記第１の電
位の電源を供給する内部電源配線とを有している。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の第１の実施例を示す半導体
チップの平面図である。
チップの平面図である。
【０００８】この実施例が図４に示された従来の半導体
集積回路装置を相違する点は、第１の電位の電源を受電
するためのパッドを２つにしてこれらパッド１ａ，１ｂ
を予め設定された間隔を隔てて形成し、一端をパッド１
ａと接続する（第１の）電源配線２ａのほかに、一端を
パッド１ｂと接続し絶縁層４ａを介して電源配線２ａの
配線層とは別の配線層にこの電源配線２ａと重なるよう
に近接、かつ並行に（第２の）電源配線２ｂを形成し、
内部電源配線５の一端を電源配線２ａの他端と接続し他
端を電源配線２ｂの他端と接続した点にある。
集積回路装置を相違する点は、第１の電位の電源を受電
するためのパッドを２つにしてこれらパッド１ａ，１ｂ
を予め設定された間隔を隔てて形成し、一端をパッド１
ａと接続する（第１の）電源配線２ａのほかに、一端を
パッド１ｂと接続し絶縁層４ａを介して電源配線２ａの
配線層とは別の配線層にこの電源配線２ａと重なるよう
に近接、かつ並行に（第２の）電源配線２ｂを形成し、
内部電源配線５の一端を電源配線２ａの他端と接続し他
端を電源配線２ｂの他端と接続した点にある。
【０００９】次に、この実施例の動作及び効果について
説明する。図２はこの実施例の動作及び効果を説明する
ための電源配線２ａ，２ｂに流れる電流Ｉａ，Ｉｂ及び
電源配線２ｃの電位の変化を示す波形図である。
説明する。図２はこの実施例の動作及び効果を説明する
ための電源配線２ａ，２ｂに流れる電流Ｉａ，Ｉｂ及び
電源配線２ｃの電位の変化を示す波形図である。
【００１０】内部回路６ａ〜６ｅ内のトランジスタが多
数同時にオン，オフすると電源配線２ａ，２ｂに流れる
電流Ｉａ，Ｉｂは電流値はほど等しく向きが逆となる。 しかも電源配線２ａ，２ｂは絶縁膜４ａを介して重なる
ように配置されているので、これら電源配線２ａ，２ｂ
から発生する磁界は互いに打ち消され、外部へは殆んど
漏れないので電源配線２ｃに影響を及ぼすことはなく、
電源配線２ｃの電位（Ｖｃ）は変動しない。
数同時にオン，オフすると電源配線２ａ，２ｂに流れる
電流Ｉａ，Ｉｂは電流値はほど等しく向きが逆となる。 しかも電源配線２ａ，２ｂは絶縁膜４ａを介して重なる
ように配置されているので、これら電源配線２ａ，２ｂ
から発生する磁界は互いに打ち消され、外部へは殆んど
漏れないので電源配線２ｃに影響を及ぼすことはなく、
電源配線２ｃの電位（Ｖｃ）は変動しない。
【００１１】図３は本発明の第２の実施例を示す半導体
チップの平面図である。
チップの平面図である。
【００１２】この実施例は、第１及び第２の配電配線を
同一の配線層に形成し、しかもこれら第１及び第２の電
源配線を、それぞれ複数本（２本）の２ａａ，２ａｂ，
２ｂａ，２ｂｂに分割しかつこれらを交互に配置したも
のである。この実施例においても第１の実施例と同様の
効果があり、しかも配線層の数を低減することができる
という利点がある。
同一の配線層に形成し、しかもこれら第１及び第２の電
源配線を、それぞれ複数本（２本）の２ａａ，２ａｂ，
２ｂａ，２ｂｂに分割しかつこれらを交互に配置したも
のである。この実施例においても第１の実施例と同様の
効果があり、しかも配線層の数を低減することができる
という利点がある。
【００１３】
【発明の効果】以上説明したように本発明は、第１の電
位の電源を受電するパッドを所定の間隔を隔てて２つ設
け、一端をこれらパッドとそれぞれ対応して接続する２
つの電源配線を互いに近接しかつ並行して設け、これら
電源配線の他端間に内部電源配線を接続する構造とする
ことにより、内部回路内のトランジスタ等が多数同時オ
ン，オフして電源配線に流れる電流が変化しても２つの
電源配線に流れる電流の値はほぼ等しく向きが逆である
のでこれらによる磁界は互いに打ち消され、従って安定
性を必要とする第２の電位の電源を供給する電源配線が
第１の電位の電源を供給する電源配線と近接していても
安定性を必要とする電源配線に影響を及ぼすことがなく
、第２の電位の電源が供給される内部回路の特性の劣化
や誤動作を防止することができる効果がある。
位の電源を受電するパッドを所定の間隔を隔てて２つ設
け、一端をこれらパッドとそれぞれ対応して接続する２
つの電源配線を互いに近接しかつ並行して設け、これら
電源配線の他端間に内部電源配線を接続する構造とする
ことにより、内部回路内のトランジスタ等が多数同時オ
ン，オフして電源配線に流れる電流が変化しても２つの
電源配線に流れる電流の値はほぼ等しく向きが逆である
のでこれらによる磁界は互いに打ち消され、従って安定
性を必要とする第２の電位の電源を供給する電源配線が
第１の電位の電源を供給する電源配線と近接していても
安定性を必要とする電源配線に影響を及ぼすことがなく
、第２の電位の電源が供給される内部回路の特性の劣化
や誤動作を防止することができる効果がある。
【図１】本発明の第１の実施例を示す半導体チップの平
面図である。
面図である。
【図２】図１に示された実施例の動作及び効果を説明す
るための各部電流及び電位の波形図である。
るための各部電流及び電位の波形図である。
【図３】本発明の第２の実施例を示す半導体チップの平
面図である。
面図である。
【図４】従来の半導体集積回路装置の一例を示す半導体
チップの平面図である。
チップの平面図である。
【図５】図４に示された半導体集積回路装置の課題を説
明するための各部電流及び電位の波形図である
明するための各部電流及び電位の波形図である
１ａ〜１ｃ パッド
２ａ〜２ｃ，２ａａ，２ａｂ，２ｂａ，２ｂｂ
電源配線 ３ａ〜３ｄ，３ａａ〜３ａｃ，３ｂａ〜３ｂｃ
スルーホール ４ａ，４ｂ 絶縁層 ５ 内部電源配線 ６ａ〜６ｅ 内部回路
電源配線 ３ａ〜３ｄ，３ａａ〜３ａｃ，３ｂａ〜３ｂｃ
スルーホール ４ａ，４ｂ 絶縁層 ５ 内部電源配線 ６ａ〜６ｅ 内部回路
Claims (4)
- 【請求項１】 基板上の所定の位置に形成され第１の
電位の電源を受電するための第１のパッドと、この第１
のパッドと予め設定された間隔を隔てて前記基板上の所
定の位置に形成され前記第１の電位の電源を受電するた
めの第２のパッドと、一端を前記第１のパッドと接続し
前記基板上に形成された第１の電源配線と、一端を前記
第２のパッドと接続し前記第１の電源配線と近接しかつ
平行して形成された第２の電源配線と、前記基板上に形
成された複数の内部回路と、前記基板上の所定の位置に
形成され第２の電位の電源を受電するための第３のパッ
ドと、この第３のパッドと接続し前記第１及び第２の電
源配線と近接して形成され前記複数の内部回路の所定の
ものに前記第２の電位の電源を供給する第３の電源配線
と、一端を前記第１の電源配線の他端と接続し他端を前
記第２の電源配線の他端と接続し前記各内部回路へ前記
第１の電位の電源を供給する内部電源配線とを有するこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 第１及び第２の電源配線が、絶縁層を
介して第１及び第２の配線層にそれぞれ対応して形成さ
れた請求項１記載の半導体集積回路装置。 - 【請求項３】 第１及び第２の電源配線が同一の配線
層内に形成された請求項１記載の半導体集積回路装置。 - 【請求項４】 第１及び第２の電源配線が、それぞれ
複数本に分割され、かつこれらが交互に配置されて形成
された請求項３記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP614591A JPH04239758A (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP614591A JPH04239758A (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239758A true JPH04239758A (ja) | 1992-08-27 |
Family
ID=11630353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP614591A Pending JPH04239758A (ja) | 1991-01-23 | 1991-01-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239758A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003204044A (ja) * | 2001-10-25 | 2003-07-18 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| JP2009021005A (ja) * | 2008-09-05 | 2009-01-29 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
| WO2015198913A1 (ja) * | 2014-06-26 | 2015-12-30 | ソニー株式会社 | 回路基板、撮像素子、並びに電子機器 |
-
1991
- 1991-01-23 JP JP614591A patent/JPH04239758A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003204044A (ja) * | 2001-10-25 | 2003-07-18 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| JP2009021005A (ja) * | 2008-09-05 | 2009-01-29 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
| WO2015198913A1 (ja) * | 2014-06-26 | 2015-12-30 | ソニー株式会社 | 回路基板、撮像素子、並びに電子機器 |
| JPWO2015198913A1 (ja) * | 2014-06-26 | 2017-04-20 | ソニー株式会社 | 回路基板、撮像素子、並びに電子機器 |
| US10211248B2 (en) | 2014-06-26 | 2019-02-19 | Sony Corporation | Circuit substrate, image sensor, and electronic apparatus |
| TWI671894B (zh) * | 2014-06-26 | 2019-09-11 | 日商新力股份有限公司 | 電路基板、攝像元件及電子機器 |
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