JPH0638467B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0638467B2 JPH0638467B2 JP60191943A JP19194385A JPH0638467B2 JP H0638467 B2 JPH0638467 B2 JP H0638467B2 JP 60191943 A JP60191943 A JP 60191943A JP 19194385 A JP19194385 A JP 19194385A JP H0638467 B2 JPH0638467 B2 JP H0638467B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- analog
- circuit section
- digital
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置技術さらにはアナログ
／デジタル混在型半導体集積回路装置に適用して特に有
効な技術に関するもので、例えばデジタル素子としての
ＩＩＬ（インテグレーテッド・インジェクション・ロジ
ック）がリニア素子とともに形成されたアナログ／デジ
タル混在型ＬＳＩ（大規模半導体集積回路装置）に利用
して有効な技術に関するものである。
／デジタル混在型半導体集積回路装置に適用して特に有
効な技術に関するもので、例えばデジタル素子としての
ＩＩＬ（インテグレーテッド・インジェクション・ロジ
ック）がリニア素子とともに形成されたアナログ／デジ
タル混在型ＬＳＩ（大規模半導体集積回路装置）に利用
して有効な技術に関するものである。
半導体集積回路装置、特に民生用のＬＳＩには、例え
ば、日経マグロウヒル社刊行「日経エレクトロニクス
１９８２年３月２９日号No.２８７」１２０〜１５１頁
（論文：民生用アナログＬＳＩの集積度を高める）に記
載されているように、同一の半導体回路基板にデジタル
回路部とアナログ回路部とが一緒に形成された、いわゆ
るアノログ／デジタル混合型のものが多い。
ば、日経マグロウヒル社刊行「日経エレクトロニクス
１９８２年３月２９日号No.２８７」１２０〜１５１頁
（論文：民生用アナログＬＳＩの集積度を高める）に記
載されているように、同一の半導体回路基板にデジタル
回路部とアナログ回路部とが一緒に形成された、いわゆ
るアノログ／デジタル混合型のものが多い。
ところで、このアナログ／デジタル混在型半導体集積回
路装置では、アナログとデジタルの２種類の回路が一緒
に形成されているために、その構成に不規則な要因が多
く、このことが、この種の半導体集積回路装置の構成を
複雑にし、かつその設計を面倒かつ困難なものにしてい
た。特に、この種のアナログ／デジタル混在型半導体集
積回路装置では、主電源（Ｖｃｃ：一般には約５Ｖ）の
ほかに、各種の基準電源あるいはバイアス電源が使用さ
れる。このため、その複数種類の電源をそれぞれに必要
箇所に供給するための電源配線は、非常に不規則な状態
を呈していた。この不規則性は半導体集積回路装置にお
けるレイアウトの最適化を困難にする。そして、このこ
とが半導体集積回路装置の実質的な集積度の向上を妨げ
る大きな阻害要因の一つとなる、という問題点が本発明
者らによって明らかとされた。
路装置では、アナログとデジタルの２種類の回路が一緒
に形成されているために、その構成に不規則な要因が多
く、このことが、この種の半導体集積回路装置の構成を
複雑にし、かつその設計を面倒かつ困難なものにしてい
た。特に、この種のアナログ／デジタル混在型半導体集
積回路装置では、主電源（Ｖｃｃ：一般には約５Ｖ）の
ほかに、各種の基準電源あるいはバイアス電源が使用さ
れる。このため、その複数種類の電源をそれぞれに必要
箇所に供給するための電源配線は、非常に不規則な状態
を呈していた。この不規則性は半導体集積回路装置にお
けるレイアウトの最適化を困難にする。そして、このこ
とが半導体集積回路装置の実質的な集積度の向上を妨げ
る大きな阻害要因の一つとなる、という問題点が本発明
者らによって明らかとされた。
また、規則性を欠いた電源配線は、例えば直列に寄生す
るインピーダンスが大きくなったり、あるいはその電源
配線が一種のアンテナとなって無用な雑音を拾ったりす
るなど、予想外のトラブルの原因にもなりやすい、とい
う問題点があることも本発明者らによって明らかとされ
た。
るインピーダンスが大きくなったり、あるいはその電源
配線が一種のアンテナとなって無用な雑音を拾ったりす
るなど、予想外のトラブルの原因にもなりやすい、とい
う問題点があることも本発明者らによって明らかとされ
た。
この発明の目的は、アナログ／デジタル混在型の半導体
集積回路装置にあって、その電源配線の規則性を高める
ことにより、レイアウトの最適化をはかれるようにし、
これにより、集積度の向上、設計の高能率、高信頼化、
低コスト化などを可能にする技術を提供することにあ
る。
集積回路装置にあって、その電源配線の規則性を高める
ことにより、レイアウトの最適化をはかれるようにし、
これにより、集積度の向上、設計の高能率、高信頼化、
低コスト化などを可能にする技術を提供することにあ
る。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、デジタル部の回りにアナログ部を配置すると
ともに、デジタル部とアナログ部の間に沿って電源幹線
を配置することにより、電源関係の配線の基礎性を高
め、これによりレイアウトの最適化をはかれるようにし
て、集積度の向上、設計の高能率化、高信頼化、低コス
ト化などを行えるようにする、という目的を達成するも
のである。
ともに、デジタル部とアナログ部の間に沿って電源幹線
を配置することにより、電源関係の配線の基礎性を高
め、これによりレイアウトの最適化をはかれるようにし
て、集積度の向上、設計の高能率化、高信頼化、低コス
ト化などを行えるようにする、という目的を達成するも
のである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明が適用された半導体集積回路装置の一
実施例を示す。
実施例を示す。
同図に示す半導体集積回路装置は、同一の半導体基板１
にデジタル回路部３とアナログ回路部４とが一緒に形成
されたアナログ／デジタル混在型の半導体集積回路装置
であって、上記半導体基板１の中央部にデジタル回路部
３が、その周辺部にアナログ回路部４がそれぞれ配置さ
れている。さらに、アナログ部４の外側には多数の端子
パッド２が配置されている。
にデジタル回路部３とアナログ回路部４とが一緒に形成
されたアナログ／デジタル混在型の半導体集積回路装置
であって、上記半導体基板１の中央部にデジタル回路部
３が、その周辺部にアナログ回路部４がそれぞれ配置さ
れている。さらに、アナログ部４の外側には多数の端子
パッド２が配置されている。
これとともに、デジタル回路部３とアナログ回路部４と
の間の環状部分に沿って、複数の電源幹線Ｌ１，Ｌ２，
Ｌ３が同心環状に配設されている。そして、この電源幹
線Ｌ１，Ｌ２，Ｌ３を通して、デジタル部３とアナログ
部４にそれぞれ電源が分配されるようになっている。
の間の環状部分に沿って、複数の電源幹線Ｌ１，Ｌ２，
Ｌ３が同心環状に配設されている。そして、この電源幹
線Ｌ１，Ｌ２，Ｌ３を通して、デジタル部３とアナログ
部４にそれぞれ電源が分配されるようになっている。
ここで、上記電源幹線Ｌ１，Ｌ２，Ｌ３には、約＋５Ｖ
の主電源Ｖｃｃ、この主電源Ｖｃｃに対して１／２の電
圧をもつ副電源Ｖｃｃ／２、および基準バイアス電源Ｖ
Ｂが接続される。主電源Ｖｃｃおよび副電源Ｖｃｃ／２
はそれぞれ端子パッド２，２を介して外部から与えられ
る。基準バイアス電源ＶＢは、アナログ部４に形成され
た基準バイアス電源発生回路４１から与えられる。さら
に、上記複数の電源幹線Ｌ１，Ｌ２，Ｌ３は、主電源Ｖ
ｃｃが接続される電源幹線Ｌ１、副電源Ｖｃｃ／２が接
続される電源幹線Ｌ２、基準バイアス電源ＶＢが接続さ
れる電源幹線Ｌ３の順で、内側から外側に配置されてい
る。つまり、通過電流が多くて最も低インピーダンスで
あることを要求される電源幹線Ｌ１が最内側に配置さ
れ、以下通過電流の多い順に内側に配置されている。こ
れにより、低インピーダンスを要求されるものほど、そ
の配線距離を短くして直列の寄生インピーダンスが少な
くなるようにしている。
の主電源Ｖｃｃ、この主電源Ｖｃｃに対して１／２の電
圧をもつ副電源Ｖｃｃ／２、および基準バイアス電源Ｖ
Ｂが接続される。主電源Ｖｃｃおよび副電源Ｖｃｃ／２
はそれぞれ端子パッド２，２を介して外部から与えられ
る。基準バイアス電源ＶＢは、アナログ部４に形成され
た基準バイアス電源発生回路４１から与えられる。さら
に、上記複数の電源幹線Ｌ１，Ｌ２，Ｌ３は、主電源Ｖ
ｃｃが接続される電源幹線Ｌ１、副電源Ｖｃｃ／２が接
続される電源幹線Ｌ２、基準バイアス電源ＶＢが接続さ
れる電源幹線Ｌ３の順で、内側から外側に配置されてい
る。つまり、通過電流が多くて最も低インピーダンスで
あることを要求される電源幹線Ｌ１が最内側に配置さ
れ、以下通過電流の多い順に内側に配置されている。こ
れにより、低インピーダンスを要求されるものほど、そ
の配線距離を短くして直列の寄生インピーダンスが少な
くなるようにしている。
第２図は上記電源幹線Ｌ１，Ｌ２，Ｌ３の部分を取り出
して示す。
して示す。
同図に示すように、上記複数の電源幹線Ｌ１，Ｌ２，Ｌ
３はそれぞれ多層配線の２層目に形成される。そして、
それぞれにスルーホールＴＨを介してデジタル部３ある
いはアナログ部４の電源必要箇所への分岐配線（第３図
参照）が形成されるようになっている。また、外側から
２列目の電源幹線Ｌ２は、スルーホールＴＨと１層目の
配線Ｌ２１によって、最外側の電源幹線Ｌ３をくぐって
端子パッド２に接続されている。
３はそれぞれ多層配線の２層目に形成される。そして、
それぞれにスルーホールＴＨを介してデジタル部３ある
いはアナログ部４の電源必要箇所への分岐配線（第３図
参照）が形成されるようになっている。また、外側から
２列目の電源幹線Ｌ２は、スルーホールＴＨと１層目の
配線Ｌ２１によって、最外側の電源幹線Ｌ３をくぐって
端子パッド２に接続されている。
第３図は上記電源幹線の一つ（Ｌ１）を取り出して示
す。
す。
例えば同図に示す電源幹線Ｌ１には、ところどころにス
ルーホールＴＨが設けられ、このスルーホールＴＨを介
して１層目の配線Ｌ１２，Ｌ１３が接続されている。そ
して、この１層目の配線Ｌ１２，Ｌ１３によって、デジ
タル部３およびアナログ部４への分岐配線が、スルーホ
ールＴＨごとにそれぞれに構成されている。これによ
り、その電源幹線Ｌ１から、デジタル部３およびアナロ
グ部４のそれぞれの電源必要箇所に対して、電源の供給
を整然と行わせることができるようになっている。他の
電源幹線Ｌ２，Ｌ３についても同様である。
ルーホールＴＨが設けられ、このスルーホールＴＨを介
して１層目の配線Ｌ１２，Ｌ１３が接続されている。そ
して、この１層目の配線Ｌ１２，Ｌ１３によって、デジ
タル部３およびアナログ部４への分岐配線が、スルーホ
ールＴＨごとにそれぞれに構成されている。これによ
り、その電源幹線Ｌ１から、デジタル部３およびアナロ
グ部４のそれぞれの電源必要箇所に対して、電源の供給
を整然と行わせることができるようになっている。他の
電源幹線Ｌ２，Ｌ３についても同様である。
以上のように、電源幹線Ｌ１，Ｌ２，Ｌ３をデジタル部
３とアナログ部４の間に沿って同心環状に配置すること
により、電源関係の配線がレイアウト的に規則化され、
これによって電源配線の整然化および設計の高能率化が
達成されるようになる。
３とアナログ部４の間に沿って同心環状に配置すること
により、電源関係の配線がレイアウト的に規則化され、
これによって電源配線の整然化および設計の高能率化が
達成されるようになる。
また、その電源幹線Ｌ１，Ｌ２，Ｌ３は、デジタル部３
とアナログ部４の間に沿って環状に配置されているか
ら、いずれの側にも最短距離で電源を供給することがで
きる。これにより、直列に寄生するインピーダンスによ
るトラブルを未然に予防するための対策がとりやすくな
って、信頼性の向上がはかれるようになる。
とアナログ部４の間に沿って環状に配置されているか
ら、いずれの側にも最短距離で電源を供給することがで
きる。これにより、直列に寄生するインピーダンスによ
るトラブルを未然に予防するための対策がとりやすくな
って、信頼性の向上がはかれるようになる。
さらに、それらの電源幹線Ｌ１，Ｌ２，Ｌ３が配置され
る環状の領域の下地部分は、デジタル部３とアナログ部
４との間の動作干渉を防ぐための緩衝帯として有効に利
用することができる。これらにより、実質的な集積度が
高められて、低コスト化が可能になる。
る環状の領域の下地部分は、デジタル部３とアナログ部
４との間の動作干渉を防ぐための緩衝帯として有効に利
用することができる。これらにより、実質的な集積度が
高められて、低コスト化が可能になる。
(1)デジタル部の回りにアナログ部を配置するととも
に、デジタル部とアナログ部の間に沿って電源幹線を配
置することにより、電源関係の配線の規則性を高め、こ
れによりレイアウトの最適化をはかることができるよう
になって、集積度の向上、設計の高能率化、高信頼化、
低コスト化などが可能になる、という効果が得られる。
に、デジタル部とアナログ部の間に沿って電源幹線を配
置することにより、電源関係の配線の規則性を高め、こ
れによりレイアウトの最適化をはかることができるよう
になって、集積度の向上、設計の高能率化、高信頼化、
低コスト化などが可能になる、という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記の複数の
電源幹線Ｌ１，Ｌ２，Ｌ３は、互いに異なる配線層に上
下に重なり合って配置される構成であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記の複数の
電源幹線Ｌ１，Ｌ２，Ｌ３は、互いに異なる配線層に上
下に重なり合って配置される構成であってもよい。
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるバイポーラ型のアナログ／デジタル混
在型半導体集積回路装置に適用した場合について説明し
たが、それに限定されるものではなく、例えばＭＯＳ型
のアナログ／デジタル混在型半導体集積回路装置あるい
はバイポーラ／ＭＯＳ混在型の半導体集積回路装置など
にも適用できる。
た利用分野であるバイポーラ型のアナログ／デジタル混
在型半導体集積回路装置に適用した場合について説明し
たが、それに限定されるものではなく、例えばＭＯＳ型
のアナログ／デジタル混在型半導体集積回路装置あるい
はバイポーラ／ＭＯＳ混在型の半導体集積回路装置など
にも適用できる。
第１図はこの発明が適用された半導体集積回路装置のレ
イアウト構成の一実施例を示す図、 第２図は電源幹線部分を取り出して示す図、 第３図は電源幹線の一つを取り出して示す図である。 １……半導体基板、２……端子パッド、３……デジタル
部、４……アナログ部、１，Ｌ２，Ｌ３……電源幹線、
ＴＨ……スルーホール。
イアウト構成の一実施例を示す図、 第２図は電源幹線部分を取り出して示す図、 第３図は電源幹線の一つを取り出して示す図である。 １……半導体基板、２……端子パッド、３……デジタル
部、４……アナログ部、１，Ｌ２，Ｌ３……電源幹線、
ＴＨ……スルーホール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小倉 節生 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (72)発明者 宮崎 日出夫 東京都千代田区丸の内１丁目５番１号 株 式会社日立製作所内 (72)発明者 亀垣 和幸 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (72)発明者 山崎 幸一 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭56−137666（ＪＰ，Ａ)
Claims (1)
- 【請求項１】同一の半導体基板にデジタル回路部とアナ
ログ回路部とが形成された半導体集積回路装置であっ
て、上記半導体基板の中央部にデジタル回路部が、その
周辺部にアナログ回路部がそれぞれ配置されるととも
に、デジタル回路部とアナログ回路部との間にこのデジ
タル回路部の周囲に沿って複数の電源幹線が、同心環状
に低インピーダンスを要求されるものを内側に配置し、
この電源幹線からデジタル回路部とアナログ回路部にそ
れぞれ、電源幹線よりも下層の配線層で、電源が分配さ
れたことを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191943A JPH0638467B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体集積回路装置 |
| KR1019860007067A KR940007465B1 (ko) | 1985-09-02 | 1986-08-26 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191943A JPH0638467B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6252955A JPS6252955A (ja) | 1987-03-07 |
| JPH0638467B2 true JPH0638467B2 (ja) | 1994-05-18 |
Family
ID=16283036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191943A Expired - Lifetime JPH0638467B2 (ja) | 1985-09-02 | 1985-09-02 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0638467B2 (ja) |
| KR (1) | KR940007465B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926066A (en) * | 1988-09-12 | 1990-05-15 | Motorola Inc. | Clock distribution circuit having minimal skew |
| JPH02137360A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | 半導体装置 |
| US6219909B1 (en) | 1990-11-28 | 2001-04-24 | Hitachi, Ltd. | Method of mounting disk drive apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137666A (en) * | 1980-03-31 | 1981-10-27 | Hitachi Ltd | Integrated circuit for combustion control |
-
1985
- 1985-09-02 JP JP60191943A patent/JPH0638467B2/ja not_active Expired - Lifetime
-
1986
- 1986-08-26 KR KR1019860007067A patent/KR940007465B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252955A (ja) | 1987-03-07 |
| KR870003570A (ko) | 1987-04-18 |
| KR940007465B1 (ko) | 1994-08-18 |
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