JPS61269354A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、電源配線技術に関し、例えば半導体集積回
路における電源配線の形成に利用して有効な技術に関す
る。

［背景技術］ 半導体集積回路においては、電源ラインの持つインダク
タンス成分や抵抗成分によって、電流が変化した際に電
源ラインの電位が変動され、電源電圧にノイズがのって
内部回路が誤動するおそれがあった。特に複数個の出カ
バソファを有する半導体集積回路において、それらの出
力バッファが同時に動作されたとき電源ラインに大きな
過渡電流が流れ、これによって電源電圧が変動されるお
それが大きかった。

そこで、電源ラインを共通する回路間の電源電圧変動に
よる誤動作を防止する方法として１例えば各回路ブロッ
クごとに、電源パッドから別々の電源配線を引き出して
電源電圧を供給するようにした発明が提案されている（
例えば特願昭５９−３８５１９号）。

しかしながら、各回路ブロックごとに電源配線を分割し
て配設する方式では、電源配線の数が非常に多くなって
配線の占有面積ひいてはチップサイズを増大させるとい
う不都合がある。

また、電源電圧の変動を抑えるため、電源ラインの幅を
太くする方法も考えられる。しかしながら、電源ライン
を太くすると抵抗成分を小さくすることはできるが、電
源ラインのインダクタンス成分は１次式で示すような性
質を有しているため、充分に減少しない、つまり、矩形
断面の配線の自己インダクタンスしは、配線の長さをΩ
、また幅および厚みをそれぞれｄ、ａとすると、Ｌ＝　
２　Ｑ　（Ｑｎ２　！／Ｒ−１＋Ｒ／　ｆｌ）　・・”
（１）で示される。

二二でＲは、配線の断面形状によって定まる定数で矩形
断面では、Ｒ＝０．２２３５　（ａ＋ｄ）である。

上記式（１）より明らかなように、配線のインダクタン
ス成分は、配線幅を２倍にしても２分の１に減少するも
のではない。これより、電源ラインのインダクタンス成
分は、配線の幅を広くしても有効に減少されないことが
分かる。

以上のことが本発明者によって明からにされた。

［発明の目的コ この発明の目的は、電源ラインのインダクタンス成分に
よる電源電圧の変動を抑え、回路の誤動作を防止するこ
とができるような電源配線方式を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、配線を２つに分けるとインダクタンス成分が
減少されることに着目し、少なくとも出力バッファ回路
に電源電圧を供給する電源ラインを２つに分けて、その
うち一方は半導体基板の周縁に沿って配設することによ
って、２つの電源ライン間にボンディングパッドもしく
は適当な回路ブロックが介在されるようにして、２つの
電源ライン、を充分に離すようにして、２つの電源ライ
ン間の相互インダクタンスを減少させて電源ラインの持
つインダクタンスを充分に低減させ、これによって電源
電圧の変動を抑え、内部回路の誤動作を防止するという
上記目的を達成するものである。

［実施例］ 第１図には、本発明に係る半導体集積回路における電源
配線方式の概略が示されている。

この発明は、同図（Ａ）に示すように、接地電位のよう
な電源電圧ＧＮＤ　（もしくはＶｃｃ）が印加される電
源用ボンディングパッドＰから、特に大きな電流が流さ
れる出力バッファ回路ＤＯＢまで配設される電源ライン
を２１とＱ２の２つに分割して電源電圧を供給しようと
いうものである。

すなわち、配線のインダクタンス成分は、その自己イン
ダクタンスのみ考えると、前述の式（１）からも分かる
ように、配線幅の大きさにあまり依存しないのみならず
、半導体集積回路では自己インダクタンスをインピーダ
ンスとして考えることができるため、相互インダクタン
スを無視すると第１図（Ａ）のごとく、配線を２つに分
割したことで、全体としてのインダクタンスはおよそ２
分の１になる。

ところが、同図（Ｂ）のごとく、２つの配線ａ、と２２
が互いに近接して並行に走っていると、２つの配線間の
相互誘導作用による相互インダクタンスを全く無視する
ようなことはできない、これに対し、同図（Ａ）のよう
に２つの配線を離しておくと、一方の配線に流れる電流
によってその配線の周囲に形成される磁界の影響が他方
の配線に及ばないようになる。その結果、２つの配線Ω
１、Ｑ２の相互インダクタンス成分をゼロとみなすこと
ができ、全体としてのインダクタンスがおよそ半分に減
少され、電流の変化に伴なう電圧変動が有効に低減され
る。

第２図には、本発明の具体的な適用の対象となる半導体
集積回路の一例としてのスタティックＲＡＭのチップ全
体のレイアウトの一実施例が示されている。特に制限さ
れないが、この実施例のスタティックＲＡＭはメモリア
レイ部がＭＩＳＦＥＴによって構成され、また周辺回路
がバイポーラトランジスタとＣＭＯ８＠路で構成されて
いる。

図中、鎖線Ａで囲まれた各回路ブロックは、半導体集積
回路技術によって単結晶シリコン基板のような一個の半
導体チップ上において形成される。

本実施例のスタティックＲＡＭは、特に制限されないが
、メモリアレイ部が４つのメモリマットＭ−ＭＡＴ１〜
Ｍ−ＭＡＴ４に分割され、各メモリマットＭ−ＭＡＴ　
１−Ｍ−ＭＡＴ　Ｊ内には、公知の高抵抗負荷形のメモ
リセルが例えば１２８行×１２８列のようなマトリック
ス状に配設されている。

上記メモリマットＭ−ＭＡＴ１とＭ−ＭＡＴ２との間お
よびメモリマットＭ−ＭＡＴ３とＭ−ＭＡＴ４との間に
は１両側に各々ワード線選択駆動回路を有するＸデコー
ダＸ−ＤＥＣＩとＸ−ＤＥＣ２とがそれぞれ配設されて
いる。

また、各メモリマットＭ−ＭＡＴＩ〜Ｍ−ＭＡＴ４の一
側（図では下側）には、各マット内に配設されたデータ
線対を、コモンデータ線対に接続させるためのカラムス
イッチ群ｙ−ｓｗと、これらのカラムスイッチ群うちＹ
系のアドレス信号に対応する一対のカラムスイッチを各
マットごとに一つずつ選択的にオン状態にさせるＹデコ
ーダＹ−ＤＥＣおよびプリアンプＰ−ＡＭＰが配設され
ている。メモリマットＭ−ＭＡＴ１〜Ｍ−ＭＡＴ４の上
方には、各データ線に接続されるプルアップＭＯ３ＦＥ
Ｔ列ＦＵＬＬが配設されている。

さらに、上記メモリマットＭ−ＭＡＴ１〜Ｍ　−ＭＡＴ
４の両側方には、外部から供給されるアドレス信号Ａ　
□　”　Ａ　１３に基づいて、上記ＸデコーダＸ−ＤＥ
ＣＩ、Ｘ−ＤＥＣ２やＹデコーダＹ−ＤＥＣに対する内
部アドレス信号を形成するＸアドレスバラフッ回路Ｘ−
ＡＤＢ　１．Ｘ−ＡＤＢ２およびＹアドレスバラフッ回
路Ｙ−ＡＤＢとアドレスデコード機能を有するＸ系選択
回路Ｘ−３ＥＬｌ、Ｘ−５ＥＬ２およびＹ系選択回路Ｙ
−５ＥＬが配設されている。

さらに、上記メモリマットＭ−ＭＡＴ１〜Ｍ−ＭＡＴ４
の左側には、各種制御信号Ｃ８，ＤＥ。

ＷＥの入力バッファＣＮＴＢやデータ人カバッファＤＩ
Ｒ，センスアンプＳＡと書込ドライバＷＤｋおよびデー
タ出力バッファＤＯＢが設けられている。特に制限され
ないが、この実施例では、４個の出力バッファが設けら
れ、上記各マットＭ−ＭＡＴ１〜Ｍ−ＭＡＴ４から１ビ
ツトずつ計４ビットのデータが同時に出力可能にされて
いる。

また、この実施例では、第２図に示すごとく、半導体チ
ップＡの左右両側縁に沿って、アドレス信号ＡＯ〜Ａ１
３や制御信号ＣＳ、ＯＥ、ＷＥおよび回路の電源電圧Ｖ
ｃｃおよび接地電位ＧＮＤが印加されるパッドＰ１〜Ｐ
２６が、ビン配置に対応した所定の順序で配列、形成さ
れている。特に制限されないが、この実施例では、上記
パッドＰ１〜Ｐ２８のうち、電源電圧Ｖｃｃに対応する
パッドと接地電位ＧＮＤに対応するパッドとしてそれぞ
れ２つずつ形成され、そこに印加された電圧が電源電圧
Ｖｃｃ１とＶｃｃ２および接地電位ＧＮＤ１　。

ＧＮＤ２としてチップ内部に供給されるようにされてい
る。

すなわち、接地電位ＧＮＤに対応してパッドＰ１２とｐ
ｉ３が、また電源電圧Ｖｃｃに対応してパッドＰ２Ｂと
Ｐ２６が設けられている。そして、上記電源電圧のうち
パッドｐｘ３とＰ２５に印加された電源電圧Ｇ　Ｎ　Ｄ
　２とＶｃｃ２は出力バッファ回路ＤＯＢにのみ供給さ
れるようにされている。

一方、パッドｐ１２およびＰ２Ｂに印加された接地電位
ＧＮＤ１と電源電圧Ｖｃｃｌは、前記アドレスバッファ
Ｘ−ＡＤＢ　１．Ｘ−ＡＤＢ　２．Ｙ−ＡＤＢや選択回
路Ｘ−５ＥＬＩ、Ｘ−８ＥＬ２゜Ｙ−３ＥＬ、デコーダ
Ｘ−ＤＥＣＩ、Ｘ−ＤＥＣ２、Ｙ−ＤＥＣ等、上記出力
バッファＤＯＢ以外の内部回路に供給されるようにされ
ている。

これによって、比較的大きな電流が流される出力バッフ
ァＤＯＢが動作したときに、電源電圧ＧＮＤ２やＶｃｃ
２が変動してもその影響が電源電圧ＧＮＤ、やＶｃｃｌ
に伝わりにくくされ、内部回路の誤動作が抑制される。

特に制限されないが、上記分割された２つの電源パッド
Ｐ　１２　ｐ　Ｐ　１３およびＰ２！５ｙＰ２６に対し
ては、共通のリード端子からそれぞれボンディングワイ
ヤが接続されて、電源電圧の供給を受けるようにされる
。

次に、第３図には、上記半導体チップ上の各回路ブロッ
クに対する電源ラインの配線方式の一実施例が示されて
いる。

すなわち、この実施例では、パッドＰ１２に印加された
接地電位ＧＮＤ１およびパッドＰ２６に印加された電源
電圧Ｖｃｃ１が、それぞれ半導体チップの比較的内側に
配設された電源ラインＬ１とＬｍとによって、アドレス
バッファＸ−ＡＤＢ　１゜Ｘ−ＡＤＢ２．Ｙ−ＡＤＢや
選択回路Ｘ−３ＥＬ１、Ｘ−５ＥＬ２．Ｙ−５ＥＬ、制
御信号とデータ信号の入力バッフ７回路ＣＮＴＢ、ＤＩ
ＢおよびセンスアンプＳＡ、書込みドライバＷＤＲ等に
供給されている。電源ラインＬ１とＬｍは、それぞれチ
ップの相対向する一側から他側方へ向かって、途中で枝
分れしながら各回路ブロックに電源電圧を供給して行く
ように配設される。

一方、出力バッファ用の電源パッドｐｉａに印加された
接地電位Ｇ　Ｎ　Ｄ　ｘは、同図に示すごとく、パッド
の部分から２つに分かれて、パッドＰ１４〜ｐｉｅより
外側のチップ最外縁に沿って配設された電源ライン（グ
ランドライン）Ｌｌｌと、パッドＰ１３からチップの内
側に向かって配設された電源ライン（グランドライン）
Ｌ１２とによって、出力バッファＤＯＢに供給されるよ
うになっている。

また、この実施例では、電源パッドｐ２５に印加された
電源電圧Ｖｃｃｌは、同じくパッド部分から２つに分か
れて、パッドＰ１〜Ｐ１４およびＰ１６〜Ｐ２４よりも
外側のツブ最外縁に沿って配設された電源ライン（Ｖｃ
ｃライン）ＬｌｌとＬ２２とによって出力バッファＤＯ
Ｂに供給されるようになっている。

このように、電源パッドの部分から２つに分割され、か
つ互いに離間された状態で配設された電源ラインＬ１１
ｔＬ１２と、Ｌｍ　１　ｔ　Ｌｍ　２とによって、出力
バッファＤＯＢに対する電源電圧の供給が行なわれてい
るため、各電源ラインＬｌｌと、□間およびＬｌｌとＬ
２２間の相互インダクタンスはほとんどゼロとみなすこ
とができる。その結果、一本の電源ラインで供給を行な
う場合に比べて全体としてのインダクタンスがおよそ半
分にされ、出力バッファＤＯＢが同時に動作されて大き
な電流が流されても、電源電圧Ｇ　Ｎ　Ｄ　ｘおよびＶ
ｃｃ２そのものの変動が抑止される。

さらに、この実施例では、上記出力バッファＤＯＢに対
する電源ラインのうち、ＶｃｃラインＬ２１とＬ２２は
、それ自身がＬｍ　１　ａｓ　ｔ、２２　ｂとＬｍ　２
　ａｙ　Ｌｍ　２　ｂのように２つに分割され、互いに
並行してチップ外縁に沿って出力バッファＤＯＢまで配
設されている。しかも、アルミの二層配線技術を利用し
てＶｃｃラインＬ２１ａとＬ２１ｂの間およびＬ２２ａ
とＬ２２ｂ間には、他の電源ラインＬ１とＬｍの分枝が
それぞれ介在されるように各配線層の形成が行なわれて
いる。

第４図には、第３図におけるＩＶ−ＩＶ線に沿った断面
構造が、また、第５図には第３図における■−Ｖ線に沿
った断面構造の一実施例がそれぞれ示されている。

先ず、第４図について説明する。

Ｐ型車結晶シリコンのような半導体基板１の主面上に形
成されたロコス（ＬＯＧＯＳ）と呼ばれる比較的厚い選
択酸化膜２およびその上に形成されたＭＩＳＦＥＴのゲ
ート酸化膜やＣＶＤ法（ケミカル・ベイパー・デポジシ
ョン法）による酸化シリコン膜等からなる第１層間絶縁
膜３上から、その外側のスクライブラインとなる半導体
基板主面上にかけては、グランドラインおよびＶｃｃラ
インとなる一層目のアルミニウム層４ａ、４ｂ、４ｃ、
４ｄがそれぞれ形成されている。

このうちアルミニウム層４ａと４ｃは、内部回路に接地
電位Ｇ　Ｎ　Ｄ　１と電源電圧Ｖｃｃ１を供給するグラ
ンドラインＬ１とＶｃｃラインＬ２で、アルミニウム層
４ｂは出力バッファＤＯＢに電源電圧ＶＣＣ２を供給す
る第１の電源ラインＬ２１ａ−またアルミニウム層４ｄ
は、第３図には示されていないが、基板電位を与えるグ
ランドラインとなる配線である。このグランドライン４
ｄは、一端が第３図の電源パッドＰ１３に接続され、か
つチップ外縁に沿って配設されてスクライブラインとな
る半導体基板主面に連続してその一部が接触されること
により、基板に接地電位を印加している。

さらに、このグランドライン４ｄによって供給される接
地電位は、基板を介して各パッドの近傍に設けられてい
る入力保護素子（図示省略）に印加される。

上記一層目のアルミニウム層４ａ、４ｂの上には、プラ
ズマＣＶＤ法により酸化シリコン膜やスピン・オン・グ
ラス法あるいはＣＶＤ法によるリン・シリケート・ガラ
ス膜等からなる第２層間絶縁膜５を介して、二層目のア
ルミニウム層６ａ。

６ｄが形成されている。

なお、アルミニウム層６ａ、６ｄの上には、酸化シリコ
ン膜もしくは窒化シリコン膜からなるパッシベーション
膜が形成される。

このうち、アルミニウム層６ａは、内部回路に電源電圧
Ｖｃｃ１を供給するためのＶｃｃラインＬ２で、アルミ
ニウム層６ｄは出力バッファＤＯＢに電源電圧Ｖｃｃ２
を供給する第２の電源ラインＬ２、ｂとなる配線である
。アルミニウム層６ａは、スルーホール７にて、一層目
のアルミニウム層４Ｃに接続されている。

このように、この実施例では、一層目と二層目のアルミ
ニウム層４ｂと６ｄの２つが出力バッファＤＯＢに電源
電圧Ｖｃｃ２を供給するＶｃｃラインＬ２１　ａｔ　Ｌ
２１　ｂとして使用されている。しかも、内部回路に電
源電圧Ｖｃｃｌを供給するＶｃｃラインとして使用され
るアルミニウム層６ａと４Ｃとがスルーホール７にて互
いに接続され、このアルミニウム層６ａと４ｃが上記Ｖ
ｃｃラインＬ２１ａとＬ２１ｂ間に介在され、Ｖｃｃラ
インＬ２１ａとしてのアルミニウム層４ｂの上方を覆う
ようにされている。

そのため、アルミニウム層６ａと４Ｃが、Ｖｃｃライン
Ｌ２１＆としてのアルミニウム層４ｂに流される電流に
よってその周囲に形成される磁界およびアルミニウム層
６ｄの周囲の磁界をしゃ断する磁気しや蔽板として作用
するので、出力バッファに電源電圧Ｖ　ｃ　ｃ　２を供
給する第１のＶｃｃラインＬ２１ａと第２のＶｃｃライ
ンＬ２１ｂ間の相互誘導作用による相互インダクタンス
が低くされる。

その結果、２つのＶｃｃラインを非常に離して配設した
のと同じように、一本のラインで電源電圧（Ｖｃｃ２）
を供給する場合に比べて配線の持つインダクタンスが大
幅に低減される。なお、上記アルミニウム層のう、ち比
較的幅の広い二層目のアルミニウム層６ａは１組立て（
パッケージング）の際の圧力による応力集中を避けるた
め中央にスリットを入れて２つに分割するように形成し
てもよい。

一方、第５図に示されているプルチップＭＯ８ＦＥＴ配
設側の配線領域では、一層目のアルミニウム層４ｅによ
って、内部回路に接地電位ＧＮＤ１を供給する電源ライ
ンＬ１が、また、一層目のアルミニウム層４ｆと二層目
のアルミニウム層６ｆとによって、出力バッファに電源
電圧Ｖ　ｃｃ　２．を供給する第１のＶｃｃラインＬ２
２ａと第２のＶｃｃラインＬ２２ｂが形成されている。

二層目のアルミニウム層６ｅは、内部回路に電源電圧Ｖ
ｃｃｌを供給する電源ラインＬ２である。

さらに、チップの最外縁には、前記アルミニウム層４ｄ
と同様に基板に接地電位ＧＮＤ、を与えるべく、一部が
スクライブラインたる基板主面に接触された一層目のア
ルミニウム層４ｇが形成されている。

この実施例では、配線領域の幅の大きさの関係で、第４
図に示すように、内部回路に電源電圧ＶＣＣ１を供給す
る電源ラインＬ２が、一層目と二層目のアルミニウム層
との２つで構成されないで、二層目のアルミニウム層６
ｅのみで構成されている。そのため、磁気じゃ蔽効果は
多少第４図の構造よりも劣る。しかし、この実施例でも
出力バッファに電源電圧Ｖｃｃ２を供給するＶｃｃライ
ンＬ２２ａとＬ２２ｂとなるアルミニウム層４ｆと６ｆ
との間に、アルミニウム層６ｅと４ｇが介在されるため
、これがＶｃｃラインＬ２２ａもしくはＬ２２ｂの周囲
に形成される磁界の一部を遮ぎる。そのため、電源ライ
ンＬ２２ａとＬ２２ｂ間の相互誘導作用による相互イン
ダクタンスが一本のラインで供給する場合に比べて減少
され、電源電圧の変動が抑えられる。

ただし、このプルアップＭＯ３ＦＥＴ側の配線領域の構
造も、第４図と同じような構造にし、これによって更に
相互インダクタンスを減少させるようにしてもよい。

なお、第４図および第５図において、半導体基板１の主
面に形成された回路符号Ｎ−ＢＬ、Ｐ−ＩＳＯ，・・・
・で示された各半導体領域は、それぞれＮ−ＢＬがＮ中
型埋込層、Ｐ−ＩＳＯがＰ＋型アイソレーション領域、
Ｐ　−ＷＥ　Ｌ　ＬがＰ型ウェル領域、Ｎ−ＷＥＬＬが
Ｎ型ウェハ領域、ＣＮ。

ＢＲおよびＥは各々バイポーラトランジスタのコレクタ
引上げロ、ベース領域およびエミッタ領域、さらにＰ＋
およびＮ＋で示されるのがＰチャンネル形ＭＯ８ＦＥＴ
とＮチャンネル形ＭＯＳＦＥＴのソース、ドレイン領域
となる半導体領域と同時に形成された半導体領域である
。

［効果］ 少なくとも出力バッファ回路に電源電圧を供給する電源
ラインを２つに分けて、そのうち一方は半導体基板の周
縁に沿って配設するようにしたので、２つの電源ライン
間にボンディングパッドもしくは適当な回路ブロックが
介在されて充分に距離が離されるようになるという作用
により、電源ラインの持つインダクタンス成分が充分に
低減され、これによって出力バッファ回路の動作に伴な
う電源電圧の変動が抑えられ、内部回路の誤動作が防止
されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない６例えば、上記実施例では
出力バッファに電源電圧Ｖｃｃを供給する電源ラインに
適用した場合について説明したが、それ以外の回路に電
源電圧を供給する電源ラインについても同様な構成をと
るようにしてよい、さらに、上記実施例では、電源パッ
ドが出力バッファに対するものと、それ以外の回路に対
するものとに分割されているが、共通のパッドから各電
源ラインを引き出すようにしてもよい。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラトランジ
スタとＭＯＳＦＥＴからなる回路が同一チップ上に混在
されてなるスタティックＲＡＭに適用したものについて
説明したが、この発明は半導体集積回路一般、さらには
プリント基板における電源配線方式にも利用することが
できる。

【図面の簡単な説明】

第１図は１本発明に係る電源配線方式の概略を示す説明
図、 第２図は、本発明の適用対象となる半導体集積回路の一
例としてのスタティックＲＡＭのレイアウト構成の一例
を示す説明図、 第３図は、本発明に係る電源配線方式の一実施例を示す
説明図、 第４図は、第３図におけるＩＶ−ＩＶ線に沿った断面図
、 第５図は、第３図における■−ｖ線に沿った断面図。 堀； Ｍ−ＭＡＴ　１〜Ｍ−ＭＡＴ４・・・・メモリマット、
Ｘ−ＤＥＣＩ、Ｘ−ＤＥＣ２・・・・Ｘデコーダ、Ｙ−
ＤＥＣ・・・・Ｙデコーダ、Ｘ−５ＥＬＬ、Ｘ−３ＥＬ
２・・・・Ｘ系選択回路、Ｙ−３ＥＬ・・・・Ｙ系選択
回路、ＤＩＢ・・・・データ人力バッファ、ＤＯＢ・・
・・出力バッファ（データ出力バッファ）Ｐ１〜Ｐ２６
・・・・ボンディングパッド、Ｌ１＋ｒ、、　１　＊　
ｔ、、２・・・・電源ライン（グランドライン）　−Ｌ
２　ｔ　Ｌ２１　ｙ　Ｌｘ□・・・・電源ライン（Ｖｃ
ｃライン）、ｌ・・・・半導体基板、２・・・・選択酸
化膜（ロコス）、３．５・・・・層間絶縁膜、４ａ〜４
ｇ−−−−一層目のアルミニウム層、６８〜６ｆ・・・
・二層目のアルミニウム層。 第　　１　　図 （Ａ）

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路が形成された半導体基板の周縁に沿
   ってボンディングパッドが配設されてなる半導体集積回
   路装置において、上記ボンディングパッドのうち、電源
   電圧が印加されるパッドから少なくとも出力バッファ回
   路まで配設される電源配線が２以上に分割されているこ
   とを特徴とする半導体集積回路装置。 ２、上記２以上に分割された電源配線の少なくとも一つ
   は、半導体基板の周縁に沿って配設されることにより、
   その電源配線と他の電源配線との間にはボンディングパ
   ッドもしくは任意の回路ブロックが介在されるようにさ
   れてなることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３、電源電圧が印加される上記ボンディングパッドは、
   出力バッファ回路に対するものと、それ以外の回路に対
   するものとに分割され、かつ少なくとも出力バッファ回
   路用電源パッドから出力バッファ回路まで配設された電
   源配線は２以上に分割されていることを特徴とする特許
   請求の範囲第１項もしくは第２項記載の半導体集積回路
   装置。