JPH02132835A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02132835A JPH02132835A JP28568588A JP28568588A JPH02132835A JP H02132835 A JPH02132835 A JP H02132835A JP 28568588 A JP28568588 A JP 28568588A JP 28568588 A JP28568588 A JP 28568588A JP H02132835 A JPH02132835 A JP H02132835A
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- JP
- Japan
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- power supply
- layers
- grounding
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract 1
- 238000013508 migration Methods 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は電源供給路を工夫した半導体集積回路装置に関
する。
する。
（従来の技術）
従来の半導体集積回路装置の電源，接地用メタル配線の
一例を第４図．第５図に示す。第４図は集積回路チップ
のパターン平面図，第５図はその一部断面図で，１は電
源（ Ｖ ｏｏ）端子，２１は接地（ Ｖ ｓｓ）端子
，３は電源用メタル配線，４は接地用メタル配線．５は
半導体基板．６は電極領域，７は第１の絶縁膜，８は第
１のメタル配線，９は第２の絶縁膜，１０は第２のメタ
ル配線である。
一例を第４図．第５図に示す。第４図は集積回路チップ
のパターン平面図，第５図はその一部断面図で，１は電
源（ Ｖ ｏｏ）端子，２１は接地（ Ｖ ｓｓ）端子
，３は電源用メタル配線，４は接地用メタル配線．５は
半導体基板．６は電極領域，７は第１の絶縁膜，８は第
１のメタル配線，９は第２の絶縁膜，１０は第２のメタ
ル配線である。
即ち従来の電源，接地用メタル配線は，特に第４図から
も明らかなように，チップ周辺とか，チップ内部へ木の
技のようにレイアウトされている。
も明らかなように，チップ周辺とか，チップ内部へ木の
技のようにレイアウトされている。
（発明が解決しようとする課題）
しかしながら従来の電源．接地用メタル配線のレイアウ
トでは，電源用メタル配線３，接地用メタル配線４の引
き回しによるインダクタンス，抵抗分の増加と．それに
ともなうロジック部での電源，接地電圧の変動の増加が
起こる。またＩＣ微細化が進むに従って，エレクトロマ
イグレーションや電源ノイズ対策のために，電源．接地
用メタル配線３，４の幅を広く設計する必要があり，そ
の結果，全チップ市債の平面的に占める電源，接地用配
線領域が増加する。
トでは，電源用メタル配線３，接地用メタル配線４の引
き回しによるインダクタンス，抵抗分の増加と．それに
ともなうロジック部での電源，接地電圧の変動の増加が
起こる。またＩＣ微細化が進むに従って，エレクトロマ
イグレーションや電源ノイズ対策のために，電源．接地
用メタル配線３，４の幅を広く設計する必要があり，そ
の結果，全チップ市債の平面的に占める電源，接地用配
線領域が増加する。
そこで本発明は，（イ）電源抵抗，インダクタンスの減
少による電圧変動の抑制，（口）ＩＣｍ細化にともなう
エレクトロマイグレーションの防止， （ハ）チップサ
イズの縮小，を主な目的としている。
少による電圧変動の抑制，（口）ＩＣｍ細化にともなう
エレクトロマイグレーションの防止， （ハ）チップサ
イズの縮小，を主な目的としている。
［発明の溝成コ
（課題を解決するための手段と作用）
本発明は，半導体基板に形成された集積回路，の電源共
給用メタル層，接地用メタル層，一般配線層を，前記半
導体基板上にそれぞれ絶縁膜を介して別層構造で配置し
，前記電源共給用メタル層，接地用メタル層は，平面的
に見て，前記集積回路領域にわたり全面的に設けられか
つそれぞれの周縁部全体がチップ周縁部に近接して沿う
面状体であることを特徴とする半導体集積回路装置であ
る。
給用メタル層，接地用メタル層，一般配線層を，前記半
導体基板上にそれぞれ絶縁膜を介して別層構造で配置し
，前記電源共給用メタル層，接地用メタル層は，平面的
に見て，前記集積回路領域にわたり全面的に設けられか
つそれぞれの周縁部全体がチップ周縁部に近接して沿う
面状体であることを特徴とする半導体集積回路装置であ
る。
即ち本発明は，半導体集積回路の電源供給用，接地用メ
タル配線を，一般信号配線層に対してそれぞれ別層にし
，前記電源供給用．接地用メタル配線をチップ表面全体
に配し．これらより各々の電位を半導体集積回路の電源
として供給することにより，つまり上記電源供給用，接
地用メタル配線の立体化，広幅化により，上記（イ）〜
（ハ）項の目的を達成するものである。
タル配線を，一般信号配線層に対してそれぞれ別層にし
，前記電源供給用．接地用メタル配線をチップ表面全体
に配し．これらより各々の電位を半導体集積回路の電源
として供給することにより，つまり上記電源供給用，接
地用メタル配線の立体化，広幅化により，上記（イ）〜
（ハ）項の目的を達成するものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の要部断面図，第２図，第３図は共にその
全体的平面図で，第２図は電源供給用メタル層の表面と
して見たもの．第３図は接地用メタル層の表面として見
たものである。これら図において２１はチップ，２２は
電源ＶｐＤ用のメタル（例えばＡＩ）層，２３は接地Ｖ
ＳＳ用のメタル（例えばＡＩ）層，２４は電源用端子（
パッド），２５は接地用端子（パッド），２６は半導体
基板，２７は電極領域，２８は第１の絶縁膜，２９は第
１の信号配線層，３０は第２の絶縁膜，３１は第２の信
号配線層，３２は第３の絶縁膜，３３はメタル層２２．
２３間の第４の絶縁膜である。メタル層２２．２３は適
宜コンタクト孔を通して下層の信号配線層２９とか３１
に電源を与えている。
図は同実施例の要部断面図，第２図，第３図は共にその
全体的平面図で，第２図は電源供給用メタル層の表面と
して見たもの．第３図は接地用メタル層の表面として見
たものである。これら図において２１はチップ，２２は
電源ＶｐＤ用のメタル（例えばＡＩ）層，２３は接地Ｖ
ＳＳ用のメタル（例えばＡＩ）層，２４は電源用端子（
パッド），２５は接地用端子（パッド），２６は半導体
基板，２７は電極領域，２８は第１の絶縁膜，２９は第
１の信号配線層，３０は第２の絶縁膜，３１は第２の信
号配線層，３２は第３の絶縁膜，３３はメタル層２２．
２３間の第４の絶縁膜である。メタル層２２．２３は適
宜コンタクト孔を通して下層の信号配線層２９とか３１
に電源を与えている。
この構成の特徴は，基板２６に形成された集積回路の電
源Ｖ。Ｄ供給用メタル層２２，接地ＶＳＳ用のメタル層
２３，信号配線層２９及び３１を，基仮２６上にそれぞ
れ絶縁膜２８，３０．３−２．３３を介して別層構造で
配置し＋”ＤＤ用メタル層２２，Ｖ５５用メタル層２３
を，平面的に見て，集積回路領域にわたり全面的に設け
られかつそれぞれの周縁部全体がチップ周縁部に近接し
て沿う面状体としたことである。
源Ｖ。Ｄ供給用メタル層２２，接地ＶＳＳ用のメタル層
２３，信号配線層２９及び３１を，基仮２６上にそれぞ
れ絶縁膜２８，３０．３−２．３３を介して別層構造で
配置し＋”ＤＤ用メタル層２２，Ｖ５５用メタル層２３
を，平面的に見て，集積回路領域にわたり全面的に設け
られかつそれぞれの周縁部全体がチップ周縁部に近接し
て沿う面状体としたことである。
上記のような構成であれば，Ｖｏ（，用メタル層２２，
Ｖｓｓ用メタル層２３を広幅化でき，またこれらメタル
層は基板２６上のどこにでも存在するため，電源を最短
距離でとれ，従って電源ＶＤＤ供給用及び接地ＶＳＳ用
メタル層の配線抵抗，インダクタンスを減少させること
ができ．またエレクトロマイグレーションも防止できる
。また電源用メタル層２２．２３を互いに立体化構造で
配置し，第４図の従来例の如く同一平面で引き回す必要
がないた、め，チップ面積の縮小化が可能となる。ちな
みに１．５μｍデバイスで１０ｍｍ０チップにおいてチ
ップ面積は，チップ回りの電源用，接地用のメタル配線
領域を削除するだけで．１５％以上の縮小となる。また
一般信号配線２９．３１を電源用メタル層２２．２３の
下に配置したため，基板２６と一般信号配線２９．３１
との間の配線を行なう際に，逐一電源用メタル層２２．
２３を突き抜ける必要がないため，配線が良好に行なえ
るものである。
Ｖｓｓ用メタル層２３を広幅化でき，またこれらメタル
層は基板２６上のどこにでも存在するため，電源を最短
距離でとれ，従って電源ＶＤＤ供給用及び接地ＶＳＳ用
メタル層の配線抵抗，インダクタンスを減少させること
ができ．またエレクトロマイグレーションも防止できる
。また電源用メタル層２２．２３を互いに立体化構造で
配置し，第４図の従来例の如く同一平面で引き回す必要
がないた、め，チップ面積の縮小化が可能となる。ちな
みに１．５μｍデバイスで１０ｍｍ０チップにおいてチ
ップ面積は，チップ回りの電源用，接地用のメタル配線
領域を削除するだけで．１５％以上の縮小となる。また
一般信号配線２９．３１を電源用メタル層２２．２３の
下に配置したため，基板２６と一般信号配線２９．３１
との間の配線を行なう際に，逐一電源用メタル層２２．
２３を突き抜ける必要がないため，配線が良好に行なえ
るものである。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば実施例では電源ＶＤＤ用メタル層を上に，
接地ｖ５ｓ用のメタル層を下にしたが，これらの配置関
係を逆にしてもよい。また上記メタル層２２．２３は，
第２図．第３図の如くチップ２１のエッジ部に沿ってや
やあいており，また電源コンタクト用つき抜け孔や，ダ
ミー的に少々除去した部分がある場合は，チップ上全体
を覆っている面状体とはいい難いが，本発明においては
そのような場合も含むものである。
ある。例えば実施例では電源ＶＤＤ用メタル層を上に，
接地ｖ５ｓ用のメタル層を下にしたが，これらの配置関
係を逆にしてもよい。また上記メタル層２２．２３は，
第２図．第３図の如くチップ２１のエッジ部に沿ってや
やあいており，また電源コンタクト用つき抜け孔や，ダ
ミー的に少々除去した部分がある場合は，チップ上全体
を覆っている面状体とはいい難いが，本発明においては
そのような場合も含むものである。
［発明の効果］
以上説明した如く本発明によれは，電源抵抗，インダク
タンスの減少による電圧変動の抑制，ＩＣ微細化にとも
なうエレクトロマイグレーションの防止，チップサイズ
の縮小化等が可能となるものである。
タンスの減少による電圧変動の抑制，ＩＣ微細化にとも
なうエレクトロマイグレーションの防止，チップサイズ
の縮小化等が可能となるものである。
第１図は本発明の一実施例の断面的構成図，第２図，第
３図は同構成の全体的平面図，第４図は従来装置の平面
図，第５図はその一部断面図である。 ２１・・・チップ、２２・・・電源ＶＤＤ用メタル層、
２３・・・接地ｖ５，用メタル層、２６・・・半導体基
板、２８．３０．３２．３３・・・絶縁膜、２９．３１
・・・一般信号用配線層。 出願人代理人 弁理士 鈴江武彦 第４ 第５図
３図は同構成の全体的平面図，第４図は従来装置の平面
図，第５図はその一部断面図である。 ２１・・・チップ、２２・・・電源ＶＤＤ用メタル層、
２３・・・接地ｖ５，用メタル層、２６・・・半導体基
板、２８．３０．３２．３３・・・絶縁膜、２９．３１
・・・一般信号用配線層。 出願人代理人 弁理士 鈴江武彦 第４ 第５図
Claims (2)
- （１）半導体基板に形成された集積回路の電源供給用メ
タル層、接地用メタル層、一般配線層を、前記半導体基
板上にそれぞれ絶縁膜を介して別層構造で形成し、前記
電源供給用メタル層、接地用メタル層は、平面的に見て
、前記集積回路領域にわたり全面的に設けられかつそれ
ぞれの周縁部全体がチップ周縁部に近接して沿う面状体
であることを特徴とする半導体集積回路装置。 - （２）前記各メタル層は前記配線層の上に位置すること
を特徴とする請求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285685A JPH0620068B2 (ja) | 1988-11-14 | 1988-11-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285685A JPH0620068B2 (ja) | 1988-11-14 | 1988-11-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02132835A true JPH02132835A (ja) | 1990-05-22 |
| JPH0620068B2 JPH0620068B2 (ja) | 1994-03-16 |
Family
ID=17694722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285685A Expired - Lifetime JPH0620068B2 (ja) | 1988-11-14 | 1988-11-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620068B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124928A (ja) * | 1994-10-21 | 1996-05-17 | Nec Corp | 半導体集積回路 |
| CN115444426A (zh) * | 2022-11-09 | 2022-12-09 | 之江实验室 | 片上电极集成的无线肌电SoC系统、芯片及采集装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244328U (ja) * | 1988-09-21 | 1990-03-27 |
-
1988
- 1988-11-14 JP JP63285685A patent/JPH0620068B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244328U (ja) * | 1988-09-21 | 1990-03-27 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124928A (ja) * | 1994-10-21 | 1996-05-17 | Nec Corp | 半導体集積回路 |
| CN115444426A (zh) * | 2022-11-09 | 2022-12-09 | 之江实验室 | 片上电极集成的无线肌电SoC系统、芯片及采集装置 |
| CN115444426B (zh) * | 2022-11-09 | 2023-04-28 | 之江实验室 | 片上电极集成的无线肌电SoC系统、芯片及采集装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620068B2 (ja) | 1994-03-16 |
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Legal Events
| Date | Code | Title | Description |
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