JPS605542A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS605542A JPS605542A JP11284883A JP11284883A JPS605542A JP S605542 A JPS605542 A JP S605542A JP 11284883 A JP11284883 A JP 11284883A JP 11284883 A JP11284883 A JP 11284883A JP S605542 A JPS605542 A JP S605542A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- aluminum
- wiring
- element region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は２層以上の配線を有する半導体装置における
電源配線の形状に関する。
電源配線の形状に関する。
従来半導体装置のパターンをＩＶｉ ＯＳ型半導体装置
に例をとり）Ｗ明する。第１図に示すようにソース、ド
レイン、ゲート領域１．グー１−％極部分２、ソースド
レイ７部分とアルミの電気的接続をとるコンタクト部分
３、及びアルミによる配線部分４．５からなっているの
が主要部分である。第１図のアルミ配線は１層のみで形
成した場合を示したがアルミ層を２層とした場合には第
１層と第２層は交差しても艮い。アルミが多層であって
も素子微細化につれてアルミ配線部分も微細化が必然的
に要請される。そのときにはいくつかの技術的問題点が
表われてくる。その１つは微イ（↓１になるに従って加
工が難かしくなることであり、そのうえ截細加工ができ
てもげ「線じやすくなることである。
に例をとり）Ｗ明する。第１図に示すようにソース、ド
レイン、ゲート領域１．グー１−％極部分２、ソースド
レイ７部分とアルミの電気的接続をとるコンタクト部分
３、及びアルミによる配線部分４．５からなっているの
が主要部分である。第１図のアルミ配線は１層のみで形
成した場合を示したがアルミ層を２層とした場合には第
１層と第２層は交差しても艮い。アルミが多層であって
も素子微細化につれてアルミ配線部分も微細化が必然的
に要請される。そのときにはいくつかの技術的問題点が
表われてくる。その１つは微イ（↓１になるに従って加
工が難かしくなることであり、そのうえ截細加工ができ
てもげ「線じやすくなることである。
このような困難を避ける方法はアルミ配線のより以上の
多層化を図ることが１つの解であるがそｔｌでも段差に
よる断線や微憇巾の形成に難点が残る。
多層化を図ることが１つの解であるがそｔｌでも段差に
よる断線や微憇巾の形成に難点が残る。
この発明は上述した配り４ｍ造の欠点を改良したもので
配線の断繍を低減する箱、源配線の構造を有する半導体
装置を提供することを目的とする。
配線の断繍を低減する箱、源配線の構造を有する半導体
装置を提供することを目的とする。
配線用のアルミ層をもう一層増やした多層棉゛迄とし最
上層のアルミは電源、たとえばＶＤＤ専用とする。この
最上層アルミ層はチップをほとんどおおい、即ち、素子
領域とその周囲に設けられたパッド、領域の内、素子領
域上に全面的に設け、細かいパターン形成はしない。ト
ランジスタのＶＤＤ端子部分にあるコンタクト孔部分は
この最上層アルミとコンタクトされている。
上層のアルミは電源、たとえばＶＤＤ専用とする。この
最上層アルミ層はチップをほとんどおおい、即ち、素子
領域とその周囲に設けられたパッド、領域の内、素子領
域上に全面的に設け、細かいパターン形成はしない。ト
ランジスタのＶＤＤ端子部分にあるコンタクト孔部分は
この最上層アルミとコンタクトされている。
電源ライン、たとえばＶＤＤを別層のアルミ層としたた
めにそれ以外のアルミ配線パターンの微細度の要求は少
くなるのに加えて最上層のアルミ層は非常に単純な型の
ベタ付けなので断線その他加工上の問題がなくその上エ
レクトロマイグレーション等の劣化現象も生じない。そ
の上アルミ層が下部の能動素子領域をすべて履っている
ため、シールド効果が働きノイズに対する耐性が強くな
る。
めにそれ以外のアルミ配線パターンの微細度の要求は少
くなるのに加えて最上層のアルミ層は非常に単純な型の
ベタ付けなので断線その他加工上の問題がなくその上エ
レクトロマイグレーション等の劣化現象も生じない。そ
の上アルミ層が下部の能動素子領域をすべて履っている
ため、シールド効果が働きノイズに対する耐性が強くな
る。
第１図は１層のアルミを使った半導体装置のパターン例
であるが、このうちＶＤＤ ′ｉＪＬ源ライン５を２層
目のアルミで第１層同様スパッター法等で形成し、素子
領域全体をおおうベタ付けとする。すなわち第２図の１
５で示すように２層目のアルミはパターン全体をおおっ
ている。
であるが、このうちＶＤＤ ′ｉＪＬ源ライン５を２層
目のアルミで第１層同様スパッター法等で形成し、素子
領域全体をおおうベタ付けとする。すなわち第２図の１
５で示すように２層目のアルミはパターン全体をおおっ
ている。
チップの全体で見ると第３図のようにテップ１０の中に
外部と接続されるアルミのパッド１１がありこれは最上
層のアルミ以外で形成されている。電源、たとえばＶＤ
Ｄ用のパッド１２を含んでＶＤＤ配線用の最上層アルミ
パターン１５がほとんどチップの全面を履い細かいバタ
ーはない。ボンディングはパッド１１．１２に対して行
なう。
外部と接続されるアルミのパッド１１がありこれは最上
層のアルミ以外で形成されている。電源、たとえばＶＤ
Ｄ用のパッド１２を含んでＶＤＤ配線用の最上層アルミ
パターン１５がほとんどチップの全面を履い細かいバタ
ーはない。ボンディングはパッド１１．１２に対して行
なう。
尚、上記実施例ではアルミの場合を例に取ったがその他
の配線材料に対しても有効である。
の配線材料に対しても有効である。
第１図は従来の電源配線パターンの平面図、第２図は本
発明による屯源配線パターンの平面図、第３図は本発明
によるチップの平面図である。 図において、 １・・・ソース、ドレイン、ゲート領域、２・・・ゲー
トメタル、３・・・アルミ層とのコンタクト孔、４・・
・７）ｖミ配線パターン、５・・・アルミ電源ライン、
１０・・・チップ、１１・・・最上層アルミ以外と接続
されているアルミパッド、１２・・・電源用パッド１１
５・・・最上層アルミによる電源配線層。 代理人 弁理士 則 近 憲 佑 （他１名）第 １
図 第２図 第 ３ 図
発明による屯源配線パターンの平面図、第３図は本発明
によるチップの平面図である。 図において、 １・・・ソース、ドレイン、ゲート領域、２・・・ゲー
トメタル、３・・・アルミ層とのコンタクト孔、４・・
・７）ｖミ配線パターン、５・・・アルミ電源ライン、
１０・・・チップ、１１・・・最上層アルミ以外と接続
されているアルミパッド、１２・・・電源用パッド１１
５・・・最上層アルミによる電源配線層。 代理人 弁理士 則 近 憲 佑 （他１名）第 １
図 第２図 第 ３ 図
Claims (2)
- （１）素子領域とその周囲にノくソド仙域を設けたチッ
プ上に、多層配線を施した半導体装置にあ・いて、最上
層の配線層を電源専用とし、かつ前Ｈ己素子領域上に全
面的に設けるようにしたことを４孕徴とラーる半導体装
置−０ - （２）アルミ多層配線を設けた事を特徴とするＡｉＴ
ｎ己特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11284883A JPS605542A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11284883A JPS605542A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605542A true JPS605542A (ja) | 1985-01-12 |
Family
ID=14597039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11284883A Pending JPS605542A (ja) | 1983-06-24 | 1983-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605542A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62181448A (ja) * | 1986-02-04 | 1987-08-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS63175441A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | 半導体装置 |
| JPS63307759A (ja) * | 1987-06-09 | 1988-12-15 | Nec Corp | 半導体集積回路 |
| US5840599A (en) * | 1989-06-30 | 1998-11-24 | Texas Instruments Incorporated | Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit |
-
1983
- 1983-06-24 JP JP11284883A patent/JPS605542A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62181448A (ja) * | 1986-02-04 | 1987-08-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS63175441A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | 半導体装置 |
| JPS63307759A (ja) * | 1987-06-09 | 1988-12-15 | Nec Corp | 半導体集積回路 |
| US5840599A (en) * | 1989-06-30 | 1998-11-24 | Texas Instruments Incorporated | Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit |
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