JP2864684B2 - 半導体集積回路 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のパターン形状に関する。
本発明は、ボンディングワイヤーを接続する半導体集
積回路のボンディングパッド部に於て、基板上に形成し
た選択酸化膜(以下LOCOS層と呼ぶ)の上に形成されく
保護膜または、絶縁膜(以下絶縁膜と呼ぶ)の一部を除
去して凹凸を設けることにより、ボンディングワイヤー
が接続される配線層(以下パッド部の配線層を呼ぶ)の
接触面積の拡大を図るあるいは、全てを除去してパッド
部の配線層をLOCOS層と接触させて着床性を高めること
により、パッド部の配線層のはがれ強度の向上を可能と
し、半導体集積回路実装の品質の向上と、回路パターン
設計におけるボンディングパッドの形状および、サイズ
縮小への自由度が高まることによる設計工数削減、チッ
プサイズの縮小によるコストダウンを実現したものであ
る。
積回路のボンディングパッド部に於て、基板上に形成し
た選択酸化膜(以下LOCOS層と呼ぶ)の上に形成されく
保護膜または、絶縁膜(以下絶縁膜と呼ぶ)の一部を除
去して凹凸を設けることにより、ボンディングワイヤー
が接続される配線層(以下パッド部の配線層を呼ぶ)の
接触面積の拡大を図るあるいは、全てを除去してパッド
部の配線層をLOCOS層と接触させて着床性を高めること
により、パッド部の配線層のはがれ強度の向上を可能と
し、半導体集積回路実装の品質の向上と、回路パターン
設計におけるボンディングパッドの形状および、サイズ
縮小への自由度が高まることによる設計工数削減、チッ
プサイズの縮小によるコストダウンを実現したものであ
る。
パッド部の配線層は、半導体集積回路製造過程で形成
される保護膜または、絶縁膜(以下絶縁膜と呼ぶ)上
に、設計された回路パターン形状を実現するのみであ
り、パッド部の配線層と絶縁膜の接触によってはがれ強
度を確保するものであった。
される保護膜または、絶縁膜(以下絶縁膜と呼ぶ)上
に、設計された回路パターン形状を実現するのみであ
り、パッド部の配線層と絶縁膜の接触によってはがれ強
度を確保するものであった。
第3図は、本発明を使用しない従来の例を示す半導体
集積回路の断面図である。
集積回路の断面図である。
1はボンディングワイヤーとの接続を取るバッド部の
配線層、2はパッド部の下方に位置する基板、3は配線
層間を絶縁、保護する絶縁膜、5は半導体集積回路表面
を保護し、パッド開口部が取り除かれた保護膜、10はLO
COS層である。
配線層、2はパッド部の下方に位置する基板、3は配線
層間を絶縁、保護する絶縁膜、5は半導体集積回路表面
を保護し、パッド開口部が取り除かれた保護膜、10はLO
COS層である。
第3図に示すように、従来のパッド部のはがれ強度
は、パッド部の配線層1と絶縁膜3の接触面積に依存す
るものであった。
は、パッド部の配線層1と絶縁膜3の接触面積に依存す
るものであった。
しかし、前述の従来技術では、パッド部の配線層のは
がれ強度は、絶縁膜とボンディングパッド部の配線材の
接触面積に比例するものであり、はがれ強度を確保する
ため、ボンディングパッドのサイズを大きくしなければ
ならない。
がれ強度は、絶縁膜とボンディングパッド部の配線材の
接触面積に比例するものであり、はがれ強度を確保する
ため、ボンディングパッドのサイズを大きくしなければ
ならない。
また、はがれ強度を確保するためにボンディングパッ
ドの必要面積を確保することは、高密度及び、多入出力
回路を保有するパターンを設計する上での制限となる等
の問題点を有する。
ドの必要面積を確保することは、高密度及び、多入出力
回路を保有するパターンを設計する上での制限となる等
の問題点を有する。
そこで、本発明はこのような問題点を解決するもの
で、その目的とするところは、パターン設計納期の短縮
とチップサイズの縮小によるコストの削減を実現し、品
質の高い小型で低コストの半導体集積回路及び、半導体
集積回路組立品を提供するところにある。
で、その目的とするところは、パターン設計納期の短縮
とチップサイズの縮小によるコストの削減を実現し、品
質の高い小型で低コストの半導体集積回路及び、半導体
集積回路組立品を提供するところにある。
本発明の半導体集積回路装置は、半導体基板表面に設
置されたLOCOS層と、前記LOCOS層上に設置され、複数の
開口を有する絶縁膜と、前記絶縁膜上に設置され、前記
複数の開口を通して前記LOCOS層と直接接触するパッド
部の配線層と、前記絶縁膜および前記パッド部の配線層
上に設置され、前記パッド部に対応する部分にパッド開
口部を有する保護膜と、を有することを特徴とする。
置されたLOCOS層と、前記LOCOS層上に設置され、複数の
開口を有する絶縁膜と、前記絶縁膜上に設置され、前記
複数の開口を通して前記LOCOS層と直接接触するパッド
部の配線層と、前記絶縁膜および前記パッド部の配線層
上に設置され、前記パッド部に対応する部分にパッド開
口部を有する保護膜と、を有することを特徴とする。
前記パッド部の配線層が、2層の配線層からなること
を特徴とする。
を特徴とする。
第1図は、本発明の1実施例を示す半導体集積回路の
断面図である。
断面図である。
1はボンディングワイヤーとの接続を取るパッド部の
配線層、2はパッド部の下方に位置する基板、3は配線
層間を絶縁、保護する絶縁膜、4はパッド部の配線層と
下方の基板を接続するために絶縁膜を除去した部分(以
下絶縁膜除去部と呼ぶ)、5は半導体集積回路表面を保
護し、パッド開口部が取り除かれた保護膜、10はLOCOS
層である。
配線層、2はパッド部の下方に位置する基板、3は配線
層間を絶縁、保護する絶縁膜、4はパッド部の配線層と
下方の基板を接続するために絶縁膜を除去した部分(以
下絶縁膜除去部と呼ぶ)、5は半導体集積回路表面を保
護し、パッド開口部が取り除かれた保護膜、10はLOCOS
層である。
第1図に示すように、絶縁膜除去部4はパッド部の配
線層1とLOCOS層10の間に、絶縁膜3の一部または、全
てををプロセス処理の過程で除去することにより設け
る。
線層1とLOCOS層10の間に、絶縁膜3の一部または、全
てををプロセス処理の過程で除去することにより設け
る。
絶縁膜3に絶縁膜除去部4が設けられることにより、
パッド部の配線層1が形成される部分に凹凸が形成さ
れ、平坦な絶縁膜3上にパッド部の配線層1を形成する
場合より接触面積を多く確保でき、はがれ強度の向上が
図れる。
パッド部の配線層1が形成される部分に凹凸が形成さ
れ、平坦な絶縁膜3上にパッド部の配線層1を形成する
場合より接触面積を多く確保でき、はがれ強度の向上が
図れる。
また、パッド部の絶縁膜3を全て除去した場合に於い
ても、パッド部の配線層1を形成する土台として、CVD
法等の蒸着技術により形成された絶縁膜より、酸化等の
技術により基板を成長させて形成されたLOCOS層が、よ
り強固で安定したものであるために高い着床性が得ら
れ、結果的にはがれ強度の向上が図られる。
ても、パッド部の配線層1を形成する土台として、CVD
法等の蒸着技術により形成された絶縁膜より、酸化等の
技術により基板を成長させて形成されたLOCOS層が、よ
り強固で安定したものであるために高い着床性が得ら
れ、結果的にはがれ強度の向上が図られる。
この事により、ボンディングパッドの面積が小さくて
も高いはがれ強度が得られるため、ボンディングパッド
自体の占める面積を小さくすることができると同時に、
ボンディングパッドの形状に対する自由度が高まり、半
導体集積回路の設計条件が緩和され、チップの小型化や
多入出力対応が容易となりコストダウンが図れる。
も高いはがれ強度が得られるため、ボンディングパッド
自体の占める面積を小さくすることができると同時に、
ボンディングパッドの形状に対する自由度が高まり、半
導体集積回路の設計条件が緩和され、チップの小型化や
多入出力対応が容易となりコストダウンが図れる。
絶縁膜除去部4を設けることにより、絶縁膜3の役割
がパッド部に於て果たされなくなるが、各パッドの下に
はLOCOS層10が形成されているため、各パッドの信号及
び、電位の確保は確実に行われる。
がパッド部に於て果たされなくなるが、各パッドの下に
はLOCOS層10が形成されているため、各パッドの信号及
び、電位の確保は確実に行われる。
また、LOCOS層の下の基板部については、図示しては
いないが、ボンディング時等の外部要因的なLOCOS破壊
等によるパッド部と基板のショートを防止するため、基
板をN−、パッド下をP−領域とする等の手段を追加し
て、ダイオードの逆方向構造を造っておくことも考えら
れる。
いないが、ボンディング時等の外部要因的なLOCOS破壊
等によるパッド部と基板のショートを防止するため、基
板をN−、パッド下をP−領域とする等の手段を追加し
て、ダイオードの逆方向構造を造っておくことも考えら
れる。
第2図は、ボンディングパッド部が2層配線となって
いる場合に本発明を応用した1実施例を示す半導体集積
回路の断面図である。
いる場合に本発明を応用した1実施例を示す半導体集積
回路の断面図である。
6はボンディングパッド部の2層目の配線層、7はボ
ンディングパッド部の1層目の配線層、8は1層目の配
線層と2層目の配線層を絶縁する絶縁膜、9は半導体集
積回路表面の保護膜である。
ンディングパッド部の1層目の配線層、8は1層目の配
線層と2層目の配線層を絶縁する絶縁膜、9は半導体集
積回路表面の保護膜である。
以上、ボンディングパッド部が1層配線、2層配線の
例を示したが、それ以上の多層配線に於いても同様の効
果を期待できる。
例を示したが、それ以上の多層配線に於いても同様の効
果を期待できる。
以上述べたように本発明によれば、パッド部の配線層
とLOCOS層の間において、絶縁膜に一部または、全てを
除去する事によるパッド部の配線層の接触面積の拡大あ
るいは、LOCOS層へ接触する事による着床性の向上が図
れ、その結果としてボンディングパッドのはがれ強度が
向上し、ボンディングパッドサイズの縮小が可能とな
り、従来と同様のチップサイズでの多入出力の対応によ
る付加価値の向上または、チップの小型化による低コス
ト化につながると共に、半導体集積回路チップの品質向
上と、ボンディング品質の高い半導体集積回路を提供出
来るという効果を有する。
とLOCOS層の間において、絶縁膜に一部または、全てを
除去する事によるパッド部の配線層の接触面積の拡大あ
るいは、LOCOS層へ接触する事による着床性の向上が図
れ、その結果としてボンディングパッドのはがれ強度が
向上し、ボンディングパッドサイズの縮小が可能とな
り、従来と同様のチップサイズでの多入出力の対応によ
る付加価値の向上または、チップの小型化による低コス
ト化につながると共に、半導体集積回路チップの品質向
上と、ボンディング品質の高い半導体集積回路を提供出
来るという効果を有する。
第1図は、本発明の1実施例を示す半導体集積回路の主
要断面図。 第2図は、ボンディングパッド部が2層配線となってい
る場合に本発明を応用した1実施例を示す半導体集積回
路の断面図。 第3図は、本発明を使用しない従来の例を示す半導体集
積回路の断面図。 1……ボンディングワイヤーとの接続を取るパッド部の
配線層 2……基板 3……絶縁膜 4……パッド部の配線層と下方の基板を接続するために
絶縁膜を除去した部分 5……半導体集積回路表面の保護膜 6……2層目の配線層 7……1層目の配線層 8……1層目と2層目の配線層間の絶縁膜 9……半導体集積回路表面の保護膜 10……LOCOS層
要断面図。 第2図は、ボンディングパッド部が2層配線となってい
る場合に本発明を応用した1実施例を示す半導体集積回
路の断面図。 第3図は、本発明を使用しない従来の例を示す半導体集
積回路の断面図。 1……ボンディングワイヤーとの接続を取るパッド部の
配線層 2……基板 3……絶縁膜 4……パッド部の配線層と下方の基板を接続するために
絶縁膜を除去した部分 5……半導体集積回路表面の保護膜 6……2層目の配線層 7……1層目の配線層 8……1層目と2層目の配線層間の絶縁膜 9……半導体集積回路表面の保護膜 10……LOCOS層
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/60 301 H01L 21/92 H01L 21/94 H01L 21/88 H01L 21/90
Claims (2)
- 【請求項1】半導体基板表面に設置されたLOCOS層と、 前記LOCOS層上に設置され、複数の開口を有する絶縁膜
と、 前記絶縁膜上に設置され、前記複数の開口を通して前記
LOCOS層と直接接触するパッド部の配線層と、 前記絶縁膜および前記パッド部の配線層上に設置され、
前記パッド部に対応する部分にパッド開口部を有する保
護膜と、 を有することを特徴とする半導体集積回路装置。 - 【請求項2】前記パッド部の配線層が、2層の配線層か
らなることを特徴とする請求項1記載の半導体集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2192702A JP2864684B2 (ja) | 1990-07-20 | 1990-07-20 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2192702A JP2864684B2 (ja) | 1990-07-20 | 1990-07-20 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0479248A JPH0479248A (ja) | 1992-03-12 |
JP2864684B2 true JP2864684B2 (ja) | 1999-03-03 |
Family
ID=16295630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2192702A Expired - Fee Related JP2864684B2 (ja) | 1990-07-20 | 1990-07-20 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2864684B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100423532B1 (ko) * | 2001-06-27 | 2004-03-18 | 주식회사 하이닉스반도체 | 반도체 소자의 본딩 패드 형성 방법 |
-
1990
- 1990-07-20 JP JP2192702A patent/JP2864684B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0479248A (ja) | 1992-03-12 |
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