JP2694779B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2694779B2 JP2694779B2 JP3061722A JP6172291A JP2694779B2 JP 2694779 B2 JP2694779 B2 JP 2694779B2 JP 3061722 A JP3061722 A JP 3061722A JP 6172291 A JP6172291 A JP 6172291A JP 2694779 B2 JP2694779 B2 JP 2694779B2
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- JP
- Japan
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- film
- semiconductor integrated
- circuit device
- integrated circuit
- bonding pad
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明はメモリ・セル素子を有し
た半導体集積回路装置の配線構造に関する。
た半導体集積回路装置の配線構造に関する。
【０００２】
【従来の技術】次に、従来のメモリ・セル素子を有した
半導体集積回路装置について図を用いて説明する。
半導体集積回路装置について図を用いて説明する。
【０００３】図３ａはゲートアレー付半導体集積回路装
置の従来例の平面図、同図３ｂは図３ａのＣ−Ｃ′線で
の断面図である。シリコン基板１１にはメモリ素子領域
１２とゲートアレー領域２０を有し、表面には第１絶縁
膜１３とその上の第１層配線１４およびそれをおおう第
２絶縁膜１５を有し、この第２絶縁膜１５上に第２層配
線によるボンディングパッド１６と同じく第２層配線に
よる内部配線１７が形成され、更に全体を表面保護膜１
８が覆っている。表面保護膜１８上にはα線ソフトエラ
ー対策用樹脂膜１９が形成されている。
置の従来例の平面図、同図３ｂは図３ａのＣ−Ｃ′線で
の断面図である。シリコン基板１１にはメモリ素子領域
１２とゲートアレー領域２０を有し、表面には第１絶縁
膜１３とその上の第１層配線１４およびそれをおおう第
２絶縁膜１５を有し、この第２絶縁膜１５上に第２層配
線によるボンディングパッド１６と同じく第２層配線に
よる内部配線１７が形成され、更に全体を表面保護膜１
８が覆っている。表面保護膜１８上にはα線ソフトエラ
ー対策用樹脂膜１９が形成されている。
【０００４】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、メモリ・セル素子領域のα線ソフトエラ
ー対策に１０〜３０μｍ程度の厚さを有するポリイミド
系樹脂１９を使用しており、樹脂液を滴下した後にチッ
プ四方に拡がり、外部端子と接続するボンディングパッ
ド部１６まで到達することがある。又チップと樹脂の膨
張率の差によりパッド部１６が応力を受け、はがれが生
じ信頼性を低下させるという問題点もあった。
回路装置では、メモリ・セル素子領域のα線ソフトエラ
ー対策に１０〜３０μｍ程度の厚さを有するポリイミド
系樹脂１９を使用しており、樹脂液を滴下した後にチッ
プ四方に拡がり、外部端子と接続するボンディングパッ
ド部１６まで到達することがある。又チップと樹脂の膨
張率の差によりパッド部１６が応力を受け、はがれが生
じ信頼性を低下させるという問題点もあった。
【０００５】
【課題を解決するための手段】本発明による半導体集積
回路装置は、ボンディングパッドおよびメモリ素子領域
を有する半導体集積回路装置において、メモリ素子領域
とボンディングパッドとの間に配線層を介在せしめ、メ
モリ素子領域上ならびにボンディングパッドおよび配線
層の表面を表面保護膜で覆うとともに表面保護膜にボン
ディングパッドの一部を露出させる開孔を設け、さら
に、メモリ素子領域に対応する表面保護膜の部分上に樹
脂膜を設けて、配線層を樹脂膜に対する防波堤とする。
回路装置は、ボンディングパッドおよびメモリ素子領域
を有する半導体集積回路装置において、メモリ素子領域
とボンディングパッドとの間に配線層を介在せしめ、メ
モリ素子領域上ならびにボンディングパッドおよび配線
層の表面を表面保護膜で覆うとともに表面保護膜にボン
ディングパッドの一部を露出させる開孔を設け、さら
に、メモリ素子領域に対応する表面保護膜の部分上に樹
脂膜を設けて、配線層を樹脂膜に対する防波堤とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１ａは本発明の第１の実施例を平面図、
同図１ｂは図１ａのＡ−Ａ′線での断面図である。ま
た、図２ａは本発明の第２の実施例の平面図、同図２ｂ
は図２ａのＢ−Ｂ′線での断面図である。これら第１と
第２の実施例との相異はメモリ・セル領域をマクロ毎に
囲むか全マクロを囲むによるものであり、その余は同じ
である。
同図１ｂは図１ａのＡ−Ａ′線での断面図である。ま
た、図２ａは本発明の第２の実施例の平面図、同図２ｂ
は図２ａのＢ−Ｂ′線での断面図である。これら第１と
第２の実施例との相異はメモリ・セル領域をマクロ毎に
囲むか全マクロを囲むによるものであり、その余は同じ
である。
【０００８】次に、構成について説明する。１つのシリ
コン基板１１にメモリ素子領域１２とゲートアレー領域
２０とを拡散処理により形成している。シリコン基板１
１の表面には第１絶縁膜１３を有し、その上に第１層配
線１４およびそれを覆う第２絶縁膜１５を有している。
第２絶縁膜１５上にはボンディングパッド部１６と第２
層配線１７とを有している。第２層配線１７はメモリ素
子領域１２を連続的に囲んでいる。これらの表面には表
面保護膜１８を有し、α線対策用樹脂膜１９がメモリ素
子領域１２上に形成されている。
コン基板１１にメモリ素子領域１２とゲートアレー領域
２０とを拡散処理により形成している。シリコン基板１
１の表面には第１絶縁膜１３を有し、その上に第１層配
線１４およびそれを覆う第２絶縁膜１５を有している。
第２絶縁膜１５上にはボンディングパッド部１６と第２
層配線１７とを有している。第２層配線１７はメモリ素
子領域１２を連続的に囲んでいる。これらの表面には表
面保護膜１８を有し、α線対策用樹脂膜１９がメモリ素
子領域１２上に形成されている。
【０００９】次に、製造方法について説明する。
【００１０】まず、シリコン基板１１上に拡散，酸化，
フォトリソグラフィー技術を用いてメモリ素子領域１
２，ゲートアレー領域２０を形成する。
フォトリソグラフィー技術を用いてメモリ素子領域１
２，ゲートアレー領域２０を形成する。
【００１１】次に、シリコン基板１１上に０．２〜０．
５μｍの酸化膜系の膜材で構成された第１絶縁膜１３を
形成する。この絶縁膜１３に開孔を形成した後０．５〜
０．８μｍの厚さを有するアルミニウム等による第１層
配線１４を形成する。
５μｍの酸化膜系の膜材で構成された第１絶縁膜１３を
形成する。この絶縁膜１３に開孔を形成した後０．５〜
０．８μｍの厚さを有するアルミニウム等による第１層
配線１４を形成する。
【００１２】次に、０．８〜１．０μｍの厚さを有する
酸化膜を成長させ第２絶縁膜１５を形成する。この絶縁
膜１５に開孔を形成した後、１．２〜３μｍ程度の厚さ
を有するアルミニウム等による第２層配線１７及びボン
ディングパッド１６を形成する。この第２層配線１７で
メモリ素子領域１２を連続的にとり囲むようにする。
酸化膜を成長させ第２絶縁膜１５を形成する。この絶縁
膜１５に開孔を形成した後、１．２〜３μｍ程度の厚さ
を有するアルミニウム等による第２層配線１７及びボン
ディングパッド１６を形成する。この第２層配線１７で
メモリ素子領域１２を連続的にとり囲むようにする。
【００１３】次に、０．５〜１．０μｍ程度の厚さの酸
化膜系又は窒化シリコン膜系の絶縁膜を成長させ表面保
護膜１８を形成する。そしてボンディングパッド部１６
のみ開孔する。
化膜系又は窒化シリコン膜系の絶縁膜を成長させ表面保
護膜１８を形成する。そしてボンディングパッド部１６
のみ開孔する。
【００１４】次に、接続ワイヤのボンディングを実施す
る前又はその後に、α線ソフトエラー対策用樹脂膜１９
をポッティング法により１０〜３０μｍ厚に形成する。
る前又はその後に、α線ソフトエラー対策用樹脂膜１９
をポッティング法により１０〜３０μｍ厚に形成する。
【００１５】図１ａの第１の実施例ではα線ソフトエラ
ー対策用樹脂１９をマクロ上に滴下した部分ポッティン
グの例であり、図２ａはα線ソフトエラー対策用樹脂１
９を全面に滴下した全体ボンディングの例である。
ー対策用樹脂１９をマクロ上に滴下した部分ポッティン
グの例であり、図２ａはα線ソフトエラー対策用樹脂１
９を全面に滴下した全体ボンディングの例である。
【００１６】
【発明の効果】以上説明したように、本発明はα線ソフ
トエラー対策の必要なメモリ・セル領域の周辺にポリイ
ミド系樹脂の異常はみ出しを防ぐ防波堤の役目をする厚
い配線層を設けることにより近隣に存在するボンディン
グパッド等への接触を防止しボンディングパッド剥れを
防ぎ歩留り及び信頼性の向上が計れる。
トエラー対策の必要なメモリ・セル領域の周辺にポリイ
ミド系樹脂の異常はみ出しを防ぐ防波堤の役目をする厚
い配線層を設けることにより近隣に存在するボンディン
グパッド等への接触を防止しボンディングパッド剥れを
防ぎ歩留り及び信頼性の向上が計れる。
【図１】本発明の第１の実施例を示したもので、図１ａ
はその平面図、同図ｂは同図ａのＡ−Ａ′線での断面図
である。
はその平面図、同図ｂは同図ａのＡ−Ａ′線での断面図
である。
【図２】本発明の第２の実施例を示したもので、図２ａ
はその平面図、同図ｂは同図ａのＢ−Ｂ′線での断面図
である。
はその平面図、同図ｂは同図ａのＢ−Ｂ′線での断面図
である。
【図３】従来例を示したもので、図３ａはその平面図、
同図ｂは同図ａのＣ−Ｃ′線での断面図である。
同図ｂは同図ａのＣ−Ｃ′線での断面図である。
１１ シリコン基板 １２ メモリ素子領域 １３ 第１絶縁膜 １４ 第１層配線 １５ 第２絶縁膜 １６ 第２層配線ボンディングパッド部 １７ 第２層配線内部領域 １８ 表面保護膜 １９ α線ソフトエラー対策用樹脂膜 ２０ ゲートアレー領域
Claims (1)
- 【請求項１】ボンディングパッドおよびメモリ素子領域
を有する半導体集積回路装置において、前記メモリ素子
領域と前記ボンディングパッドとの間に配線層を介在せ
しめ、前記メモリ素子領域上ならびに前記ボンディング
パッドおよび前記配線層の表面を表面保護膜で覆うとと
もに前記表面保護膜に前記ボンディングパッドの一部を
露出させる開孔を設け、さらに、前記メモリ素子領域に
対応する前記表面保護膜の部分上に樹脂膜を設けて、前
記配線層を前記樹脂膜に対する防波堤としたことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3061722A JP2694779B2 (ja) | 1991-03-26 | 1991-03-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3061722A JP2694779B2 (ja) | 1991-03-26 | 1991-03-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04296029A JPH04296029A (ja) | 1992-10-20 |
| JP2694779B2 true JP2694779B2 (ja) | 1997-12-24 |
Family
ID=13179401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3061722A Expired - Lifetime JP2694779B2 (ja) | 1991-03-26 | 1991-03-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2694779B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62161840U (ja) * | 1986-04-02 | 1987-10-14 | ||
| JPS6439764A (en) * | 1987-08-06 | 1989-02-10 | Nec Corp | Manufacture of semiconductor device |
-
1991
- 1991-03-26 JP JP3061722A patent/JP2694779B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04296029A (ja) | 1992-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970812 |