KR0138301B1 - 리드 온 칩(loc) 구조의 패키지 - Google Patents

Abstract

리드 온 칩(LOC) 구조의 패키지에 대해 개시한다. 칩과 리드프레임을 부착하는 접착물질이 셀 부위에만 위치하는 것을 특징으로 하는 리드 온 칩(LOC) 형태의 패키지가 제공된다.

본 발명에 따르면, 칩과 리드프레임을 접착시키는 접착물질을 셀 부위에만 위치하도록 배치함으로써, 패시베이션층의 크랙을 방지하여 신뢰성이 향상된 LOC 구조 패키지를 제공할 수 있다.

Description

리드 온 칩(LOC) 구조의 패키지

제1도는 전형적인 LOC 구조를 갖는 패키지의 일부를 개략적으로 도시한 단면도.

제2도는 종래 LOC 구조 패키지에 있어서, 에지부분의 칩과 리드프레임의 일부를 도시한 평면도.

제3도는 종래 LOC 구조 패키지에 있어서, 칩의 패드부분과 접착테입의 일부를 도시한 단면도.

제4도는 본 발명에 의한 LOC 구조 패키지에 있어서, 에지부분의 칩과 리드프레임의 일부를 도시한 평면도.

제5도는 본 발명에 의한 LOC 구조 패키지에 있어서, 칩의 패드부분과 접착테입의 일부를 도시한 단면도.

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 칩의 상부에 리드(lead)를 부착하는 리드 온 칩(lead on chip ; 이하 LOC라 한다) 구조의 패키지에 관한 것이다.

전자 제품의 소형화 추세에 따라, 제한된 패키지의 면적 내에 최대의 칩을 탑재함으로써 보드(board)의 실장 밀도를 증가시킬 수 있는 기술로 리드 상부에 칩이 위치하던 종래와는 달리 칩 상부에 리드를 부착하는 LOC 구조가 사용되고 있다.

LOC 구조를 갖는 패키지는 메모리 용량의 증대 및 그에 따른 칩 사이즈의 확대에 대치하기 위해 전형적인 형태의 패키지에 비해 내부 리드프레임의 규격(dimension)을 줄일 수 있기 때문에 칩 점유율을 향상시킬 수 있다. 일반적인 LOC 구조에 따르면, 칩의 상면(top surface)에 리드프레임(lead frame)을 접착테입으로 고정시키고 칩의 전력 공급 본딩 패드 및 신호 테이터 입/출력 본딩 패드를 리드프레임과 도전선(wire)으로 연결한다.

제1도는 전형적인 LOC 구조를 갖는 패키지의 일부를 개략적으로 도시한 단면도이다.

제1도를 참조하면, 도면부호 10은 칩을, 12는 칩과 리드프레임을 접착시키기 위한 접착테입을, 14는 리드프레임을, 16은 칩 상의 본딩 패드와 리드프레임을 연결하는 도전선을, 18은 금형화합물(mold compound)을 나타낸다.

이와 같은 LOC 구조는 칩의 상면에 여러개의 계면을 형성하게 된다. 즉, 칩과 금형화합물, 칩과 테입, 테입과 금형화합물, 리드프레임과 테입 및 리드프레임과 금형화합물의 계면이 형성되고, 이들은 약 0.05정도의 두께 내에서 형성된다.

한편, 일반적으로 납(solder)을 사용하여 보드에 실장되는 표면장착형(surface mount type)의 패키지는 보드에 장착시, 장착되는 온도, 습도 및 기계적 충격에 의한 변형이 발생되기가 쉽다. 특히, 상기 LOC 구조를 갖는 표면장착형 패키지는 온도 변화에 민감하며, 상기 재료들의 계면에 열팽창계수 차에 의해 발생되는 스트레스로 인해 패키지의 불량이 발생될 가능성이 증가된다.

표 1은 반도체소자 제조에 일반적으로 사용되는 물질들의 열팽창계수를 도시한다.

[표 1]

물질별 열팽창계수[ppm/℃]

여기에서 상기 각 재료에 대응하는 열팽창계수는 일반적으로 사용되는 재료에 대한 것이다.

이러한 재료들간의 열팽창계수 차에 의해 계면에 발생되는 스트레스는 특히 칩 내부에 형성되어 있는 패시베이션(passivation)층의 크랙(crack)을 유발한다. 이때, 상기 패시베이션층이 받는 스트레스는 종래의 리드프레임 상에 칩을 부착하는 경우보다 LOC 구조의 경우 더욱 큰 것으로 알려져 있으며, 칩의 중앙부보다 칩의 에지부분으로 갈수록 비선형적으로 증가하여 칩의 에지부분에서 최대치를 갖는 것으로 알려져 있다(Okikawa et. al.참조).

실제로 상기 패시베이션층의 크랙은 특히 인접부위와 단차를 갖는 부위, 즉 도전선 본딩을 위해 패시베이션층 및 폴리이미드 코팅(polymide coating)층이 개구되어 있는 부분(에지부분)에서 크랙의 발생이 두드러진다.

한편, 패시베이션층에 작용하는 스트레스를 감소시키거나 분산하기 위해 패시베이션 막 성질을 강화하거나 본딩 패드의 구조를 변경하는 방법이 제안된 바 있으나, 이는 패시베이션 크랙 불량을 해결하는 데는 미흡하였다.

따라서, 본 발명의 목적은 상기와 같은 패시베이션 크랙 불량이 개선되어 패키지의 신뢰성이 향상된 리드 온 칩 구조의 패키지를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명은, 칩과 리드프레임을 부착하는 접착물질이 셀 부위에만 위치하는 것을 특징으로 하는 리드 온 칩(LOC) 형태의 패키지를 제공한다.

상기 셀 부위에는 스트레스에 대한 버퍼(buffer) 역할을 하는 코팅(coating)층이 형성되어 있으며, 상기 접착물질은 접착테입이고, 상기 접착테입은 리드프레임의 두게보다 얇은 것이 바람직하다. 또한, 상기 접착테입은 3층의 구조를 가지며, 상부 및 하부에 접착층을 구비하고, 상기 접착물질은 절연성을 가지고 있으며, 상기 접착물질은 금형화합물(mold compound)의 α-Ray에 대해 칩을 보호하는 물질로 형성하는 것이 바람직하다.

상기와 같이 본 발명에 따르면, 칩과 리드프레임을 접착시키는 접착물질을 셀 부위에만 위치하도록 배치함으로써, 패시베이션층의 크랙을 방지하여 신뢰성이 향상된 LOC 구조의 패키지를 제공할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 일 실시예를 상세하게 설명한다.

제2도 및 제3도는 종래 LOC 구조 패키지에서 발생되던 패시베이션 크랙의 원인을 설명하기 위한 도면이다.

제2도는 종래 LOC 구조 패키지에 있어서, 에지부분의 칩과 리드프레임의 일부를 도시한 평면도로, 참조부호 20은 칩을, 22는 리드프레임을, 일점쇄선으로 표시된 24는 칩과 리드프레임을 접착시키기 위한 접착테입을, 26은 칩상에 형성되는 본딩패드를, 28은 칩과 리드프레임간의 전기적 이동을 가능하게 하는 도전선을, 30은 웨이퍼 상태에서의 테스트에 사용되는 테스트 패드를, 점선으로 표시된 32는 전력 공급, 디코딩 및 데이터 전송을 위한 경로(path)를 형성하는 금속배선을 나타낸다. 여기에서, 상기 점선 32는 동시에 셀영역을 한정하는 역할을 하며, 점선의 안쪽 부분에 셀이 형성된다.

제3도는 종래 LOC 구조 패키지에 있어서, 칩의 패드부분과 접착테입의 일부를 도시한 단면도로, 참조부호 34는 실리콘기판을, 36은 소자분리를 위한 필드산화막을, 38은 게이트 및 게이트절연층을, 40은 제1도전층을, 42는 제2도전층을, 44는 패시베이션층을, 46은 폴리이미드 코팅층을, 48은 접착테입을 각각 나타내며, p로 표시된 부분은 리드프레임과 칩을 연결하는 도전선이 접착될 본딩패드를 나타낸다.

상기 구조를 갖는 패키지에 외부로부터 열이 가해지는 경우에 있어서, 각 물질들의 열팽창계수 차에 의한 열적 스트레스가 발생되고, 이는 칩의 중앙 또는 에지쪽으로의 변형을 유발시킨다. 이와 같은 열팽창계수 차이에 의해 발생되는 열적 스트레스는 일반적으로, 칩 상부에 형성되는 폴리이미드 코팅층(46)에 의해 완화된다.

그러나, 완충층(buffer layer)으로 작용하는 폴리이미드 코팅층(46)이 식각되어 있는 패드(p), 예컨대 본딩패드 혹은 테스트 패드는 열적 스트레스에 대해 노출된다. 더우기, 리드프레임을 칩에 부착하기 위해 사용하는 접착물질, 예컨대 접착테입의 경우 자체의 열팽창계수가 금형화합물에 비해 2∼3배 크기 때문에, 특히 상기한 종래의 구조에서와 같이 접착테입이 상기 패드에 인접해 있거나 상기 패드를 덮고 있을때 테입 자체에 의한 스트레스가 유발되어 해당되는 패드의 위치에 상당히 큰 스트레스를 배가시킨다(표 1 각 물질별 열팽창계수 참조). 여기에서 상기 코팅층, 패시베이션층 및 금형화합물층이 접하는 부위, 즉 패드의 단차부위에 가장 큰 스트레스가 집중될 수 있다.

이때, 상기 금형화합물이나 폴리이미드 코팅층은 비교적 유연(duclile)하여 상기 스트레스를 수용하는 반면, 상기 패시베이션층은 상기 금형화합물이나 폴리이미드 코팅층에 비해 일반적으로 30배 이상 견고(hard)하기 때문에 집중된 스트레스를 수용하지 못하고, 상기 스트레스가 어느 한계치를 넘어가게 되면 상기 패시베이션층에는 크랙이 발생된다.

제4도 및 제5도에는 본 발명에 의한 LOC 구조 패지지를 설명하기 위한 도면이다. 제4도 및 제5도에서 소개되는 참조번호중 제2도 및 제3도에서와 동일한 참조번호는 동일한 물질을 나타낸다.

제4도는 본 발명에 의한 LOC 구조 패키지에 있어서, 에지부분의 칩과 리드프레임의 일부를 도시한 평면도로, 참조부호 20은 칩을, 22는 리드프레임을, 일점쇄선으로 표시된 24는 칩과 리드프레임을 접착시키기 위한 접착테입을, 26은 칩상에 형성되는 본딩패드를, 28은 칩과 리드프레임 간의 전기적 이동을 가능하게 하는 도전선을, 30은 웨이퍼상태에서의 테스트에 사용되는 테스트 패드를, 점선으로 표시된 32는 전력 공급, 디코딩 및 데이터 전송을 위한 경로(path)를 형성하는 금속배선을 나타낸다. 여기에서, 상기 점선 32는 동시에 셀영역을 한정하는 역할을 하며, 점선의 안쪽 부분에 셀이 형성된다.

본 발명에 따른 상기 구조에 의하면, 접착물질, 예컨대 접착테입(24)이 상기 점선 32로 표시되는 셀 영역내부에만 위치하도록 부착된다. 이때, 상기 접착물질은 절연성을 가지고 있어야 하며, 금형화합물(mold compound)의 α-Ray에 대해 칩을 보호하는 물질로 형성하는 것이 바람직하다. 상기 접착물질로 접착테입이 사용되는 경우 접착테입은 리드프레임의 두께보다 얇아야 하며, 상기 접착테입은 3층의 구조를 가지고, 상부 및 하부에 접착층을 구비한다.

제5도는 본 발명에 의한 LOC 구조 패키지에 있어서, 칩의 패드부분과 접착테입의 일부를 도시한 단면도로, 참조부호 34는 실리콘기판을, 36은 소자분리를 위한 필드산화막을, 38은 게이트 및 게이트절연층을, 40은 제1도전층을, 42는 제2도전층을, 44는 패시베이션층을, 46은 폴리이미드 코팅층을, 48은 접착테입을 각각 나타내며, p로 표시된 부분은 리드프레임과 칩을 연결하는 도전선이 접착된 본딩패드를 나타낸다.

본 발명에 따른 상기 구조에 의하면, 접착테입(48)이 종래와는 달리 패드부위(p)와 인접하지 않는 부위, 셀영역에 위치하도록 부착된다.

상술한 바와 같이, LOC 구조 패키지에 있어서, 접착테입의 위치를 패시베이션층 및 폴리이미드 코팅칭이 개구되어 있는 본딩 패드나 전력공급선 등이 교차되어 단차를 형성하는 곳을 피해 셀 영역내에만 한정하여 부착함으로써, 테입 자체에 의한 스트레스가 구조적으로 열적 스트레스에 취약한 패드부위에 스트레스를 배가시키던 것을 방지하여 패드부위에서 발생되던 패시베이션 크랙을 예방할 수 있다.

본 발명은 상기 실시예이만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (7)

1. 칩과 리드프레임을 부착하는 접착물질이 셀 부위에만 위치하는 것을 특징으로 하는 리드 온 칩(LOC) 형태의 패키지.
2. 제1항에 있어서, 상기 셀 부위에는 스트레스에 대한 버퍼(buffer)역할을 하는 코팅(coating)층이 형성되어 있는 것을 특징으로 하는 리드 온 칩(LOC) 형태의 패키지.
3. 제1항에 있어서, 상기 접착물질은 접착테입인 것을 특징으로 하는 리드 온 칩(LOC) 형태의 패키지.
4. 제3항에 있어서, 상기 접착테입은 리드프레임의 두께보다 얇은 것을 특징으로 하는 리드 온 칩(LOC) 형태의 패키지.
5. 제3항에 있어서, 상기 접착테입은 3층의 구조를 가지며, 상부 및 하부에 접착층을 구비하는 것을 특징으로 하는 리드 온 칩(LOC) 형태의 패키지.
6. 제1항에 있어서, 상기 접착물질은 절연성이 있는 것을 특징으로 하는 리드 온 칩(LOC) 형태의 패키지.
7. 제1항에 있어서, 상기 접착물질은 금형화합물(mold compound)의 α-Ray에 대해 칩을 보호하는 물질인 것을 특징으로 하는 리드 온 칩(LOC) 형태의 패키지.