KR970007178B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

반도체 집적 회로 장치 및 그 제조 방법 Download PDF

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요이찌 히루따
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사또 후미오
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Abstract

내용 없음

Description

반도체 집적 회로 장치 및 그 제조 방법
제1도는 본 발명의 제1실시예의 반도체 집적 회로 장치의 단면도.
제2도는 제1도의 반도체 집적 회로 장치의 제조 공정의 단면도.
제3도는 제1도의 반도체 집적 회로 장치의 제조 공정의 단면도.
제4도는 제1도의 반도체 집적 회로 장치의 제조 공정의 단면도.
제5도는 제1도의 반도체 집적 회로 장치의 제조 공정의 단면도.
제6도는 제2실시예의 반도체 집적 회로 장치의 제조 공정의 단면도.
제7도는 제6도의 반도체 집적 회로 장치의 제조 공정의 단면도.
제8도는 제3실시예의 반도체 집적 회로 장치의 제조 공정의 단면도 및 그의 평면도.
제9도는 제4실시예의 반도체 집적 회로 장치의 제조 공정의 단면도 및 그의 평면도.
제10도는 제5실시예의 반도체 집적 회로 장치의 제조 공정의 단면도.
제11도는 제6실시예의 반도체 집적 회로 장치의 제조 공정의 단면도.
제12도는 제7실시예의 반도체 집적 회로 장치의 제조 공정의 단면도.
제13도는 제8실시예 및 종래의 반도체 집적 회로 장치의 단면도.
제14도는 제9실시예의 반도체 집적 회로 장치의 단면도.
제15도는 제10실시예의 반도체 집적 회로 장치의 평면도.
제16도는 제11실시예의 반도체 집적 회로 장치의 평면도 및 단면도.
제17도는 제12실시예의 반도체 집적 회로 장치의 단면도.
제18도는 종래의 반도체 집적 회로 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 반도체 기판 2,20 : 필드 산화막
3,24,30 : 고농도 불순물 확산 영역 4,40,45 : 리드
5,50 : 접속전극 6,18,22,61,62 : 절연막
7,70 : Al 배선 8,80 : 표면 안정화 층
9 : 접착제 10 : 밀봉 기판
11,110 : 활성 영역 12,120 : 비활성 영역
13,14,15 : 접촉 구멍 16 : 회로 기판
17 : 가열 툴 19 : 방열 팬
21 : 칩 23 : 다결정 실리콘층
51 : 장벽 금속층 52 : 범프 전극
53 : Al 막 61,62 : 층간 절연막
85 : 성형 수지 91 : 저융점 유리
92,93 : 보호 밴드
본 발명은 고집적화 및 박형화(薄型化)에 적합한 인출 리드 구조 및 팩키지 구조를 갖는 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
IC, LSI 등의 반도체 집적 회로 장치에서는 집적 회로가 형성되어 있는 반도체 기판(칩)을 먼지, 약품, 가스, 습기 등의 나쁜 영향을 미치는 오염원이나 기계적인 파손으로부터 보호하기 위해 팩키징을 행한다. 팩키징에 사용되는 팩키지는 밀폐성, 조립 공정 중에 가해지는 고온 가열에 대한 내구성, 기계적인 강도, 과학적인 안정성, 절연성이나 고주파 특성 등과 같은 전기적인 특성 등이 좋아야 하며, 그 재료로서는 수지나 세라믹 등이 사용된다. 수지를 사용하는 경우를, 예를 들면, 제18도에 도시된 바와 같은 DIP(Dual Inline Package) 형의 반도체 집적 회로 장치가 있다. 이것은 반도체 집적 회로가 형성된 칩(100)을, 예를 들면, 리드 프레임의 칩 설치부(25)에 도전성 접착제(35)로 고착하여 이루어진다. 칩(100)은 외부 회로와의 접속을 위한 리드를 갖추고 있으며, 통상적으로 이 리드(45)는 상술한 리드 프레임에 형성된다. 리드(45)의 한단부에는 본딩부가 있고, 본딩부와 칩(100)에 형성된 Al 패드 등의 접속 전극(65)는 Al이나 Au 등의 본딩와이어(75)에 의해 전기적으로 접속된다. 칩(100), 칩 설치부(25), 본딩 와이어(75) 및 리드(45)의 일부는 예를 들면, 이송 성형(transfer mold)법 등에 의해 성형 수지(85)로 피복된다.
최근에, 반도체 집적 회로 장치의 고집적화에 따라서 칩 사이즈가 커지는 경향이 있지만, 한편으로, 칩을 탑재하는 반도체 집적 회로 장치는 상술한 수지 밀봉형에 국한하지 않고 다른 형태를 이용해서라도 반도체 집적 회로 장치 이외의 전자 부품과 마찬가지로 소형화나 박형화로 나아가려는 경향이 있다. 따라서, 팩키지 크기도 가능한 한 작게하지 않으면 안된다.
반도체 집적 회로 장치의 소형화, 박형화의 경향이 진행되는데 있어서, 종래의 팩키지에서는 충분히 그 경향에 대응하는 것이 곤란하다. 예를 들면, 메모리 카드는 현재에도 3mm 이상의 두께를 갖고 있지만, 앞으로는 더욱 얇게 하고, 또한 고밀도 장착을 실현하지 않으면 안된다. 그런데, 제18도에 도시된 바와 같이, 칩(100) 자체의 두께가 약 0.35mm로 비교적 얇아도, 리드(45) 선단의 반도체 집적 회로 장치가 탑재되는 회로 기판(도시되지 않음)과의 접속부로부터 칩(100)을 피복하는 성형 수지(85)의 최상부까지의 거리 H, 즉, 반도체 집적 회로 장치의 높이는 가능한 한 얇게 해도 약 1.25mm로 되어 버린다[이때, 성형 수지(85)의 두께 T는 약 1.0mm이다]. 또, 리드(45)는 성형 수지(85)에 의해 유지되기 때문에, 칩(100)은 일부 길이가 성형 수지(85)로 피복되지 않으면 안된다. 그러므로, 1개의 리드(45)가 성형 수지(85)에 매립되는 길이와 리드(45)와 칩(100) 사이의 거리의 합을 D로 한다면, 이 반도체 집적 회로 장치의 한변의 길이는 칩(100) 자체의 한변의 길이보다 2D는 길게 된다. 따라서, D가 약 1mm인 경우에, 반도체 집적 회로 장치의 한변의 길이는 2mm는 길게 된다.
또한, 이와 같은 종래의 성형 수지형의 반도체 집적 회로 장치에서는 외부의 수분이 리드(45)-본딩 와이어(75)-접속 전극(65)의 경로를 따라 용이하게 팩키지 내부로 침투하여, 장기적인 신뢰성을 저하시키게 된다. 또한, 반도체 집적 회로 장치를 회로 기판 등에 장착할 때의 리플러 등에 의한 온도 상승에 의해 성형수지(85)에 분열이 발생하는 등 신뢰성에 대한 큰 문제를 일으킨다. 실리콘 기판과 성형 수지의 열팽창 계수가 다르기 때문에 상기 칩의 장착시 칩에 분열이 발생하는 경우도 있어 이것도 큰 문제가 된다. 성형 수지는 열전도도가 낮기 때문에 소비 전력이 큰 반도체 장치에 사용하는 것은 곤란하였다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 고밀도 장착, 소형화, 박형화에 대응하는 열전도성 및 내습성이 좋고 신뢰성이 높은 팩키지를 구비한 반도체 집적 회로 장치 및 그 제조 방법을 제공한다.
본 발명은 팩키지에 반도체 기판의 비활성 영역 및 밀봉 기판을 사용하여, 리드가 반도체 기판 주변의 비활성 영역의 접속 전극에 형성되는 것을 특징으로 한다. 즉, 본 발명의 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판의 주면(主面)에 반도체 집적 회로가 형성된 활성 영역, 상기 반도체 기판의 주면의 주변부에 반도체 집적 회로가 형성되지 않은 비활성 영역, 상기 반도체 기판 주면의 주변부의 상기 비활성 영역에 형성된 접속 전극, 한 단부는 상기 접속 전극에 접속되며 다른 단부는 상기 반도체 기판 주면의 외부로 뻗어 있는 리드, 상기 접속 전극과 상기 활성 영역에 형성되어 있는 집적 회로를 전기적으로 접속하는 접속 수단, 상기 반도체 기판의 주면 상에 형성되고 적어도 상기 활성 영역, 상기 접속 전극, 상기 리드의 상기 반도체 기판의 주면 상에 배치되어 있는 부분 및 상기 접속 수단을 피복하는 밀봉 기판을 갖추고 있는 것을 제1 특징으로 하고 있다. 상기 접속 수단은 상기 반도체 기판의 상기 활성 영역과 상기 비활성 영역의경계에 걸쳐 형성되어 있는 불순물 확산 영역 또는 상기 반도체 기판 상의 다결정 실리콘 막일 수 있다.
또, 제1 반도체 기판, 상기 제1 반도체 기판 주면에 반도체 집적 회로가 형성된 활성 영역, 상기 제1 반도체 기판 주면의 주변부의 비활성 영역에 형성된 접속 전극, 한 단부는 상기 제1 반도체 기판 주면의 접속 전극에 접속되고 다른 단부는 상기 제1 반도체 기판 주면의 외부로 뻗어 있는 리드, 상기 제1 반도체 기판 주면의 접속 전극과 상기 제1 반도체 기판 주면의 활성 영역에 형성된 상기 반도체 집적 회로를 전기적으로 접속하는 접속 수단, 상기 제1 반도체 기판 주면에 주면과 마주보도록 배치되는 제2 반도체 기판, 상기 제2 반도체 기판 주면에 반도체 집적 회로가 형성된 활성 영역, 상기 제2 반도체 기판 주면의 주변부에 반도체 집적 회로가 형성되지 않는 비활성 영역, 상기 제2 반도체 기판 주면의 주변부의 비활성 영역에 형성된 접속 전극, 한 단부는 상기 제2 반도체 기판 주면의 접속 전극에 접속되고 다른 단부는 상기 제2 반도체 기판 주면의 외부로 뻗어있는 리드, 상기 제2 반도체 기판 주면의 접속 전극과 상기 제2 반도체 기판 주면의 활성 영역에 형성된 집적 회로를 전기적으로 접속하는 접속 수단을 갖추고 있는 것을 제2 특징으로 하고 있다.
또, 본 발명의 반도체 집적 회로 장치의 제조 방법은 보호 밴드를 상기 반도체 기판 주면 상 및 상기 밀봉 기판 상, 또는 상기 제1 반도체 기판의 주면 상 및 상기 제2 반도체 기판의 주면 상에 각각 형성하는 공정, 상기 반도체 기판의 주면 상 및 상기 밀봉 기판 상의 보호 밴드 또는 상기 제1 반도체 기판의 주면 상 및 상기 제2 반도체 기판의 주면 상의 보호 밴드를 적층으로 형성하는 공정, 상기 적층의 보호 밴드에 초음파 진동을 가하고 이들 보호 밴드를 서로 결합시키는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 성형 수지 대신, 반도체 집적 회로가 형성된 활성 영역을 구비하고 있는 반도체 기판을 포함하는 밀봉 기판을 팩키지로서 사용함으로써 소형화, 박막화 및 고열 전도성이 달성되며, 또한, 리드를 반도체 기판 주면의 주변부의 비활성 영역에 형성한 접속 전극에 접속하기 때문에, 종래와 같이 리드가 팩키지 내로 깊이 들어가지 않는다. 따라서, 수분의 경로가 형성되지 않기 때문에 내습성이 높아진다.
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
제1도는 제1 실시예의 반도체 집적 회로 장치의 단면도이며, 이 반도체 집적 회로 장치를 형성하는 반도체 기판(1)은, P형 실리콘 반도체로 이루어진다. 반도체 장치가 형성되는 반도체 기판은, 그 주면의 표면 영역의 중앙 부분에 반도체 소자를 포함하는 집적 회로(도시되지 않음)가 형성되고, 이 주면의 주면부에는 집적 회로가 형성되어 있지 않다. 반도체 기판은 원형의 웨이퍼를 칩 형태로 절단하여 형성하지만, 그 절단 부분 및 그 주면이 매우 약해져서 변질되는 경우가 많기 때문에, 이러한 주변 부분이 반도체 집적 회로에 사용되면 특성을 크게 변하시키게 된다. 그래서 통상은 이 부분에는 아무것도 형성하지 않는다. 반도체 집적회로가 형성되는 주면의 중앙 부분은 활성 영역(11)이라 하고, 주변 부분은 비활성 영역(12)라 한다. 적어도 반도체 기판(1)의 표현의 활성 영역(11)과 비활성 영역(12)의 경계에는 필드 산화막(2)가 형성되어 있다. 반도체 기판(1)의 내부의 표면 영역에 활성 영역(11)과 비활성 영역(12)에 걸쳐서, 예를 들면, N형의 고농도 불순물 확산 영역(3)이 형성된다.
이것은 반도체 기판(1)의 내부에 형성되는 반도체 집적 회로와 이 반도체 집적 회로 장치를 외부 회로에 접속시키는 리드(4)를 전기적으로 접속하기 위하여 형성된다. 이 리드(4)를 반도체 기판(1)에 접속하기 위하여, 반도체 기판(1) 위에 형성된 필드 산화막(2)에 의해 활성 영역(11)과 격리되어 있는 반도체 기판(1)의 주변 부분의 비활성 영역(12) 상에 접속 전극(5)를 설치한다. 접속 전극(5)는 반도체 기판(1)의 주면에 노출되어 있는 N형 불순물 확산 영역(3) 위에 형성되며, 이 영역에 직접 형성되는 W 등의 고융점 금속의 장벽 금속층(51)과, 그 위에 형성되어 있는 Au 범프(bump) 전극(52)로 구성된다. 장벽 금속에는 W, Mo, Ti 등의 고융점 금속 이외에도 TiN 등의 질화물을 사용할 수 있다. 범프 전극(52)에 예를 들면, Sn 도금된 Cu 등으로 이루어진 리드(4)가 열압착된다. 반도체 기판(1)의 주면은 SiO2등의 절연막(6)으로 피복되고, 범프 전극(52)는 절연막(6) 위로 돌출된다. 또한 반도체 기판(1)의 활성 영역(11) 상에는 절연막(6) 상에 Al 등의 금속 배선(7)이 형성된다. 이 금속 배선(7)은 도시되지 않았지만 활성 영역(11)에 형성되어 있는 집적 회로와 전기적으로 접속되어 있다. 그리고, 이 금속 배선(7)은 절연막(6)에 형성된 접촉 구멍을 통하여 불순물 확산 영역(3)과 전기적으로 접속된다.
이와 같이, 반도체 기판(1) 내부의 집적 회로는 반도체 기판(1) 상의 금속 배선(7)-불순물 확산 영역(3)-접속 전극(5)-리드(4)를 경유하여 외부 회로와 접속된다. 이 금속 배선은 반도체 기판(1) 상에 형성된 제1층의 배선이라도 좋고, 또는 다층 배선 중의 임의의 배선을 이용하여도 된다. 이들의 리드(4) 및 금속 배선(7)을 피복하도록 층간 절연막(61)이 형성되며, 그 위에 BPSG 등으로 이루어진 표면 안정화 막(8)이 형성되고, 이 표면 안정화 막(8)은 평탄화 된다. 평탄화된 표면 안정화 막(8)에 실리콘 반도체 기판 등의 밀봉 기판(10)을 올려 놓고, 에폭시 수지나 폴리이미드 등의 유기 접착제(9)로 양자를 접착한다. 반도체 기판(1)의 단부로부터 접속 전극(5)의 단부까지 약 20μm, 접속 전극(5)의 폭은 약 50μm, 그리고 비활성 영역(12)의 필드 산화막(2)의 폭이 약 100μm이기 때문에, 이 실시예에 있어서의 반도체 기판(1)의 주변부의 비활성 영역(12)의 폭 x는 약 170μm이다. 이 폭 x는 60∼500μm 정도로 하는 것이 가능하다.
상술한 바와 같이, 본 발명에 의하면, 박형화된 반도체 장치를 얻을 수가 있고, 또한, 리드는 반도체 기판 주변부의 비활성 영역에 형성되기 때문에, 외부로부터의 수분 침입 경로가 종래와 같이 반도체 집적 회로 장치의 내부에 형성되지 않아서 내습성이 크게 향상된다.
그리고, 리드(4)와 활성 영역을 전기적으로 접속하는 불순물 확산 영역(3)은 활성 영역 내의 트랜지스터의 드레인 또는 게이트에 접속한다. 혹은 트랜지스터의 드레인 자신을 비활성 영역으로 연장시켜서, 이 드레인의 일부를 비활성 영역의 접속 전극과 활성 영역의 트랜지스터를 접속하는 접속 수단으로 하는 것이 가능하다.
다음은 제2도 내지 제5도를 참조하여 본 발명의 제조 방법을 설명한다.
기판은, 예를 들면, P형 실리콘 반도체 기판(1)을 사용하고, 그 주면의 표면 영역의 중앙 부분을 활성 영역(11)로 하고, 그 주변 부분 및 표면 영역 이외를 비활성 영역(12)로 한다. 그리고, 적어도 주면의 활성 영역(11)과 비활성 영역(12)의 경계에, 예를 들어, LOCOS법에 의한 필드 산화막(2)를 형성한다. 필드 산화막(2)는 그 이외에도 활성 영역(11)의 소정의 장소에 소자 분리 영역으로서 형성된다. 이 반도체 기판(1)의 활성 영역(11) 상에 집적 회로를 구성하는 반도체 소자 등을 형성한다. 그 형성 공정에 있어서, 소정의 불순물 확산 영역을 형성할 때, 동시에 N형의 고농도 불순물 확산 영역(3)을 반도체 기판(1)의 표면 영역의 상기 활성 영역(11)과 비활성 영역(12)에 걸쳐 소정의 수단큼 형성한다. 불순물 확산 영역(3)은 저저항의 배선층으로서 이용되기 때문에, 이 불순물은 도전형을 한정할 필요없이, P형도 N형도 좋다. 그리고, 반도체 기판(1)에 반도체 집적 회로(도시되지 않음)를 형성한 다음 반도체 기판(1) 상에 SiO2등의 층간 절연막(61)을 형성한다.
이어서, 층간 절연막(61)을 선택적으로 에칭하여 활성 영역(11)의 불순물 확산 영역(3), 비활성 영역(12)의 불순물 확산 영역(3) 및 활성 영역(11)의 불순물 확산 영역(3) 이외의 영역이 노출하도록 각각 복수의 접촉 구멍(13,14,15)를 형성한다. 그리고, 비활성 영역(12)의 접촉 구멍(14)에 접속 전극(5)의 하부 금속층이 되는 장벽 금속층(51)을 형성하고, 그 위에 Au 등으로 이루어진 범프 전극(52)를 형성한다. 활성 영역(11)의 불순물 확산 영역(3)의 접촉 구멍(13) 및 이 영역 이외의 접촉 구멍(15)에는 예를 들면, Al을 매립하며, 층간 절연막(61) 상에 형성된 Al 배선(7)과 적절히 접속시킨다. 활성 영역(11) 상의 Al 배선(7)을 피복하도록 층간 절연막(61) 상에 층간 절연막(62)를 형성한다. 여기까지는 실리콘의 단결정 잉곳(ingot)을 얇게 베어(slice) 형성한 실리콘 웨이퍼의 상태로 처리한다. 그 다음, Al 배선(7)이나 접속 전극(5)를 형성한 후에, 실리콘 웨이퍼를 절단하여 제3도에 도시된 바와 같이 복수의 반도체 기판(1)로 만든다.
이 실시예에서는 장벽 금속층(51)이 접촉 구멍의 측벽에도 형성되어 있지만(제1도 참조), 제8도에 도시된 바와 같이 접촉 구멍의 저변에만 형성하는 방법을 사용할 수도 있다.
그 후에, 예를 들면, Cu 등으로 이루어진 리드(4)의 한 단부를 범프 전극(52) 상에 올려 놓고 가열 압착하여 양자를 접속시킨다. 리드(4)의 표면에는 Sn 도금이 되어 있기 때문에, 범프 전극(52)의 Au와 Sn이 공통 결정(共晶)을 형성하여 리드(4)와 접속 전극(5)를 강고하게 결합시킨다. 그리고, 이 접속부 뿐만 아니라 반도체 기판(1)의 표면 전체에 표면 안정화 막(8)을 형성한 다음, 그 위에 에폭시 수지 등의 유기 접착제(9)를 도포하고, 활성 영역이 없는 실리콘 반도체로 이루어진 밀봉 기판(10)을 그 위에 배치하여 반도체 기판(1)과 밀봉 기판(10)을 접착한다. 리드(4)의 선단은 정형화된 회로 기판(16)에 가열 툴(17)로 설치된다(제5도). 이상과 같이, 이러한 방법에 의하면 배선층이 되는 불순물 확산 영역은 반도체 기판의 활성 영역에 형성되는 집적 회로의 불순물 확산 영역을 형성하는 공정 중에 동시에 형성되기 때문에 공정이 단순해진다.
다음으로, 제6도 및 제7도를 참조하여 제2실시예를 설명한다. 도면은 반도체 집적 회로 장치의 제조 공정을 설명하는 부분 단면도이다. 반도체 기판(1) 상의 층간 절연막(61)에 접촉 구멍(13,14)를 형성하는 단계까지는 상술한 실시예와 같다. 이 실시예에서는 활성 영역(11) 상의 Al 배선(7)을 형성하는 공정 단계에서 비활성 영역(12)에 형성된 접촉 구멍(14) 내에 제1 실시예에서 사용한 장벽 금속 대신 하부 금속층으로 Al(53)을 퇴적시키고 그 위에 Au 범프 전극(52)를 퇴적시킨다. Au 범프 대신 Au-Ge 범프를 사용하여도 좋다. 리드(4)에는 역시 Sn 도금을 한 Cu를 사용하기 때문에 리드(4)와 범프 전극(52) 간에는 Au-Sn 공정(共晶)이 형성되어서 양자를 강고하게 결합시킨다. 그 다음에, 비활성 영역(12)를 포함하여 반도체 기판(1)상에 평탄화된 BPSG막 등의 표면 안정화 막(8)이 형성되고 그 위에 에폭시 수지 접착제(9)를 사용하여 실리콘 반도체 기판으로 이루어진 밀봉 기판(10)을 설치한다.
이 밀봉 기판(10)의 접착제(9)에 대향하는 면에는 예를 들면, CVD에 의해 형성된 SiO2로 이루어진 절연막(18)이 형성되어 있다. 팩키지로서의 밀봉 기판의 절연성은 표면 안정화 막이나 접착제 등에 의해 보존되지만, 반도체 기판을 보호하는 밀봉 기판의 표면을 절연 피복하는 것으로, 그 절연성이 더욱 향상된다. 절연막 재료에는 SiO2이외에도 Si3N4를 사용할 수도 있고, 이들의 재료는 표면 안정화 막으로서 사용될 수도있다.
다음에는 제8도를 참조하여 제3실시예를 설명한다. 도면은 반도체 집적 회로 장치의 부분 단면도 및 반도체 기판의 평면도이다. 이 실시예는 밀봉 기판(10)을 반도체 기판(1)에 장치하는 수단에 그 특징이 있으며, 상술한 이전 실시예에서의 유기 접착제 대신 유리 밀봉을 이용한다. 반도체 기판(1)에 반도체 집적 회로, 배선(7), 층간 절연막(61) 등을 형성하고, 배선층이 되고 불순물 확산 영역(3)과 전기적으로 접속하는 접속 전극(5)를 비활성 영역(12)에 형성하며, 이 접속 전극(5)의 범프 전극(52)에 리드(4)를 설치한다. 이 범프 전극(52)의 하부에 장벽 금속층(51)이 형성되어 있다. 그리고, 배선(7)를 포함하는 활성 영역(11)를 층간 절연막(62)로 피복한 후에 리드(4)나 배선(7) 상에 BPSG 등의 표면 안정화 막을 형성한다. 이 배선(7)은 반도체 기판(1) 상의 제1층의 배선도 좋고 다층 배선의 임의의 층의 배선이라도 좋다. 그리고, 이 표면 안정화 막(8)의 비활성 영역(12)에 해당하는 부분에 저융점 유리로 이루어진 링(ring) 형태의 유리 밀봉체(91)를 배치한다. 그 다음, 밀봉 기판(10)을 반도체 기판(1) 위에 올려 놓고 약 200℃ 정도의 온도로 가열 압착한다. 이 방법에 의해 밀봉 기판을 포함하는 팩키지는 반도체 기판 내부를 밀봉한다. 그리고, 밀봉 기판(10)의 유리 밀봉체(91)는 맞닿는 부분에는 예를 들면 Au 등의 금속화 층을 형성하여도 좋다. 그리고, 이 밀봉 기판(10)을 금속화 층과 유리 밀봉체(91)이 겹치도록 반도체 기판(1) 상에 배치하여 가열 압착한다. 이 방법에 의해 팩키지의 밀폐성이 향상된다.
이제, 제9도를 참조하여 제4 실시예를 설명한다. 도면은 반도체 집적 회로 장치의 부분 단면도 및 반도체 기판의 평면도이다. 이 실시예는 상기 제3 실시예와 마찬가지로 밀봉 기판(10)을 반도체 기판(1)에 장치하는 그 수단에 특징이 있다. 반도체 기판(1)에 반도체 집적 회로, 배선(7), 층간 절연막(61) 등을 형성하여 비활성 영역(12)에 배선층이 되는 불순물 확산 영역(3)과 전기적으로 접속된 접속 전극(5)를 형성하고, 이접속 전극(5)의 범프 전극(52)에 리드(4)를 장치한다. 범프 전극(52)의 하부에는 장벽 금속층(51)이 형성되어 있다. 그리고, 배선(7)을 포함하는 활성 영역(11)을 층간 절연막(62)로 피복한 후에 리드(4)나 배선(7)상에 BPSG 등의 표면 안정화 막(8)을 형성한다. 이 배선(7)은 반도체 기판(1) 상의 제1층의 배선이어도 되고, 다층 배선의 임의의 층의 배선이라도 좋다. 그리하여, 이 층간 절연막(62) 상에, 예를 들면, Al 등으로 이루어진 보호 밴드(93)을 스퍼터링법 등에 의해 링 형태로 형성한다. 밀봉 기판(10)에도 상술한 바와 같이 Al 등으로 이루어진 보호 밴드(94)를 예를 들면, 스퍼터링 법에 의해 형성한다. 그 다음, 이 보호 밴드(93,94)가 서로 정합되도록 밀봉 기판(10)을 반도체 기판(1)에 적층한다. 그리하여, 이들 보호 밴드(93,94)에 초음파 진동을 가하면서 압착하여 밀봉 기판(10)을 반도체 기판(1)에 강고하게 접합시킨다. 따라서 팩키지의 밀폐성이 높아진다.
실리콘 반도체의 밀봉 기판(10)의 기판(1)에 면하는 표면은 SiO2나 Si3N4등의 절연막으로 피복하는 것도 가능하다. 반도체 기판(1) 상에서의 보호 밴드(93)의 위치는 가능한 한 외측으로 하는 것이 바람직하지만, 리드(4) 위에 형성되면, 접합 중에 리도(4)가 파손되기도 하고, 접합부로부터 박리될 가능성이 있기 때문에, 리드(4)에 겹쳐지지 않도록 해야 한다. 따라서, 도면에 도시된 바와 같이, 활성 영역(11)과 비활성 영역(12)의 경계 영역, 예를 들면, 필드 산화막(2) 위에 형성하는 것이 바람직하다.
다음에는 제10도를 참조하여 제5 실시예를 설명한다. 이 실시예에서는 밀봉 기판으로 반도체 기판을 사용하고, 그 반도체 기판에 활성 영역을 설치하여 여기에 반도체 집적 회로를 형성하는 데 특징이 있다. 본 발명은 종래의 반도체 칩을 적층형으로 한 것과 외견은 비슷하지만, 반도체 칩의 외측, 즉, 반도체 기판의 비활성 영역이 팩키지로 되어 있다는 점이 종래 기술과 다르며, 또한, 외부 접속용 리드가 비활성 영역인 반도체 기판의 주변 부분에 접속되어 있다는 점이 다르다. 도면은 반도체 집적 회로 장치의 단면도이다. 실리콘 반도체 기판(1)에 반도체 집적 회로, 배선(7), 층간 절연막(61) 등을 형성하고, 비활성 영역(12)에 배선층이 되는 불순물 확산 영역(3)과 전기적으로 접속되는 접속 전극(5)를 형성하며, 이 접속 전극(5)의 범프 전극(52)에 리드(4)를 장치한다.
범프 전극(52)의 하부에는 장벽 금속층(51)이 형성되어 있다. 그리고, 배선(7)을 포함하는 활성 영역(11)을 층간 절연막(62)로 피복한 후에, 리드(4)나 배선(7) 상에 BPSG 등의 표면 안정화 막(8)을 형성한다. 이 배선(7)은 반도체 기판(1) 상의 제1층의 배선이라도 좋고 다층 배선의 임의의 층의 배선이라도 좋다.
한편, 밀봉 기관(10)에 대해서는 밀봉 기판인 실리콘 반도체 기판의 활성 영역(110)에 반도체 집적 회로, 배선(70) 층간 절연막(610)들을 형성하고, 비활성 영역(120)에 배선층이 되는 불순물 확산 영역(30)과 전기적으로 접속되는 접속 전극(50)을 형성하며, 이 접속 전극(50)의 범프 전극(520)에 리드(40)을 설치한다. 범프 전극(520)의 하부에는 장벽 금속층(510)이 형성되어 있다. 그리고, 배선(70)을 포함하는 활성 영역(110)을 층간 절연막(620)으로 피복한 후에, 리드(40)이나 배선(70) 상에 BPSG 등의 표면 안정화 막(80)을 형성한다. 이 배선(70)은 반도체 기판(10) 상의 제1층의 배선이라도 좋고 다층 배선의 다른 층의 배선이라도 좋다. 상술한 바와 같이 처리한 반도체 기판(1)과 밀봉 기판(10)에 저융점 유리의 유리 밀봉체(91)을 삽입하고, 이것을 200℃ 전후로 가열 압착하여 양자를 밀접하게 접합시킨다. 유리 재료로서는 예를 들면, ZnO를 5∼20% 정도 포함하는 납-아연-붕산계 유리나 코닝 7583 유리 등이 있으며, 이들은 밀봉 온도 380∼460℃ 정도로 처리된다. 이렇게 하여, 반도체 집적 회로 장치를 완성한다. 반도체 기판과 밀봉 기판으로 형성되어 있는 반도체 집적 회로는 똑같은 회로여도 되고 서로 다른 회로여도 좋다. 또한 반도체 기판이 CPU 등의 논리 회로인 경우에 다른쪽 반도체 기판은 메모리 회로인 것과 같이 종류가 다를 수도 있다. 한쪽은 방열성이 높은 회로를 형성하고 다른쪽은 통상적인 방열성이 적은 회로로 할 수도 있다.
다음으로, 제11도를 참조하여 제6 실시예를 설명한다. 이 실시예는 방열성을 개선한 것이 특징이다. 리드(4)를 반도체 기판(1)에 장치하여, 밀봉 기판(10)을 반도체 기판(1)에 고착시킨다. 그리고, 밀봉 기판(10)위에 방열 팬(19)를 장치한다. 방열 팬(19)는 밀봉 기판(10)이 있기 때문에 설치가 용이하다. 또, 이 실시예의 변형 예로서 밀봉 기판(10) 자신을 방열 팬으로 할 수도 있다. 이 경우에는 밀봉 기판(10)에 방열성이높은 Cu 등의 재료를 사용한다. 이때에는, 당연히 팬을 별도로 설치할 필요가 없기 때문에, 반도체 집적 회로 장치가 두껍게 되지 않는다. 더우기, 밀봉 기판(1)로서 집적 회로가 형성된 활성 영역을 갖고 있는 실리콘 반도체 기판을 사용하여 그 위에 방열 팬(19)를 설치할 수도 있다.
다음으로, 제12도를 참조하여 제7 실시예를 설명한다. 도면은 회로 기판에 설치하기 위한 반도체 집적 회로 장치의 단면도이며, 회로 기판에 설치하는 방법 및 이를 위한 리드의 가공 형태를 설명한다. 팩키징된 반도체 집적 회로 장치는 반도체 기판과 이것을 보호하는 밀봉 기판으로 이루어지며, 여기서는 이것을 칩(21)로 일체화하여 도시하고 있다. 제12(a)도에서 리드(4)는 거의 정열되어서 칩(21)로부터 수직으로 한 방향에서 도출되어 있다. 그리고, 이들의 리드(4)는 회로 기판(16)의 설치 구멍에 삽입된다.
칩(21)과 회로 기판(16) 사이의 리드의 둘레에 칩(21)을 회로 기판과 절연시키기 위해 삽입된 폴리이미드등의 절연 시트(22)가 리드(4)만으로 칩(21)을 유지하는 것을 보조한다. 제12도(b)에서는 리드(4)가 칩(2)에서 대향하는 두 방향으로 도출되고, 선단이 직각으로 꾸부려져 있다. 이 칩을 기판에 설치하는 경우에는 제12도(a)에서와 마찬가지로 리드(4)의 선단을 회로 기판(16)에 수직으로 삽입한다. 칩(21)은 회로 기판(16)에 평행으로 배치된다. 제12도(c)에서는 정열된 복수의 리드(4)가 동일 방향으로부터 도출되어 둘로 갈라져서 반대 방향으로 각각 직각으로 구부러져 있다. 이들의 리드(4)의 선단은 회로 기판(16) 위에 고착되기 때문에, 칩(21)은 공중에 떠있는 것과 같은 상태가 되므로, 제12도(a)와 같은 절연 시트 등으로 절연을 겸한 보강을 행할 필요가 없다. 제12도(d)에서는 두 방향으로부터 도출된 리드(4)를 각각 칩(21)의 변을 따라 접어 구부려서 이 만곡부를 회로 기판(16) 상에 고착시킨다.
다음으로, 제13도를 참조하여 제8 실시예를 설명한다. 도면은 본 발명을 적용한 적층 메모리를 회로 기판(16)에 설치한 상태를 도시한 것이며, 제13도(a)는 이 실시예의 적층 메모리의 단면도를, 제13도(b)는 종래 성형 수지로 팩키징된 적층 메모리의 단면도를 도시한 것이다. 제13도(a)의 메모리는 반도체 기판(1)과 이것을 밀봉하는 밀봉 기판(10)과 두 방향으로부터 도출된 복수의 리드로 이루어진 복수의 단체(單體), 즉 제12도의 칩(21)을 접착제(9) 등으로 접합하여 적층형으로 한 것이다. 그러나, 접착제를 사용하지 않을 수도 있다. 즉, 각 단체로부터의 리드는 서로 겹치는 리드를 하나로 연결하고, 이것을 회로 기판(16)에 접속시켜 이 메모리를 회로 기판에 탑재할 수도 있다. 제13도(b)에 도시된 종래의 적층 메모리도 마찬가지로 회로 기판(16)에 설치된다. 이 메모리도 4개의 메모리 단체를 적층한 것이다. 메모리 단체는 집적 회로가 형성된 반도체와 이것을 피복하여 보호하는 성형 수지로 구성된 칩(21)로 이루어지고, 그 두께는 약 1mm이기 때문에 4층이 되면 적어도 4mm의 두께가 된다. 한편, 제13도(a)에 도시된 실시예의 메모리는 반도체 기판(1)및 밀봉 기판(10)의 두께가 각각 150-450μm 정도이기 때문에, 약 0.6~1.8mm의 두께가 된다. 더우기 밀봉기판(10)에도 집적 회로가 형성된 반도체 기판을 사용하면, 그 용량은 제13도(a)의 반도체 집적 회로 장치와 같으면서 두께는 1/2 이하로 할 수 있다.
다음으로, 제14도를 참조하여 제9 실시예를 설명한다. 이 실시예에서는 밀봉 기판(10)으로 집적 회로가 형성된 반도체 기판을 사용한다. 제14도(a)는 장치의 단면도, 제14도(b)는 제4도(a)의 A-A' 부분의 단면도, 제14(c)는 제4도(a)의 B-B'의 단면도이다. 도면은 리드의 접속 부분만을 도시하며, 기판 내부 및 절연 부분의 구조는 도시하지 않고 생략하였다. 리드(4,40)은 기판의 대향하는 두 측면에서 두 방향으로 도출된다. 반도체 기판(1)의 범프 전극(52)에 접속된 리드(4) 및 밀봉 기판(10)의 범프 전극(520)에 접속된 리드(40)은 동일 방향에서 교대로 일렬로 도출된다.
다음으로 제15도를 참조하여 제10 실시예를 설명한다. 도면은 TQEP(Thin Quad Flat Package) 또는 QFP형의 반도체 집적 회로 장치의 반도체 기판 및 밀봉 기판에 설치된 리드의 배치를 도시하는 평면도이다. 리드의 배치를 명확히 설명하기 위해 상술한 실시예와 같이 범프나 활성 영역은 생략하였다. 이 반도체 집적 회로 장치는 반도체 기판의 각 변으로부터 리드가 4 방향에서 도출되는 형태이다. 종래의 반도체 기판은 1장이기 때문에 반도체 기판의 각 변으로부터 리드를 인출하였지만, 이 실시예에서는 밀봉 기판으로 반도체 기판을 사용하기 때문에 활성 영역을 갖는 2장의 반도체 기판이 이용된다. 하부의 반도체 기판(1)에서는 그 좌우의 변으로부터 리드(4)가 도출되고, 상부의 반도체 기판(10)에서는 상하의 변으로부터 리드(40)이 도출된다.
다음으로, 제16도를 참조하여 제11 실시예를 설명한다. 이 실시예에서도 밀봉 기판(10)으로 활성 영역을 갖는 반도체 기판을 사용한다. 제16도(a)는 반도체 기판(1)과 밀봉 기판(10)과 리드(4,40)를 조립한 상태의 평면도이며, 제16(b)는 제16도(a)의 C-C' 부분의 단면도이고, 제16도(c)는 제16도(a)의 D-D' 부분의 단면도이다. 예를 들면, 데이타 라인 등을 리드에 사용하는 경우에, 리드 a와 같이 양쪽의 반도체 기판(1,10)의 범프 전극(52,520)에 접속할 수 있다. 그러나, 반도체 기판의 선택용 단자는 두 반도체 기판에 공용할 수가 없고, 리드 b와 같이 상부의 반도체 기판(10)의 범프 전극(520)에 접속시키고, 리드 c와 같이 하부의 반도체 기판(1)의 범프 전극(52)에 접속시킨다. 이것은 제13도에 도시된 메모리에 최적이다.
다음으로, 제17도를 참조하여 제12 실시예에 대하여 설명한다. 이 실시예에서는 반도체 기판의 비활성 영역에 형성되어 있는 접속 전극과 활성 영역에 형성되어 있는 반도체 집적 회로를 전기적으로 접속하는 접속수단으로서 반도체 기판 상의 다결정 실리콘을 사용한다. 도면은 반도체 집적 회로 장치의 반도체 기판(1)의 부분 단면도이다. 이 다결정 실리콘(23)은 활성 영역(11) 위에 그리고 비활성 영역(12)와 활성 영역(11)의 경계에 있는 필드 산화막(2) 위에 형성되며, 비활성 영역(12) 상의 전극 부분(52) 위로 뻗어 있다. 이 다결정 실리콘(23)은 활성 영역(11) 내의 집적 회로와 접속하는 고농도 불순물 확산 영역(24)와 접촉하고, 외부 회로와 접속하는 리드(4)는 장벽 금속층(51) 상에서 다결정 실리콘(23)에 접속된다[제17(a)]. 한편, 반도체 기판(1)의 내부의 N+고농도 불순물 확산 영역(24)를 사용하지 않고 반도체 집적 회로와 접속하고 있는 활성 영역(11) 상의 Al 배선(7)을 사용할 수도 있다[제17도(b)]. 그리고, 반도체 기판의 비활성 영역의 접속 전극에 접속되는 리드로는 소위 TAB(Tape Automated Bonding) 테이프라고 하는 테이프 상의 필름에 반복 형성된 도체의 리드를 사용할 수 있다.
이상과 같이 본 발명에서는 반도체 기판이나 금속판 등의 밀봉 기판을 성형 수지 대신 사용하고 있기 때문에, 열저항이 작고 밀폐성이 높은 박형화된 팩키지가 얻어진다. 또한, 이 팩키지에서는 리드가 밀봉체 내부의 활성 영역까지 들어가지 않으므로, 수분의 침입 경로가 짧고 내습성이 높다.
본원 청구 범위의 각 구성 요소에 병기된 도면의 참조 번호는 본원 발명의 이해를 용이하게 하는 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도는 아니다.

Claims (4)

  1. 반도체 기판(1), 상기 반도체 기판의 주면(主面)에 반도체 집적 회로가 형성되어 있는 활성 영역(11), 상기 반도체 기판 주면의 주변부의 반도체 집적 회로가 형성되지 않은 비활성 영역(12), 상기 반도체 기판주면의 상기 비활성 영역에 형성된 접속 전극(5), 한 단부는 상기 접속 전극에 접속되고, 다른 단부는 상기 반도체 기판의 주면 외부로 뻗어 있는 리드(4), 상기 접속 전극과 상기 활성 영역에 형성된 집적 회로를 전기적으로 접속하는 접속 수단(3,23) 및 상기 반도체 기판의 주면 상에 형성되고, 적어도 상기 활성 영역, 상기 전기 접속 전극, 상기 리드의 상기 반도체 기판의 주면 상에 배치되어 있는 부분 및 상기 접속 수단을 피복하는 밀봉 기판(10)을 구비하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 접속 수단이 상기 반도체 기판의 상기 활성 영역과 상기 비활성 영역의 경계에 걸쳐서 형성되어 있는 불순물 확산 영역(3), 또는 상기 반도체 기판 상의 다결정 실리콘막(23)인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1 반도체 기판(1), 상기 제1 반도체 기판 주면에 반도체 집적 회로가 형성되어 있는 활성 영역(11), 상기 제1 반도체 기판 주면의 주변부의 반도체 집적 회로가 형성되지 않는 비활성 영역(12), 상기 제1 반도체 기판 주면의 주변부의 비활성 영역에 형성된 접속 전극(5), 한 단부는 상기 제1 반도체 기판 주면의 접속 전극에 접속되고 다른 단부는 상기 제1 반도체 기판 주면의 외부로 뻗어 있는 리드(4), 상기 제1 반도체 기판 주면의 접속 전극과 상기 제1 반도체 기판 주면의 활성 영역에 형성되어 있는 상기 반도체 집적 회로를 전기적으로 접속하는 접속 수단(3), 상기 제1 반도체 기판 주면에 주면과 마주보도록 배치되는 제2 반도체 기판(10), 상기 제2 반도체 기판 주면에 반도체 집적 회로가 형성되어 있는 활성 영역(110), 상기 제2 반도체 기판 주면의 주변부의 판도체 집적 회로가 형성되지 않은 비활성 영역(120), 상기 제2 반도체 기판 주면의 주변부의 비활성 영역에 형성된 접속 전극(50), 한 단부는 상기 제2 반도체 기판 주면의 접속 전극에 접속되고, 다른 단부는 상기 제2 반도체 기판 주면의 외부로 뻗어 있는 리드(40) 및 상기 제2 반도체 기판 주면의 접속 전극과 상기 제2 반도체 기판 주면의 활성 영역에 형성된 집적 회로를 전기적으로 접속하는 접속 수단(30)을 구비하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 보호 밴드를 반도체 기판의 주면 위와 밀봉 기판 위에 또는 제1 반도체 기판의 주면 위와 제2 반도체 기판의 주면 위에 각각 형성하는 공정, 상기 반도체 기판의 주면 위와 상기 밀봉 기판 위의 상기 보호 밴드, 또는 제1 반도체 기판의 주면 위와 제2 반도체 기판의 주면 위의 상기 보호 밴드를 정합시키는 공정 및 상기 정합된 보호 밴드에 초음파 진동을 가하여 이들 보호 밴드를 서로 결합시키는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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