JPS6158248A - 薄型半導体装置 - Google Patents
薄型半導体装置Info
- Publication number
- JPS6158248A JPS6158248A JP17962984A JP17962984A JPS6158248A JP S6158248 A JPS6158248 A JP S6158248A JP 17962984 A JP17962984 A JP 17962984A JP 17962984 A JP17962984 A JP 17962984A JP S6158248 A JPS6158248 A JP S6158248A
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- JP
- Japan
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- substrate
- chip
- semiconductor device
- semiconductor chip
- type semiconductor
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、薄型半導体に関する。
半導体チップの実装はデュアルインラインパッケージ（
ＤＩＲ）が最も標準的であったが、ＬＳＩの技術的進歩
に伴い種々の技術が開発されている。これらの技術のう
ちＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄ Ｂｏａｃｌ
ｉｎｇ）法あるいはテープキャリア法と呼ばれる技術は
、ワイヤボンディングを必要としないことから製品とし
ての薄さを追求する点で有利であるとされている。この
ＴＡＢ法により実装された半導体装置を第２図を参照し
て説明する。半導体チップ１主面の大部分は保ｌ１ｍ１
Ｉ２に覆われており、所定位置にＡｕからなる突起電極
３．・・・が設けられている。この半導体チップ１はア
イランド４上に接着されている。
ＤＩＲ）が最も標準的であったが、ＬＳＩの技術的進歩
に伴い種々の技術が開発されている。これらの技術のう
ちＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄ Ｂｏａｃｌ
ｉｎｇ）法あるいはテープキャリア法と呼ばれる技術は
、ワイヤボンディングを必要としないことから製品とし
ての薄さを追求する点で有利であるとされている。この
ＴＡＢ法により実装された半導体装置を第２図を参照し
て説明する。半導体チップ１主面の大部分は保ｌ１ｍ１
Ｉ２に覆われており、所定位置にＡｕからなる突起電極
３．・・・が設けられている。この半導体チップ１はア
イランド４上に接着されている。
一方、ポリイミド等の耐熱性テープ５上には薄いＣｕ板
を貼り付けた後、エツチング等により所定の形状とし、
更に３ｎ等のメッキが施されたり一ド６．・・・が形成
されている。半導体チップ１主面の突起電極３．・・・
とリード６、・・・とは熱圧着法により一括接合されて
いる。更に、半導体チップ１を完全に覆うように封止樹
脂７がボッティング等により形成されている。最終的に
は隣接する半導体チップに用いられているリード同士を
つないでいるテープからリードを切り離すことにより１
個の半導体装置が製造される。
を貼り付けた後、エツチング等により所定の形状とし、
更に３ｎ等のメッキが施されたり一ド６．・・・が形成
されている。半導体チップ１主面の突起電極３．・・・
とリード６、・・・とは熱圧着法により一括接合されて
いる。更に、半導体チップ１を完全に覆うように封止樹
脂７がボッティング等により形成されている。最終的に
は隣接する半導体チップに用いられているリード同士を
つないでいるテープからリードを切り離すことにより１
個の半導体装置が製造される。
しかし１、上述したＴＡＢ法には以下のような欠点があ
る。
る。
■ チップ１の表面を封止樹脂７でボッティングするが
、このポツティング樹脂の厚さ制御が困難であるため０
．７〜１．０酬程度までしか薄くすることができず、必
ずしも薄型化に適しているとはいえない。
、このポツティング樹脂の厚さ制御が困難であるため０
．７〜１．０酬程度までしか薄くすることができず、必
ずしも薄型化に適しているとはいえない。
■ 熱圧着法により突起電極３．・・・とリード６゜・
・・とを一括接合するために突起電極３．・・・とじて
Ａ１．Ｉを用いるのでコストアップにつながる。
・・とを一括接合するために突起電極３．・・・とじて
Ａ１．Ｉを用いるのでコストアップにつながる。
本発明は、かかる点に鑑みてなされたものであり、薄型
で突型な薄型半導体装置を提供することをその目的とす
るものである。
で突型な薄型半導体装置を提供することをその目的とす
るものである。
（発明の概要）
本発明は、所定の素子を形成したサファイア基板の透視
性を利用して素子面を下にし、これに予め配線を形成し
ておいた絶縁基板を導電部材を介して接続すると共に、
素子の側面の周辺領域を樹脂封止層で覆ったことにより
、薄型で価格の低減を達成した薄型半導体装置である。
性を利用して素子面を下にし、これに予め配線を形成し
ておいた絶縁基板を導電部材を介して接続すると共に、
素子の側面の周辺領域を樹脂封止層で覆ったことにより
、薄型で価格の低減を達成した薄型半導体装置である。
〔発明の実７３Ｉ例〕
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の断面図である。
図中１１は、サファイア基板に所定の素子を形成した半
導体チップである。半導体チップ１１主面の大部分は保
護膜１２に覆われており、所定位置にＮｉ又はＡｕメッ
キが施されたへ２電極１３が設けられている。半導体チ
ップ１１は、その主面を下にして保１１１！Ｊ１２を介
してセラミックス、ガラスエポキシ、ポリイミド等から
なる絶縁基板１４に接続している。絶縁基板１４の表面
には、前記半導体チップ１１のＡ２電極１３を外部端子
と接続するための配線パターン１５が形成されている半
導体チップ１１と絶縁基板１４とはＡ２電極１３と配線
パターン１５との間で半田（図示せず）を介して接合さ
れている。ここで、半田での接合に際しては、半導体チ
ップ１１の基板にサファイア基板を使用する為、その透
視性を利用して容易に位置合わせが可能である。また、
絶縁基板１４の上面には、半導体チップ１１の側面を囲
むようにボッティング樹脂流れ止め用の枠１６が取付け
られている。この枠１６と半導体チップ１１との間には
半導体チップ１１の厚みより薄いエポキシ樹脂等からな
る樹脂封止層１７が形成されている。
導体チップである。半導体チップ１１主面の大部分は保
護膜１２に覆われており、所定位置にＮｉ又はＡｕメッ
キが施されたへ２電極１３が設けられている。半導体チ
ップ１１は、その主面を下にして保１１１！Ｊ１２を介
してセラミックス、ガラスエポキシ、ポリイミド等から
なる絶縁基板１４に接続している。絶縁基板１４の表面
には、前記半導体チップ１１のＡ２電極１３を外部端子
と接続するための配線パターン１５が形成されている半
導体チップ１１と絶縁基板１４とはＡ２電極１３と配線
パターン１５との間で半田（図示せず）を介して接合さ
れている。ここで、半田での接合に際しては、半導体チ
ップ１１の基板にサファイア基板を使用する為、その透
視性を利用して容易に位置合わせが可能である。また、
絶縁基板１４の上面には、半導体チップ１１の側面を囲
むようにボッティング樹脂流れ止め用の枠１６が取付け
られている。この枠１６と半導体チップ１１との間には
半導体チップ１１の厚みより薄いエポキシ樹脂等からな
る樹脂封止層１７が形成されている。
なお、前記枠１６の材質は、例えば絶縁基板１４あるい
は樹脂封止層１７と同様の材質を用いることができる。
は樹脂封止層１７と同様の材質を用いることができる。
また、この枠１６は最初から絶縁基板１４の下面に取付
けておいてもよいし、樹脂封止層１７のボッティング工
程前に絶縁基板１４の下面に取付けてもよい。
けておいてもよいし、樹脂封止層１７のボッティング工
程前に絶縁基板１４の下面に取付けてもよい。
しかして上記半導体装置によれば、以下のような効果を
得ることができる。
得ることができる。
■ 半導体チップ１１の側面と絶縁基板１４の下面との
間に半導体チップ１１の厚みよりも薄い樹脂封止層１７
を制御性よく形成することができるので、厚さ０．３〜
０．５ｍｍの非常に薄い半導体装置を得ることができる
。
間に半導体チップ１１の厚みよりも薄い樹脂封止層１７
を制御性よく形成することができるので、厚さ０．３〜
０．５ｍｍの非常に薄い半導体装置を得ることができる
。
■ 半導体チップ１１と絶縁基板１４との接合に際し、
熱圧着法を用いる場合のような応力がほとんど加わらな
いため、半導体チップ１１のＡｊ２電極１３．・・・を
トランジスタ、拡散層等の内部素子上に配することがで
きる。このため、素子設計の自由度が大きくなり、素子
の微細化傾向に対応することができる。
熱圧着法を用いる場合のような応力がほとんど加わらな
いため、半導体チップ１１のＡｊ２電極１３．・・・を
トランジスタ、拡散層等の内部素子上に配することがで
きる。このため、素子設計の自由度が大きくなり、素子
の微細化傾向に対応することができる。
■ 半導体チップ１１の表面が外気にさらされないので
、十分に信頼性を高めることができる。
、十分に信頼性を高めることができる。
なお、上記実施例では半導体チップ１１と絶縁基板１４
とを接合するための誘電材料として半田を用いたが、他
の適当な誘電材料を用いてもよいことは勿論である。
とを接合するための誘電材料として半田を用いたが、他
の適当な誘電材料を用いてもよいことは勿論である。
以上説明した如く、本発明に係る薄型半導体装置によれ
ば、薄型で価格の低減を達成でき３も−＋ Ｚ”Ｊ＋
Ｓ 。
ば、薄型で価格の低減を達成でき３も−＋ Ｚ”Ｊ＋
Ｓ 。
か←Ｑ４嬶４−Ｐ
第１図は、本発明の一実施例の断面図、第２図は従来の
薄型半導体装置の断面図である。 １１・・・半導体チップ（サファイア基板）、１２・・
・保護膜、１３・・・電極、１４・・・絶縁基板、１５
・・・配線パターン、１６・・・枠、１７・・・樹脂封
止層。
薄型半導体装置の断面図である。 １１・・・半導体チップ（サファイア基板）、１２・・
・保護膜、１３・・・電極、１４・・・絶縁基板、１５
・・・配線パターン、１６・・・枠、１７・・・樹脂封
止層。
Claims (1)
- サファイア基板に所定の素子を形成してなる半導体チ
ップと、所定の配線が形成され、前記素子の表面に導電
部材を介して接続された絶縁基板と、前記素子の側面周
辺領域を封止する樹脂封止層とを具備することを特徴と
する薄型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17962984A JPS6158248A (ja) | 1984-08-29 | 1984-08-29 | 薄型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17962984A JPS6158248A (ja) | 1984-08-29 | 1984-08-29 | 薄型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158248A true JPS6158248A (ja) | 1986-03-25 |
Family
ID=16069103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17962984A Pending JPS6158248A (ja) | 1984-08-29 | 1984-08-29 | 薄型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158248A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416312A (en) * | 1987-07-10 | 1989-01-19 | Kobe Steel Ltd | Cutting device for long material |
| US6515869B2 (en) | 1997-05-26 | 2003-02-04 | Nec Corporation | Supporting substrate for a semiconductor bare chip |
| EP1337135A3 (en) * | 2002-02-14 | 2005-05-11 | Alps Electric Co., Ltd. | High frequency unit |
| KR101087556B1 (ko) | 2011-03-08 | 2011-11-29 | 실리기업 주식회사 | 최초 설치로 맨홀 목의 높이 조절이 영구 가능한 다기능 맨홀 뚜껑 및 틀 장치 |
-
1984
- 1984-08-29 JP JP17962984A patent/JPS6158248A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416312A (en) * | 1987-07-10 | 1989-01-19 | Kobe Steel Ltd | Cutting device for long material |
| US6515869B2 (en) | 1997-05-26 | 2003-02-04 | Nec Corporation | Supporting substrate for a semiconductor bare chip |
| EP1337135A3 (en) * | 2002-02-14 | 2005-05-11 | Alps Electric Co., Ltd. | High frequency unit |
| KR101087556B1 (ko) | 2011-03-08 | 2011-11-29 | 실리기업 주식회사 | 최초 설치로 맨홀 목의 높이 조절이 영구 가능한 다기능 맨홀 뚜껑 및 틀 장치 |
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