KR102465955B1 - 멀티칩 스택 반도체 패키지 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 전기적 패턴이 양면에 각각 형성된 한 개 이상의 제1기판(110), 제1기판(110) 하면의 금속층(111)에 전기적으로 접합되고, 한 개 이상의 전기적 단자(121)가 형성된 한 개 이상의 제1반도체칩(120), 제1기판(110) 상면의 금속층(113)에 전기적으로 접합되고, 한 개 이상의 전기적 단자(131)가 형성된 한 개 이상의 제2반도체칩(130), 전기적 패턴이 형성되어, 제1반도체칩(120)의 하면에 전기적으로 접합되는 제2기판(140), 전기적 패턴이 형성되어, 제2반도체칩(130)의 하면에 전기적으로 접합되는 제3기판(150), 제1기판(110)과 제1반도체칩(120)과 제2반도체칩(130)을 감싸서 전기적으로 절연하는 봉지재(160), 및 제1기판(110) 내지 제3기판(150) 중 어느 한 개 이상의 기판으로 전기적 신호를 전달하도록 봉지재(160) 외부로 노출되는 한 개 이상의 터미널단자(170)를 포함하고, 제1기판(110)을 기준으로 상하에 각각 스택되어 접합된 제1반도체칩(120)의 상면과 제2반도체칩(130)의 상면 사이의 칩간 거리(T)는 0.15mm 내지 2.0mm 범위 이내이도록 형성하여서, 두께를 줄여 박형화하면서 반도체칩의 집적률을 높이고 휨 현상 및 폼 팩터를 최소화할 수 있는, 멀티칩 스택 반도체 패키지 및 이의 제조방법을 개시한다.

Description

멀티칩 스택 반도체 패키지 및 이의 제조방법{MULTI-CHIP STACK SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 중간 기판을 기준으로 상하로 스택되어 접합된 반도체칩 사이의 칩간 높이(거리)를 낮추어 형성하여, 전체 두께를 줄여 박형화하면서 반도체칩의 집적률을 높이고, 기판의 휨 현상 및 폼 팩터를 최소화할 수 있는, 멀티칩 스택 반도체 패키지 및 이의 제조방법에 관한 것이다.
최근, 반도체 패키지의 경량화, 소형화, 고속화, 다기능화 및 고성능화 요구에 따라, 전기적 신뢰성을 유지하고 제조비용을 절감하면서도 이러한 요구를 충족할 수 있도록 멀티칩 구조가 개발되고 있는 추세이다.
또한, 반도체 웨이퍼에 가공된 반도체칩을 외부 환경으로부터 보호하고 회로 부품과 기판을 전기적으로 연결시켜 주는 패키징의 기술도 점점 발전하고 있다.
예컨대, 반도체칩 패키지는 단자 구조와 형태에서 따라 패키지 내에 하나의 반도체칩을 실장하는 구조에서, 반도체칩을 수평 또는 수직적으로 실장한 멀티칩 구조로 발전하고 있고, 반도체칩 패키지를 3차원으로 적층한 구조의 멀티 스택 패키지도 개시되고 있다.
한편, 종래의 멀티칩 스택 반도체 패키지에서, 복수의 반도체칩이 본딩와이어에 의해 전기적으로 연결될 때, 아래에 위치하는 반도체칩에 비해서 위쪽에 위치하는 반도체칩에 연결된 본딩와이어의 루프 길이가 길고 높기 때문에, 전체적인 패키지의 두께를 증가시키는 요인으로 작용하기도 한다.
또한, 와이어본딩을 위해서는 적층된 반도체칩과 리드 간에 필요한 간격을 유지해 주어야 하기 때문에, 멀티칩 스택 반도체 패키지의 넓이가 커지는 요인으로 작용하여, 와이어본딩 공정으로 인해 전체적인 멀티칩 스택 반도체 패키지의 크기가 커져 경량화, 소형화, 고속화, 다기능화 및 고성능화 요구를 충족시킬 수 없는 한계가 있다.
한국 등록특허공보 제10-13528148호 (멀티칩 스택 반도체 패키지, 2014.01.20) 한국 등록특허공보 제10-1058986호 (수지 밀봉형 반도체 장치와 그 제조 방법, 반도체 장치용 기재 및 적층형 수지 밀봉형 반도체 장치, 2011.08.23)
본 발명의 사상이 이루고자 하는 기술적 과제는, 중간 기판을 기준으로 상하로 스택되어 접합된 반도체칩 사이의 칩간 높이(거리)를 낮추어 형성하여, 전체 두께를 줄여 박형화하면서 반도체칩의 집적률을 높이고, 기판의 휨 현상 및 폼 팩터를 최소화할 수 있는, 멀티칩 스택 반도체 패키지 및 이의 제조방법을 제공하는 데 있다.
전술한 목적을 달성하고자, 본 발명의 일 실시예는, 전기적 패턴이 양면에 각각 형성된 한 개 이상의 제1기판; 상기 제1기판 하면의 금속층에 전기적으로 접합되고, 일면에 한 개 이상의 전기적 단자가 형성된 한 개 이상의 제1반도체칩; 상기 제1기판 상면의 금속층에 전기적으로 접합되고, 일면에 한 개 이상의 전기적 단자가 형성된 한 개 이상의 제2반도체칩; 상기 제1반도체칩의 타면에 접합되는 제2기판; 상기 제2반도체칩의 타면에 접합되는 제3기판; 상기 제1기판과 상기 제1반도체칩과 상기 제2반도체칩을 감싸는 봉지재; 및 상기 제1기판 내지 상기 제3기판 중 어느 한 개 이상의 기판으로 전기적 신호를 전달하도록 상기 봉지재 외부로 일부 또는 전부가 노출되는 한 개 이상의 터미널단자;를 포함하고, 상기 제1기판을 기준으로 상하에 각각 접합된 상기 제1반도체칩의 일면과 상기 제2반도체칩의 일면 사이의 칩간 거리는 0.15mm 내지 2.0mm 범위 이내인, 멀티칩 스택 반도체 패키지를 제공한다.
또한, 상기 제1기판은 한 개 이상의 하단 금속층과 한 개 이상의 절연층과 한 개 이상의 상단 금속층이 순차적으로 적층된 구조로 형성될 수 있다.
또한, 상기 하단 금속층 및 상기 상단 금속층 중 어느 하나 이상의 두께는 상기 절연층의 두께보다 클 수 있다.
또한, 상기 제1기판의 상면 또는 하면의 금속층은 Cu 또는 Al 소재를 전체 중량비의 50% 이상을 포함할 수 있다.
또한, 상기 제1기판은 PCB 소재일 수 있다.
또한, 상기 절연층은 Al2O3, AlN, 또는 Si3N4로 구성되는 세라믹 계열의 소재를 포함할 수 있다.
또한, 상기 절연층의 비아홀을 통해 상기 하단 금속층과 상기 상단 금속층은 전기적으로 연결될 수 있다.
또한, 상기 제1반도체칩 또는 상기 제2반도체칩은, GaN, MOSFET, IGBT 또는 다이오드 소자일 수 있다.
또한, 상기 제1반도체칩 및 상기 제2반도체칩의 상기 전기적 단자는 각각 상기 제1반도체칩 및 상기 제2반도체칩의 상면에 형성될 수 있다.
또한, 상기 전기적 단자는 한 개 이상의 게이트, 한 개 이상의 소스, 한 개 이상의 드레인 또는 이들의 조합일 수 있다.
또한, 상기 소스 단자 또는 상기 드레인 단자의 수가 3개 내지 15개일 수 있다.
또한, 한 개 이상의 상기 드레인 단자는, 상기 소스 단자 사이에 형성될 수 있다.
또한, 상기 제1반도체칩의 일면 또는 상기 제2반도체칩의 일면은 상기 제1기판에 솔더 계열의 접합제, 또는 Ag나 Cu 소재가 50중량% 이상 함유된 접착제에 의해 전기적으로 접합될 수 있다.
또한, 상기 제1반도체칩의 타면은 상기 제2기판에 전도성 소재 또는 절연 소재로 이루어진 접착제에 의해 접합되거나, 또는 상기 제2반도체칩의 타면은 상기 제3기판에 전도성 소재 또는 절연 소재로 이루어진 접착제에 의해 접합될 수 있다.
또한, 상기 절연 소재는 접착층, 절연필름층 및 접착층이 순차 적층된 구조로 이루어질 수 있다.
또한, 상기 제2기판 또는 상기 제3기판은 금속 소재로 이루어질 수 있다.
또한, 상기 제2기판 또는 상기 제3기판은 PCB로 이루어질 수 있다.
또한, 상기 제2기판 또는 상기 제3기판은 절연기판일 수 있다.
또한, 상기 절연기판은 하나 이상의 금속층, 하나 이상의 절연층 및 하나 이상의 금속층으로 순차 적층된 구조이거나, 또는 하나 이상의 금속층 및 하나 이상의 절연층으로 적층된 구조로 이루어질 수 있다.
또한, 상기 제2기판 및 상기 제3기판 중 어느 한 개 이상의 기판은 상기 봉지재의 일면으로 일부 또는 전부가 외부로 노출될 수 있다.
또한, 한 개 이상의 상기 터미널단자는 상기 제1기판 상에 접합되어 전기적으로 연결될 수 있다.
또한, 한 개 이상의 상기 터미널단자는 상기 제2기판 또는 상기 제3기판 상에 접합되어 전기적으로 연결될 수 있다.
또한, 상기 터미널단자는 초음파 웰딩에 의해 상기 제2기판 또는 상기 제3기판 상에 접합될 수 있다.
또한, 상기 터미널단자는 상기 제1기판 내지 상기 제3기판 중 어느 한 개 이상의 기판 상에 전기적 연결체를 개재하여 전기적으로 연결될 수 있다.
한편, 본 발명의 다른 실시예는, 전기적 패턴이 양면에 각각 형성된 한 개 이상의 제1기판을 준비하는 단계; 일면에 한 개 이상의 전기적 단자가 형성된 한 개 이상의 제1반도체칩을 상기 제1기판 하면의 금속층에 전기적으로 접합하는 단계; 일면에 한 개 이상의 전기적 단자가 형성된 한 개 이상의 제2반도체칩을 상기 제1기판 상면의 금속층에 전기적으로 접합하는 단계; 제2기판을 상기 제1반도체칩의 타면에 접합하는 단계; 제3기판을 상기 제2반도체칩의 타면에 접합하는 단계; 봉지재로 상기 제1기판과 상기 제1반도체칩과 상기 제2반도체칩을 감싸서 패키지를 형성하는 단계;를 포함하되, 상기 제1기판 내지 상기 제3기판 중 어느 한 개 이상의 기판으로 전기적 신호를 전달하는 한 개 이상의 터미널단자가 상기 봉지재 외부로 일부 또는 전부가 노출되도록 하고, 상기 제1기판을 기준으로 상하에 각각 접합된 상기 제1반도체칩의 일면과 상기 제2반도체칩의 일면 사이의 칩간 거리는 0.15mm 내지 2.0mm 범위 이내인, 멀티칩 스택 반도체 패키지 제조방법을 제공한다.
또한, 상기 제2기판 및 상기 제3기판 중 어느 한 개 이상의 기판의 일면의 일부 또는 전부가, 상기 봉지재 일측면 또는 양측면으로 노출되도록 형성될 수 있다.
본 발명에 의하면, 중간 기판을 기준으로 상하로 스택되어 접합된 반도체칩 사이의 칩간 높이(거리)를 0.15mm 내지 2.0mm 범위로 형성하여, 전체 두께를 줄여 박형화하면서 반도체칩의 집적률을 높이고, 기판의 휨 현상 및 폼 팩터를 최소화할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 의한 멀티칩 스택 반도체 패키지의 구조를 개략적으로 도시한 것이다.
도 2 및 도 3은 도 1의 멀티칩 스택 반도체 패키지의 다양한 구조를 예시한 것이다.
도 4 및 도 5는 도 1의 멀티칩 스택 반도체 패키지의 반도체칩의 전극구조를 각각 예시한 것이다.
도 6 및 도 7은 본 발명의 다른 실시예에 의한 멀티칩 스택 반도체 패키지 제조방법의 공정도를 개략적으로 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 멀티칩 스택 반도체 패키지는, 전기적 패턴이 양면에 각각 형성된 한 개 이상의 제1기판(110), 제1기판(110) 하면의 금속층(111)에 전기적으로 접합되고, 일면에 한 개 이상의 전기적 단자(121)가 형성된 한 개 이상의 제1반도체칩(120), 제1기판(110) 상면의 금속층(113)에 전기적으로 접합되고, 일면에 한 개 이상의 전기적 단자(131)가 형성된 한 개 이상의 제2반도체칩(130), 전기적 패턴이 형성되어, 제1반도체칩(120)의 타면에 전기적으로 접합되는 제2기판(140), 전기적 패턴이 형성되어, 제2반도체칩(130)의 타면에 전기적으로 접합되는 제3기판(150), 제1기판(110)과 제1반도체칩(120)과 제2반도체칩(130)을 감싸는 봉지재(160), 및 제1기판(110) 내지 제3기판(150) 중 어느 한 개 이상의 기판으로 전기적 신호를 전달하도록 봉지재(160) 외부로 일부 또는 전부가 노출되는 한 개 이상의 터미널단자(170)를 포함하고, 제1기판(110)을 기준으로 상하에 각각 스택되어 접합된 제1반도체칩(120)의 일면과 제2반도체칩(130)의 일면 사이의 칩간 거리(T)는 0.15mm 내지 2.0mm 범위 이내이도록 형성하여서, 두께를 줄여 박형화하면서 반도체칩의 집적률을 높이고 휨 현상 및 폼 팩터를 최소화하는 것을 요지로 한다.
이하, 도 1 내지 도 5를 참조하여, 전술한 구성의 멀티칩 스택 반도체 패키지를 구체적으로 상술하면 다음과 같다.
우선, 제1기판(110)은 한 개 이상으로 구성된 PCB 소재일 수 있고, 상하 양면에는 전기적 패턴이 각각 형성된다.
여기서, 도 1 및 도 6의 (a)를 참고하면, 전기적 패턴이 형성된 제1기판(110)의 금속층(111,113)은 Cu 또는 Al 소재를 전체 중량비의 50% 이상을 포함할 수 있다.
한편, 상하 양면의 금속층(111,113) 사이에 개재된 제1기판(110)의 절연층(112)은 Al2O3 또는 AlN 또는 Si3N4로 구성되는 세라믹 계열의 소재를 포함하여 상하 양면의 금속층(111,113)에 형성된 전기적 패턴을 절연시킨다.
즉, 제1기판(110)은 한 개 이상의 하단 금속층(111)과 한 개 이상의 절연층(112)과 한 개 이상의 상단 금속층(113)이 순차적으로 적층된 구조로 형성될 수 있고, 절연층(112)에 관통 형성된 비아홀(via hole)(114)을 통해 하단 금속층(111)과 상단 금속층(113)은 전기적으로 연결되어서, 상하 양면에 각각 접합된 제1반도체칩(120) 및 제2반도체칩(130)으로 전기적 신호를 동시에 인가할 수 있다.
또한, 한 개 이상의 금속층(111,113)의 두께는 절연층(112)의 두께보다 클 수 있다.
다음, 제1반도체칩(120)은 한 개 이상의 전기적 단자(121), 즉 다양한 형상으로 패턴형성된 한 개 이상의 게이트 단자(G), 소스 단자(S) 및/또는 드레인 단자(D)를 구비하고(도 4 및 도 5 참조) 한 개 이상으로 구성되어, 제1기판(110) 하면의 금속층, 즉 하단 금속층(111)에 전기적 단자(121)를 통해 전기적으로 접합된다.
한편, 제1반도체칩(120)은, GaN (GaN FET) 또는 MOSFET 또는 IGBT 또는 다이오드 소자일 수 있고, 도 1에 확대도시된 바와 같이, 전기적 단자(121)는 제1반도체칩(120)의 일면(상면)에 각각 전기적으로 연결되어 형성될 수 있다.
또한, 소스 단자(S) 또는 드레인 단자(D)의 수가 3개 내지 15개일 수 있고, 이에 상응하는 개수의 제1반도체칩(120)이 제1기판(110) 하면에 탑재될 수 있다.
또한, 도 4 및 도 5에 도시된 바와 같이, 한 개 이상의 드레인 단자(D)는, 소스 단자(S) 사이에 교대로 패턴형성될 수 있다.
또한, 도 1에 확대도시된 바와 같이, 제1반도체칩(120)의 전기적 단자(121)는 제1기판(110)에 솔더 계열의 접합제(122), 또는 Ag나 Cu 소재가 50중량% 이상 함유된 접착제에 의해 전기적으로 접합될 수 있다.
다음, 제2반도체칩(130)은 한 개 이상의 전기적 단자(131), 즉 다양한 형상으로 패턴형성된 한 개 이상의 게이트 단자(G), 소스 단자(S) 및/또는 드레인 단자(D)를 구비하고(도 4 및 도 5 참조) 한 개 이상으로 구성되어, 제1기판(110) 상면의 금속층, 즉 상단 금속층(113)에 전기적 단자(131)를 통해 전기적으로 접합된다.
한편, 제2반도체칩(130)은, GaN (GaN FET) 또는 MOSFET 또는 IGBT 또는 다이오드 소자일 수 있고, 도 1에 확대도시된 바와 같이, 전기적 단자(131)는 제2반도체칩(130)의 일면(상면)에 각각 전기적으로 연결되어 형성될 수 있다.
또한, 소스 단자(S) 또는 드레인 단자(D)의 수가 3개 내지 15개일 수 있고, 이에 상응하는 개수의 제2반도체칩(130)이 제1기판(110) 상면에 탑재될 수 있다.
또한, 도 4 및 도 5에 도시된 바와 같이, 한 개 이상의 드레인 단자(D)는, 소스 단자(S) 사이에 교대로 패턴형성될 수 있다.
또한, 도 1에 확대도시된 바와 같이, 제2반도체칩(130)의 전기적 단자(131)는 제1기판(110)에 솔더 계열의 접합제(132), 또는 Ag나 Cu 소재가 50중량% 이상 함유된 접착제에 의해 전기적으로 접합될 수 있다.
한편, 앞서 언급한 제1반도체칩(120) 및 제2반도체칩(130) 이외에, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 전력 정류기, 전력 레귤레이터 또는 그 조합체의 전력 반도체가 적용될 수도 있다.
다음, 제2기판(140)은 제1반도체칩(120)의 타면(하면)에 접합된다.
여기서, 도 1에 확대도시된 바와 같이, 제1반도체칩(120)은 제2기판(140)에 전도성 소재 또는 절연 소재로 이루어진 접착제(141)에 의해 접합되어 제1반도체칩(120)에 전기적으로 연결되어 구성되거나, 전기적으로 절연되어 구성될 수 있다.
예컨대, 전도성 소재로 이루어진 접착제(141)는 40중량% 이상의 Sn을 함유하거나, 50중량% 이상의 Ag 또는 Cu를 함유할 수 있다.
한편, 절연 소재는 접착층과 절연필름층과 접착층으로 적층된 구조로 이루어질 수 있다.
또한, 제2기판(140)은 금속 소재로 이루어지거나, PCB로 이루어질 수 있다.
또는, 제2기판(140)은 절연기판일 수 있고, 도시되지는 않았으나, 절연기판은 하나 이상의 금속층과 하나 이상의 절연층과 하나 이상의 금속층으로 순차 적층된 구조, 또는 하나 이상의 금속층과 하나 이상의 절연층으로 적층된 구조로 이루어질 수 있다.
다음, 제3기판(150)은 제2반도체칩(130)의 타면(하면)에 접합된다.
여기서, 도 1에 확대도시된 바와 같이, 제2반도체칩(130)은 제3기판(150)에 전도성 소재 또는 절연 소재로 이루어진 접착제(151)에 의해 접합되어 제2반도체칩(130)에 전기적으로 연결되어 구성되거나, 전기적으로 절연되어 구성될 수 있다.
한편, 절연 소재는 접착층과 절연필름층과 접착층으로 적층된 구조로 이루어질 수 있다.
또한, 제3기판(150)은 금속 소재로 이루어지거나, PCB로 이루어질 수 있다.
또는, 제3기판(150)은 절연기판일 수 있고, 도시되지는 않았으나, 절연기판은 하나 이상의 금속층과 하나 이상의 절연층과 하나 이상의 금속층으로 순차 적층된 구조, 또는 하나 이상의 금속층과 하나 이상의 절연층으로 적층된 구조로 이루어질 수 있다.
다음, 봉지재(160)는 제1기판(110)과 제1반도체칩(120)과 제2반도체칩(130)을 감싸서 전기적으로 절연하여 보호하는 반도체 회로보호용 절연체로서, EMC(Epoxy Molding Compound)로 이루어질 수 있으나, 이에 한정되지 않고, PPS(PolyPhenylene Sulfide) 또는 PBT(PolyButylene Terephtalate) 소재로 형성할 수도 있다.
한편, 제2기판(140) 또는 제3기판(150) 중 어느 한 개 이상의 기판의 일면 또는 전부는 봉지재(160)의 일면 또는 양면으로 적어도 일부가 외부로 노출되도록 하여서, 방열하도록 하거나, 별도의 히트싱크를 봉지재(160) 외부로 노출된 제2기판(140) 또는 제3기판(150)의 일면에 부착하여 방열하도록 할 수도 있다.
여기서, 제2기판(140) 또는 제3기판(150)의 노출된 일면은 전체 기판면적 대비 90% 이상으로 봉지재(160) 외부로 노출되도록 하여 방열효과를 최대화하도록 할 수도 있다.
다음, 터미널단자(170)는 한 개 이상으로 구성되어, 제1기판(110) 내지 제3기판(150) 중 어느 한 개 이상의 기판으로 전기적 신호를 전달하도록 봉지재(160) 외부로 일부 또는 전부가 노출된다.
한편, 도 1 및 도 2의 (a)에 도시된 바와 같이, 한 개 이상의 터미널단자(170)의 일측은 제1기판(110) 상에 접합되어 전기적으로 연결되고 타측은 봉지재(160) 외부로 노출되어 연장형성될 수 있다.
또는, 도 2의 (b)에 도시된 바와 같이, 한 개 이상의 터미널단자(170)의 일측은 제2기판(140) 또는 제3기판(150) 상에 접합되어 전기적으로 연결되고 타측은 봉지재(160) 외부로 노출되어 연장형성될 수 있다.
여기서, 터미널단자(170)는 초음파 웰딩에 의해 제2기판(140) 또는 제3기판(150) 상에 접합될 수 있다.
또한, 터미널단자(170)를 제2기판(140) 또는 제3기판(150) 상에 직접 연결하지 않고, 터미널단자(170)는 제1기판(110) 내지 제3기판(150) 중 어느 한 개 이상의 기판 상에 별도의 전기적 연결체(171,172)를 개재하여 전기적으로 연결될 수도 있는데, 도 3의 (a)에 도시된 바와 같이, 제2기판(140)의 상면과 터미널단자(170) 또는 제3기판(150)의 상면과 터미널단자(170)를 와이어본딩(171)에 의해 전기적으로 연결하거나, 도 3의 (b)에 도시된 바와 같이, 제2기판(140)의 상면과 터미널단자(170) 또는 제3기판(150)의 상면과 터미널단자(170)를 전도성 클립(172)에 의해 전기적으로 연결할 수도 있다.
또한, 도시하지는 않았으나, 전기적 연결체로서 와이어본딩(171)과 전도성 클립(172)을 필요에 따라 혼합 적용하여 전기적으로 연결할 수도 있다.
여기서, 전기적 연결체(171,172)는 Au, Al 또는 Cu 단일소재로 이루어지거나, Au, Al 및 Cu 중 어느 한 개 이상을 포함하는 복합소재로 이루어질 수 있다.
한편, 도 6 및 도 7은 본 발명의 다른 실시예에 의한 멀티칩 스택 반도체 패키지 제조방법의 공정도를 개략적으로 도시한 것으로서, 이를 참조하여, 본 발명의 다른 실시예에 의한 멀티칩 스택 반도체 패키지 제조방법을 구체적으로 상술하면 다음과 같다.
우선, 도 6의 (a)에 도시된 바와 같이, 전기적 패턴이 양면에 각각 형성된 한 개 이상의 제1기판(110)을 준비한다.
후속하여, 도 6의 (b)에 도시된 바와 같이, 일면에 한 개 이상의 전기적 단자(121)가 형성된 한 개 이상의 제1반도체칩(120)을 제1기판(110) 하면의 금속층, 즉 하단 금속층(111)에 접합제(122)를 개재하여 전기적으로 접합한다.
후속하여, 도 6의 (c)에 도시된 바와 같이, 일면에 한 개 이상의 전기적 단자(131)가 형성된 한 개 이상의 제2반도체칩(130)을 제1기판(110) 상면의 금속층, 즉 상단 금속층(113)에 접합제(132)를 개재하여 전기적으로 접합한다.
후속하여, 도 6의 (d)에 도시된 바와 같이, 제1반도체칩(120)의 하면 및 제2반도체칩(130)의 하면에 각각 접착제(141,151)를 도포한 후, 도 7의 (e)에 도시된 바와 같이, 제2기판(140)을 제1반도체칩(120)의 타면(하면)에 접합하고, 도 7의 (f)에 도시된 바와 같이, 제3기판(150)을 제2반도체칩(130)의 타면(하면)에 접합한다.
후속하여, 전기적으로 절연하는 봉지재(160)로 제1기판(110)과 제1반도체칩(120)과 제2반도체칩(130)을 감싸서 패키지를 형성한다.
여기서, 도 7의 (g)에 도시된 바와 같이, 제1기판(110) 내지 제3기판(150) 중 어느 한 개 이상의 기판으로 전기적 신호를 전달하는 한 개 이상의 터미널단자(170)가 봉지재(160) 외부로 일부 또는 전부가 노출되도록 하고, 제1기판(110)을 기준으로 상하에 각각 스택되어 접합된 제1반도체칩(120)의 일변(상면)과 제2반도체칩(130)의 일면(상면) 사이의 칩간 거리(T)(도 1 참조)는 0.15mm 내지 2.0mm 범위 이내인, 멀티칩 스택 반도체 패키지를 제공한다.
또한, 제2기판(140) 또는 제3기판(150) 중 어느 한 개 이상의 기판의 일면의 일부 또는 전부가 봉지재(160)의 일측면 또는 양측면으로 노출되도록 하여서, 방열하도록 하거나, 별도의 히트싱크를 봉지재(160) 외부로 노출된 제2기판(140) 또는 제3기판(150)의 일면에 부착하여 방열하도록 할 수도 있다.
따라서, 전술한 바와 같은 멀티칩 스택 반도체 패키지 및 이의 제조방법에 의해서, 중간 기판을 기준으로 상하로 스택되어 접합된 반도체칩 사이의 칩간 높이(거리)를 0.15mm 내지 2.0mm 범위로 형성하여, 전체 두께를 줄여 박형화하면서 반도체칩의 집적률을 높이고, 기판의 휨 현상 및 폼 팩터를 최소화할 수 있다.
이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.
110 : 제1기판 111 : 하단 금속층
112 : 절연층 113 : 상단 금속층
114 : 비아홀 120 : 제1반도체칩
121 : 전기적 단자 G : 게이트 단자
S : 소스 단자 D : 드레인 단자
122 : 접합제 130 : 제2반도체칩
131 : 전기적 단자 132 : 접합제
140 : 제2기판 141 : 접착제
150 : 제3기판 151 : 접착제
160 : 봉지재 170 : 터미널단자
171 : 와이어본딩 172 : 전도성 클립

Claims (26)

  1. 전기적 패턴이 양면에 각각 형성된 한 개 이상의 제1기판;
    상기 제1기판 하면의 금속층에 전기적으로 접합되고, 일면에 한 개 이상의 전기적 단자가 형성된 한 개 이상의 제1반도체칩;
    상기 제1기판 상면의 금속층에 전기적으로 접합되고, 일면에 한 개 이상의 전기적 단자가 형성된 한 개 이상의 제2반도체칩;
    상기 제1반도체칩의 타면에 접합되는 제2기판;
    상기 제2반도체칩의 타면에 접합되는 제3기판;
    상기 제1기판과 상기 제1반도체칩과 상기 제2반도체칩을 감싸는 봉지재; 및
    상기 제1기판 내지 상기 제3기판 중 어느 한 개 이상의 기판으로 전기적 신호를 전달하도록 상기 봉지재 외부로 일부 또는 전부가 노출되는 한 개 이상의 터미널단자;를 포함하고,
    상기 제1기판을 기준으로 상하에 각각 접합된 상기 제1반도체칩의 일면과 상기 제2반도체칩의 일면 사이의 칩간 거리는 0.15mm 내지 2.0mm 범위 이내이며,
    상기 제1기판은 한 개 이상의 하단 금속층과 한 개 이상의 절연층과 한 개 이상의 상단 금속층이 순차적으로 적층된 구조로 형성되고,
    상기 하단 금속층 및 상기 상단 금속층 중 어느 하나 이상의 두께는 상기 절연층의 두께보다 큰 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1기판의 상면 또는 하면의 금속층은 Cu 또는 Al 소재를 전체 중량비의 50% 이상을 포함하는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1기판은 PCB 소재인 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 절연층은 Al2O3, AlN, 또는 Si3N4로 구성되는 세라믹 계열의 소재를 포함하는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 절연층의 비아홀을 통해 상기 하단 금속층과 상기 상단 금속층은 전기적으로 연결되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1반도체칩 또는 상기 제2반도체칩은, GaN, MOSFET, IGBT 또는 다이오드 소자인 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1반도체칩 및 상기 제2반도체칩의 상기 전기적 단자는 각각 상기 제1반도체칩 및 상기 제2반도체칩의 상면에 형성되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 전기적 단자는 한 개 이상의 게이트, 한 개 이상의 소스, 한 개 이상의 드레인 또는 이들의 조합인 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 소스 단자 또는 상기 드레인 단자의 수가 3개 내지 15개인 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  12. 제 10 항에 있어서,
    한 개 이상의 상기 드레인 단자는, 상기 소스 단자 사이에 형성되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제1반도체칩의 일면 또는 상기 제2반도체칩의 일면은 상기 제1기판에 솔더 계열의 접합제, 또는 Ag나 Cu 소재가 50중량% 이상 함유된 접착제에 의해 전기적으로 접합되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 제1반도체칩의 타면은 상기 제2기판에 전도성 소재 또는 절연 소재로 이루어진 접착제에 의해 접합되거나, 또는
    상기 제2반도체칩의 타면은 상기 제3기판에 전도성 소재 또는 절연 소재로 이루어진 접착제에 의해 접합되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 절연 소재는 접착층, 절연필름층 및 접착층이 순차 적층된 구조로 이루어진 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 제2기판 또는 상기 제3기판은 금속 소재로 이루어진 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  17. 제 1 항에 있어서,
    상기 제2기판 또는 상기 제3기판은 PCB로 이루어진 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  18. 제 1 항에 있어서,
    상기 제2기판 또는 상기 제3기판은 절연기판인 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 절연기판은 하나 이상의 금속층, 하나 이상의 절연층 및 하나 이상의 금속층으로 순차 적층된 구조이거나, 또는 하나 이상의 금속층 및 하나 이상의 절연층으로 적층된 구조로 이루어진 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  20. 제 1 항에 있어서,
    상기 제2기판 및 상기 제3기판 중 어느 한 개 이상의 기판은 상기 봉지재의 일면으로 일부 또는 전부가 외부로 노출되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  21. 제 1 항에 있어서,
    한 개 이상의 상기 터미널단자는 상기 제1기판 상에 접합되어 전기적으로 연결되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  22. 제 1 항에 있어서,
    한 개 이상의 상기 터미널단자는 상기 제2기판 또는 상기 제3기판 상에 접합되어 전기적으로 연결되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  23. 제 22 항에 있어서,
    상기 터미널단자는 초음파 웰딩에 의해 상기 제2기판 또는 상기 제3기판 상에 접합되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  24. 제 1 항에 있어서,
    상기 터미널단자는 상기 제1기판 내지 상기 제3기판 중 어느 한 개 이상의 기판 상에 전기적 연결체를 개재하여 전기적으로 연결되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지.
  25. 전기적 패턴이 양면에 각각 형성된 한 개 이상의 제1기판을 준비하는 단계;
    일면에 한 개 이상의 전기적 단자가 형성된 한 개 이상의 제1반도체칩을 상기 제1기판 하면의 금속층에 전기적으로 접합하는 단계;
    일면에 한 개 이상의 전기적 단자가 형성된 한 개 이상의 제2반도체칩을 상기 제1기판 상면의 금속층에 전기적으로 접합하는 단계;
    제2기판을 상기 제1반도체칩의 타면에 접합하는 단계;
    제3기판을 상기 제2반도체칩의 타면에 접합하는 단계;
    봉지재로 상기 제1기판과 상기 제1반도체칩과 상기 제2반도체칩을 감싸서 패키지를 형성하는 단계;를 포함하되,
    상기 제1기판 내지 상기 제3기판 중 어느 한 개 이상의 기판으로 전기적 신호를 전달하는 한 개 이상의 터미널단자가 상기 봉지재 외부로 일부 또는 전부가 노출되도록 하고, 상기 제1기판을 기준으로 상하에 각각 접합된 상기 제1반도체칩의 일면과 상기 제2반도체칩의 일면 사이의 칩간 거리는 0.15mm 내지 2.0mm 범위 이내이며,
    상기 제1기판은 한 개 이상의 하단 금속층과 한 개 이상의 절연층과 한 개 이상의 상단 금속층이 순차적으로 적층된 구조로 형성되고,
    상기 하단 금속층 및 상기 상단 금속층 중 어느 하나 이상의 두께는 상기 절연층의 두께보다 큰 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지 제조방법.
  26. 제 25 항에 있어서,
    상기 제2기판 및 상기 제3기판 중 어느 한 개 이상의 기판의 일면의 일부 또는 전부가, 상기 봉지재 일측면 또는 양측면으로 노출되도록 형성되는 것을 특징으로 하는,
    멀티칩 스택 반도체 패키지 제조방법.
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