KR101145664B1 - 플립칩 본딩을 통한 ３차원 적층 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명에 따른 3차원 적층 패키지는 적층의 단위체로, 반도체 칩; 및 반도체 칩이 실장되고, 상기 반도체 칩이 실장되는 실장면에 전도성 패턴이 형성되며, 상기 전도성 패턴과 연결되어 상기 실장면과 상기 실장면의 대향면을 관통하는 비아(via)가 형성된 유연성 기판;을 포함하며, 유연성 기판의 상부에 실장된 반도체 칩이 위치하도록 하여 다수개의 상기 단위체가 3차원으로 수직 적층되어 적층체를 이루며, 상기 적층체의 최하부에 위치한 단위체를 기준으로 n(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n번째 유연성 기판의 비아; n-1(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n-1번째 유연성 기판의 전도성 패턴; 및 상기 n번째 유연성 기판의 비아와 상기 n-1번째 유연성 기판의 전도성 패턴 사이에 구비되어 상기 n번째 유연성 기판의 비아와 상기 n-1번째 유연성 기판의 전도성 패턴을 전기적으로 연결하는 접속부재;에 의해, 상기 n번째 위치한 단위체의 반도체 칩과 상기 n-1번째 위치한 단위체의 반도체 칩이 전기적으로 연결되는 특징이 있다.

Description

플립칩 본딩을 통한 ３차원 적층 패키지 및 그 제조방법{Three-dimensionally stacked package and the fabrication method using flip chip bonding}

본 발명은 전도성 패턴이 형성된 유연성 기판 및 상기 기판의 일면 또는 양면에 실장된 반도체 칩을 적층 단위체로, 다수개의 단위체가 적층되며, 상기 적층된 단위체들의 전도성 패턴 간을 전기적으로 연결시키는 접속 부재에 의해 상기 단위체들의 반도체칩간 전기적 접속이 이루어지는 3차원 적층 패키지에 관한 것이다.

전자 패키지 기술은 반도체 소자에서부터 최종제품까지의 모든 단계를 포함하는 매우 광범위하고 다양한 시스템 제조기술로, 특히 전자제품들의 빠른 발전 속도에 맞추어 기기의 소형화, 경량화, 고성능화를 이루는 데 있어서 매우 중요한 기술이다.

전자 패키지기술은 최종전자 제품의 성능, 크기, 가격 및 신뢰성 등을 결정하는 매우 중요한 기술이다. 특히 고전기적 성능, 극소형/고밀도, 저 전력, 다기능, 초고속 신호 처리, 영구적 신뢰성을 추구하는 최근의 전자제품에 있어 극소형 패키지 부품은 컴퓨터, 정보통신, 이동 통신, 고급 가전제품 등의 필수 부품으로 요구되고 있다.

반도체 패키지의 소형화, 경량화, 고성능화 및 대용량화를 위해, 반도체 칩 자체의 집적도를 높이는 방법과 패키지의 구조를 특화시키는 방법이 시도되고 있으나, 신호지연 증가 현상에 의해 반도체 칩의 집적도 향상은 그 한계를 드러내고 있다. 이에 따라 보다 짧은 수직의 신호 배선을 가지며 단위 면적당 칩의 개수를 획기적으로 증가시킬 수 있고 서로 다른 종류의 칩들을 적층하여 복합적 기능을 얻을 수 있는 3차원 적층 패키지 기술에 대한 연구가 심화되고 있다.

3차원 적층 패키지는 웨이퍼 레벨에서 반도체칩을 직접적으로 적층하거나 기판에 실장된 반도체칩을 적층하는 기술로 나눠진다. 웨이퍼 레벨에서 반도체칩을 적층하는 기술은 적층된 칩들간의 전기적 연결을 위한 관통전극(TSV; Through Silicon Via)기술, 웨이퍼 박화 기술 및 웨이퍼간의 본딩 기술 개발이 선결되어야 한다. 기판에 실장된 반도체칩을 3차원으로 적층하는 기술은 일반적으로 리지드 기판에 반도체 칩을 실장하고 수지를 이용하여 실장된 반도체 칩을 감싸 보호한 단위 패키지를 적층의 기본 구조로 하여, 적층된 단위 패키지들은 반도체 칩이 실장되지 않은 리지드 기판 영역에 형성된 솔더 볼을 이용하여 전기적으로 접속되는 구조를 갖는다.

그러나, 기판에 실장된 반도체 칩을 적층하여 제조된 패키지의 경우, 패키지의 부피 감소에 한계가 있으며, 적층에 의해 반도체 칩 실장 영역에 국부적인 응력이 유발되는 문제점이 있으며, 패키지의 내구성이 낮고, 매우 빠르게 열화되는 한계가 있다.

본 발명의 목적은 기판 및 기판에 실장된 반도체 칩을 적층의 단위체로 하여, 웨이퍼 레벨의 패키지와 유사하게 극도로 경박화된 패키지를 제공하는 것이며, 적층되는 반도체 칩의 수에 제한이 없으며, 반도체 칩의 실장 영역에 유발되는 응력이 최소화되며, 반도체 칩의 실장 영역이 안정적으로 보호됨과 동시에 패키지 자체의 열화 및 파손이 방지되어 매우 높은 내구성을 갖는 패키지를 제공하는 것이다.

본 발명에 따른 3차원 적층 패키지는 후술하는 구조의 패키지(I) 및 후술하는 구조의 패키지(II)를 포함한다.

본 발명에 따른 3차원 적층 패키지(I)는 적층의 단위체로, 반도체 칩; 및 반도체 칩이 실장되고, 상기 반도체 칩이 실장되는 실장면에 전도성 패턴이 형성되며, 상기 전도성 패턴과 연결되어 상기 실장면과 상기 실장면의 대향면을 관통하는 비아(via)가 형성된 유연성 기판;을 포함하며, 유연성 기판의 상부에 실장된 반도체 칩이 위치하도록 하여 다수개의 상기 단위체가 3차원으로 수직 적층되어 적층체를 이루며, 상기 적층체의 최하부에 위치한 단위체를 기준으로 n(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n번째 유연성 기판의 비아; n-1(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n-1번째 유연성 기판의 전도성 패턴; 및 상기 n번째 유연성 기판의 비아와 상기 n-1번째 유연성 기판의 전도성 패턴 사이에 구비되어 상기 n번째 유연성 기판의 비아와 상기 n-1번째 유연성 기판의 전도성 패턴을 전기적으로 연결하는 접속부재;에 의해, 상기 n번째 위치한 단위체의 반도체 칩과 상기 n-1번째 위치한 단위체의 반도체 칩이 전기적으로 연결된 특징이 있다.

본 발명에 따른 3차원 적층 패키지(II)는, 적층의 단위체로, 둘 이상의 반도체 칩; 및 반도체 칩이 서로 대향하는 두 대향면 각각에 실장되고, 상기 반도체 칩이 실장되는 두 대향면 각각에 전도성 패턴이 형성되며, 상기 두 대향면 각각에 형성된 전도성 패턴이 상기 두 대향면을 관통하는 비아(via)에 의해 전기적으로 연결된 유연성 기판;을 포함하며, 다수개의 상기 단위체가 3차원으로 수직 적층되어 적층체를 이루며, 상기 적층체의 최하부에 위치한 단위체를 기준으로 n(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n번째 유연성 기판에 형성된 전도성 패턴과 n-1(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n-1번째 유연성 기판에 형성된 전도성 패턴 중, 상기 수직 적층에 의해 서로 마주하는 전도성 패턴을 전기적으로 연결하는 접속부재;에 의해, 상기 n번째 위치한 단위체의 둘 이상의 반도체 칩과 상기 n-1번째 위치한 단위체의 둘 이상의 반도체 칩이 전기적으로 연결된 특징이 있다.

본 발명에 따른 3차원 적층 패키지(I 또는 II)에 있어, 상기 접속부재는 유연 또는 무연 솔더; 이방 전도성 접착제; 또는 전도성 접착제인 특징이 있다.

보다 특징적으로, 상기 접속부재는 상기 n번째 유연성 기판의 비아와 접하여 형성된 솔더재와 상기 n-1번째 유연성 기판의 전도성 패턴과 접하여 형성된 솔더재가 초음파 또는 열에 의해 용융 접합된 것인 특징이 있다.

본 발명에 따른 3차원 적층 패키지(I 또는 II)에 있어, 상기 단위체는 두께 방향으로 관통하는 동공(cavity)이 형성된 리지드 판(rigid plate)을 더 포함하며, 상기 동공에 상기 반도체 칩이 위치하여 실장되도록 상기 리지드 판이 상기 유연성 기판에 부착된 특징이 있다.

보다 특징적으로, 상기 리지드 판은 상기 반도체 칩의 두께를 기준으로 1.1 내지 1.3배의 두께를 갖는다.

본 발명에 따른 3차원 적층 패키지(I 또는 II)의 상기 단위체에 있어, 상기 반도체 칩은 플립칩 본딩(flip chip bonding)으로 상기 유연성 기판에 실장된 것이 바람직하다.

상기 3차원 적층 패키지(I 또는 II)는 몰딩 수지에 의해 상기 유연성 기판의 접힘에 의한 공간을 포함한 패키지 내부 공간이 채워지며 상기 적층체의 최상부면 및 측면을 포함한 패키지의 표면이 감싸인 특징이 있다.

상기 3차원 적층 패키지(I 또는 II)에 있어, 상기 적층체의 최하부에 위치한 단위체를 기준으로 m(m≥1인 자연수)번째 위치한 단위체와 m+1번째 위치한 단위체 사이에 비전도성 접착제 층이 구비되는 특징이 있다.

본 발명의 3차원 패키지는 웨이퍼 레벨의 패키지와 유사하게 극도로 경박화되며, 적층되는 반도체 칩의 수에 제한이 없으며, 적층되는 단위체간의 전기적 연결을 위한 부재에 의해 야기되는 응력이 최소화되며, 반도체 칩의 실장 영역이 안정적으로 보호됨과 동시에 패키지 자체의 열화 및 파손이 방지되어 매우 높은 내구성을 갖는 특징이 있다.

도 1은 본 발명에 따른 3차원 패키지(I)의 단위체를 도시한 일 예이며,
도 2는 본 발명에 따른 3차원 패키지(I)를 도시한 일 예이며,
도 3은 본 발명에 따른 3차원 패키지(I)를 도시한 다른 예이며,
도 4는 본 발명에 따른 3차원 패키지(I)의 단위체를 도시한 다른 예이며,
도 5는 본 발명에 따른 3차원 패키지(I)를 도시한 또 다른 예이며,
도 6은 본 발명에 따른 3차원 패키지(I)를 도시한 또 다른 예이며,
도 7은 본 발명에 따른 3차원 패키지(I)와 입출력 부재와의 연결 구조를 도시한 일 예이며,
도 8은 본 발명에 따른 3차원 패키지(II)의 적층 단위체를 도시한 일 예이며,
도 9는 본 발명에 따른 3차원 패키지(II)를 도시한 일 예이며,
도 10은 본 발명에 따른 3차원 패키지(II)를 도시한 다른 예이며,
도 11은 몰딩 수지를 포함한 본 발명에 따른 3차원 패키지(I)를 도시한 일 예이며,
도 12는 몰딩 수지를 포함한 본 발명에 따른 3차원 패키지(II)를 도시한 일 예이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 11~15, 10a, 10b, 11a~15a, 11b~15b : 반도체 칩
20, 21~25 : 유연성 기판
30, 31~35, 31a~35a, 31b~35b : 관통 공동이 형성된 리지드 판
40 : 몰딩 수지
1 : 접속 부재
2 : 전도성 패턴
3 : 비전도성 접착제
4 : 비전도성 접착제층

이하 첨부한 도면들을 참조하여 본 발명의 패키지를 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.

본 발명은 전도성 패턴이 형성되고 기판의 두께 방향을 관통하는 비아가 형성된 유연성 기판 및 상기 기판의 일면 또는 양면에 실장된 반도체 칩을 적층의 단위체로, 다수개의 단위체가 수직 적층되며, 일 단위체의 전도성 패턴과 상기 일 단위체와 접하여 적층되는 다른 일 단위체의 비아 또는 일 단위체의 전도성 패턴과 상기 일 단위체와 접하여 적층되는 다른 일 단위체의 전도성 패턴을 전기적으로 연결시키는 연결부재에 의해 각 유연성 기판에 실장된 반도체 칩간 전기적 접속이 이루어지는 3차원 적층 패키에 관한 것으로, 적층의 단위체 구조에 의해 패키지(I) 및 패키지(II)로 나누어진다.

이하, 도 1 내지 도 7을 기반으로 본 발명에 따른 3차원 적층 패키지(I)에 대해 상술한다. 도 1은 본 발명에 따른 3차원 적층 패키지의 적층 단위체를 도시한 일 예로, 도 1에 도시한 바와 같이, 적층시 반복되는 기본 구조인 단위체(100)는 기판의 일 면에 반도체칩의 실장(부착 및 전기적 연결을 포함함) 및 단위체 외부와의 전기적 연결을 위한 전도성 패턴(2)이 형성된 유연성 기판(20); 및 상기 유연성 기판(20)의 전도성 패턴(2)이 형성된 일 면에 실장되는 반도체 칩(10)을 포함한다.

상기 반도체 칩(10)은 이방 전도성 필름 또는 이방 전도성 페이스트를 포함한 이방 전도성 접착제를 이용하여 열과 압력을 가해 플립칩 본딩(flip chip bonding)으로 상기 유연성 기판(20)에 실장된 것이 바람직하다. 상기 플립칩 본딩에 의해 상기 반도체 칩(10)은 상기 유연성 기판(20)에 형성된 전도성 패턴(2)과 전기적으로 연결되며, 유연성 기판(20)에 물리적으로 부착되게 된다.

도 1(a)에 도시한 바와 같이, 상기 전도성 패턴(2)은 실장되는 반도체 칩(10)과 연결되어 서로 상이하고 독립적인 전기 신호를 전송할 수 있도록 서로 분리된 다수개의 금속 라인을 포함할 수 있다.

상기 다수개의 금속 라인 각각의 일 단은 상기 반도체 칩(10)에 존재하는 전기적 입출력을 위한 부재와 상기 플립칩 본딩에 의해 연결되며, 상기 다수개의 금속 라인 각각의 타 단(도 1의 2a~2c, 2e)은 상기 반도체 칩(10)이 실장되는 영역 이외의 영역에 형성된다. 일 예로, 상기 반도체 칩(10)은 상기 유연성 기판의 중심부에 실장되며, 상기 다수개의 금속 라인 각각의 타 단은 상기 유연성 기판(20)의 가장자리에 인접하도록 형성된다.

도 1(b)는 도 1(a)의 A-A 단면을 도시한 도면으로, 도 1(b)에 도시한 바와 같이, 상기 유연성 기판(20)에는 상기 반도체 칩(10)이 실장되는 실장면과 상기 실장면에 대향하는 대향면을 관통하는 비아(v)가 형성되며, 상기 비아에 의해, 상기 반도체 칩(10) 실장면에 형성된 전도성 패턴(2)이 상기 대향면까지 연장되는 특징이 있다.

상세하게, 도 1(c)는 도 1(a)의 B-B 단면을 도시한 도면으로, 도 1(c)에 도시한 바와 같이, 상기 비아는 상기 전도성 패턴(2)을 구성하는 금속 라인 별로 구비되며, 바람직하게, 상기 금속 라인의 끝부분(상술한 금속 라인의 타단, 2a~2c)과 연결되어, 상기 금속 라인 각각을 상기 대향면으로 연장시킨다.

이때, 도 1(d)에 도시한 바와 같이, 상기 대향면에 노출된 비아에는 노출된 비아와 접하도록 금속막(p)이 형성될 수 있으며, 상기 금속막(p)이 비아 별로 형성될 수 있음은 물론이다. 이하, 상기 금속막(p)이 형성된 경우에도 상기 금속막(p)을 비아와 일체로 간주하여 비아로 통칭한다.

이하, 단위체가 적층된 적층체를 도시함에 있어, 상기 유연성 기판에 형성된 전도성 패턴(2) 및 비아(v)가 도시되지 않을 수 있으나, 이는 도면을 통한 본 발명의 보다 명확한 이해를 위함이며, 도면의 도시 여부와 무관하게 각 유연성 기판에는 전도성 패턴 및 비아가 형성되어 있음은 물론이다.

또한, 본 발명을 상술함에 있어, 단위체간의 전기적 연결은 각 단위체에 실장된 반도체 칩간의 전기적 연결을 의미하며, 일 단위체의 반도체 칩- 일 단위체의 유연성 기판의 전도성 패턴-다른 일 단위체의 유연성 기판의 전도성 패턴- 다른 일 단위체의 반도체 칩에 저 임피던스 경로가 형성됨을 의미한다.

또한, 본 발명을 상술함에 있어, 일 단위체의 유연성 기판과 다른 일 단위체에 포함된 유연성 기판간의 전기적 연결은 상기 유연성 기판에 형성된 전도성 패턴간의 전기적 연결을 의미하며, 일 유연성 기판의 일 면과 다른 일 유연성 기판의 일 면간의 전기적 연결은 일 유연성 기판의 일 면에 형성된 전도성 패턴과 다른 일 유연성 기판의 일 면에 형성된 전도성 패턴간의 전기적 연결을 의미한다.

또한, 본 발명을 상술함에 있어, 상기 유연성 기판은 유연성 PCB, LCD, OLED, 전자 종이등 통상의 플렉시블 전자 소자 분야에 사용되는 유연성 기판 물질을 사용할 수 있으며, 유연성을 크게 훼손하지 않는 범위의 두께이면 무방하나, 후술하는 본 발명에 따른 3차원 적층 패키지의 특징적 구성에 의해 10nm 내지 1mm의 초박형의 유연성 기판이 채택 가능한 장점이 있다.

도 2는 본 발명에 따른 3차원 적층 패키지(I)의 구조를 도시한 일 예로, 도 2에 도시한 바와 같이, 상기 3차원 적층 패키지(I)는 각 단위체의 유연성 기판 상부로 실장된 반도체 칩이 위치하도록, 다수개의 단위체가 수직으로 적층된 구조를 가지며, 이에 따라, 유연성 기판(20)과 반도체 칩(10)이 교번 적층된 구조를 갖는다.

다수개의 단위체가 수직 적층되어 유연성 기판과 반도체 칩이 교번 적층된 구조를 가짐에 따라 3차원 적층 패키지(I)의 일 단은 일 단위체의 반도체 칩이 되며, 타 단은 다른 일 단위체의 유연성 기판이 된다. 3차원 적층 패키지(I)의 구조를 상술함에 있어, 상기 3차원 적층 패키지(I)의 일 단이 반도체 칩인 쪽을 상부(위쪽)로 칭하며, 상기 3차원 적층 패키지(I)의 일 단이 유연성 기판인 쪽을 하부(아래쪽)로 칭하며, 상기 3차원 적층 패키지(I)의 일 단을 이루는 유연성 기판을 포함하는 단위체를 최하부에 위치한 단위체로 칭하며, 상기 3차원 적층 패키지(I)의 일 단을 이루는 반도체 칩을 포함하는 단위체를 최상부에 위치한 단위체로 칭한다.

또한 최하부에 위치한 단위체를 기준으로 p(p≥2인 자연수)번째 위치한 단위체는 최하부에 위치한 단위체를 첫 번째 단위체로 하여 상기 최하부에 위치한 단위체의 상부에 적층된 p번째 단위체를 의미한다. 도 2를 기준으로 상술하면 최하부에 위치한 단위체는 유연성 기판(21) 및 반도체 칩(11)을 포함하는 단위체를 의미하며, 2번째 위치한 단위체는 유연성 기판(22) 및 반도체 칩(12)을 포함하는 단위체를 의미하며, 4번째 위치한 단위체는 유연성 기판(24) 및 반도체 칩(14)을 포함하는 단위체를 의미하며, 최상부에 위치한 단위체는 유연성 기판(25) 및 반도체 칩(15)을 포함하는 단위체를 의미한다.

이때, p번째 위치한 단위체에 속하는 유연성 기판을 p번째 유연성 기판으로 칭하며, 상기 p번째 유연성 기판에 형성된 전도성 패턴을 p번째 전도성 패턴이라 하며, 상기 p번째 유연성 기판에 형성된 비아를 p번째 비아라 하며, p번째 위치한 단위체에 속하는 반도체 칩을 p번째 반도체칩으로 칭한다.

또한, 반도체 칩 실장면은 유연성 기판의 면들 중 전도성 패턴이 형성된 일면 또는 반도체 칩이 실장된 일면을 의미한다.

본 발명에 따른 3차원 패키지(I)의 단위체간 전기적 연결은 일 단위체의 전도성 패턴과 상기 일 단위체의 상부로 적층되는 다른 일 단위체의 비아가 접속 부재에 의해 전기적으로 연결되어 이루어지는 특징이 있다.

상기 접속 부재는 상기 다른 일 단위체의 비아와 대응하는 전도성 패턴의 일 영역 사이에 구비된 솔더, 이방 전도성 접착제, 또는 전도성 접착제를 포함한다.

상기 솔더는 유연 솔더 또는 무연 솔더를 포함하며, 상기 이방 전도성 접착제는 이방 전도성 페이스트 또는 이방 전도성 필름을 포함하며, 상기 전도성 접착제는 전도성 페이스트 또는 전도성 필름을 포함한다.

상기 접속 부재가 솔더 또는 전도성 접착제인 경우, 서로 다른 전기적 신호가 독립적으로 입력 또는 출력되는 금속 라인간 도통되지 않도록 하며, 접속 부재에 의해 비아와 전도성 패턴이 연결되도록 한다. 이를 위해, 서로 접하여 적층된 두 단위체 사이에 구비되는 상기 접속 부재가 솔더 또는 전도성 접착제인 경우, 상기 일 단위체의 유연성 기판에 형성된 상기 금속 라인별로 접속 부재가 구비되어, 금속 라인별로 형성된 비아와 상기 금속 라인별로 구비된 접속 부재에 의해 일 단위체의 일 금속 라인과 일 단위체와 접하여 적층된 다른 일 단위체의 일 금속 라인이 각각 연결된다.

상기 접속 부재가 이방 전도성 접착제인 경우, 상기 일 단위체의 금속 패턴과 상기 일 단위체와 접하여 적층된 다른 일 단위체의 비아가 서로 대향하는 영역만이 선택적으로 통전됨에 따라, 상기 접속 부재는 다수개의 금속 라인을 가로지르는 띠형일 수 있다.

이하, 접속 부재가 솔더인 일 예를 기반으로 본 발명을 상술한다. 그러나, 상술한 바와 같이 전도성 접착제 또는 이방 전도성 접착제인 접속 부재를 이용하여 단위체간의 물리적 및 전기적 연결이 이루어질 수 있음은 물론이다.

도 2에 도시한 바와 같이, 최하부에 위치한 단위체인 첫 번째 위치한 단위체와 두 번째 위치한 단위체에 실장된 반도체 칩간의 전기적 연결은 두 번째 유연성 기판(22)의 전도성 패턴과 연결되어 기판의 두께 방향으로 관통하는 비아인 두 번째 비아와 첫 번째 유연성 기판(21)의 반도체 칩 실장면에 형성된 전도성 패턴인 첫 번째 전도성 패턴을 연결하는 접속부재(1)에 의해 이루어진다. 이때, 상기 유연성 기판의 전도성 패턴은 상기 접속 부재(1)에 의해 비아와 상기 전도성 패턴의 일 영역이 대응하도록, 적절한 형태로 배열되어 있음은 물론이다.

상기 접속 부재(1)는 솔더인 것이 바람직하다. 솔더인 상기 접속 부재(1)는 상기 제2 비아와 상기 제1 전도성 패턴 사이에 위치하고, 초음파 또는 열에 의해 용융 결합하여 상기 제2 비아와 상기 제1 전도성 패턴을 면 접촉을 통해 연결시킨다.

이때, 바람직하게, 상기 제1 전도성 패턴 및 상기 제2 비아 각각에 솔더재가 형성되어, 상기 제1 전도성 패턴 및 상기 제2 비아의 솔더재가 서로 접촉하도록 하고, 상기 서로 접촉하는 솔더재가 초음파 또는 열에 의해 서로 융착하여 접속 부재(1)가 형성된 것이며, 보다 바람직하게 상기 서로 접촉하는 솔더재의 융착은 초음파 인가에 의해 이루어진다.

상기 솔더재의 형상은 초음파 또는 열에 의한 융착시 금속 라인간의 도통이 이루어지지 않는 형상이면 무관하며, 일 예로, 볼형, 반구형 또는 판형을 들 수 있다.

상기 첫 번째 위치한 단위체와 두 번째 위치한 단위체간의 전기적 연결과 유사하게, 상기 두 번째 위치한 단위체와 세 번째 위치한 단위체 간의 전기적 연결 또한, 세 번째 유연성 기판(23)의 전도성 패턴과 연결되어 기판의 두께 방향으로 관통하는 비아인 세 번째 비아와 두 번째 유연성 기판(22)의 반도체 칩 실장면에 형성된 전도성 패턴인 두 번째 전도성 패턴을 연결하는 접속부재(1)에 의해 이루어진다.

이러한 단위체간의 전기적 연결은 상기 3차원 반도체 패키지(I)를 구성하는 모든 단위체간에 이루어진다. 즉, 본 발명에 따른 3차원 패키지(I)는 n(n≥2인 자연수)번째 위치한 단위체의 n번째 비아와 n-1(n≥2인 자연수)번째 위치한 단위체의 n-1번째 전도성 패턴 사이에 구비되어 상기 n번째 비아와 상기 n-1번째 전도성 패턴을 전기적으로 연결하는 접속부재;에 의해, n번째 반도체 칩과 n-1번째 반도체 칩이 전기적으로 연결되게 된다.

본 발명에 따른 3차원 패키지(I)가 상술한 단위체의 구조를 가지며, 상술한 단위체간의 전기적 접속 구조로 서로 전기적으로 연결됨에 따라, 실리콘 관통 기공(TSV)등을 이용한 반도체 칩 자체를 3차원으로 적층한 웨이퍼 레벨의 패키지와 유사하게 극도로 경박화가 가능하며, 접속 부재의 크기, 형상, 크기의 편차 또는 위치가 자유로운 장점이 있으며, 3차원으로 적층되는 단위체의 수에 제한이 없어, 목적 및 활용 분야에 따라 설계가 용이한 장점이 있으며, 초음파 인가 접합이라는 매우 간단한 공정을 통해 3차원 패키지(I)가 제조가능한 장점이 있다.

도 3은 본 발명에 따른 3차원 패키지(I)의 다른 예를 도시한 일 예로, 도 3에 도시한 바와 같이, 3차원 패키지(I)를 구성하는 각 단위체는 비 전도성 페이스트 또는 비 전도성 필름을 포함하는 비전도성 접착제에 의해 적층되는 각 단위체가 물리적으로 서로 결합되어 있는 것이 바람직하다.

상술한 바와 같이, 상기 3차원 패키지(I)는 유연성 기판을 최하부의 일 단으로, 유연성 기판과 반도체 칩이 교번되어 적층된 구조를 가짐에 따라, 상기 일 단위체에 속하는 반도체 칩과 상기 일 단위체의 바로 상부에 적층되는 다른 단위체의 유연성 기판 간 비전도성 접착제층(4)이 형성된다.

일 예로, 도 3에 도시한 바와 같이, 최하부에 위치한 단위체인 첫 번째 위치한 단위체의 반도체 칩인 첫 번째 반도체 칩(11)과 두 번째 위치한 단위체의 유연성 기판인 두 번째 유연성 기판(22) 사이에 비전도성 접착제층(4)이 구비되어, 첫 번째 위치한 단위체와 상기 첫 번째 위치한 단위체 바로 상부로 적층되는 두 번째 위치한 단위체가 물리적으로 결합 및 부착된다.

즉, 본 발명에 따른 3차원 패키지(I)는 n(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n번째 유연성 기판과 n-1번째 위치한 단위체의 반도체 칩인 n번째 반도체 칩 사이에 비전도성 접착제층이 구비되어 상기 n번째 위치한 단위체와 상기 n-1번째 위치한 단위체가 물리적으로 결합 및 부착된다.

상술한 바와 같이 본 발명에 따른 3차원 패키지(I)를 구성하는 모든 단위체는 서로 인접한 단위체와 비전도성 접착제층(4)에 의해 물리적으로 결합 및 부착되어, 3차원 적층된 단위체들의 물리적 안정성 및 강도를 증진시키며, 유연성 기판간의 결합 부위(이방 전도성 접착제에 의해 두 유연성 기판이 서로 부착된 부위) 및 반도체 칩과 기판간의 계면에 미치는 물리적 충격을 억제한다.

도 4는 본 발명에 따른 3차원 적층 패키지(I)의 적층 단위체를 도시한 다른 예로, 상기 단위체는 두께 방향으로 관통하는 공동(cavity)이 형성된 리지드 판(rigid plate, 30)을 더 포함하는 특징이 있다.

상기 리지드 판(30)은 유연성 기판(20)의 전도성 패턴(2)이 형성된 면에 부착되어, 상기 리지드 판(30)의 공동에 상기 반도체 칩(10)이 위치하여 상기 유연성 기판(20)에 실장되는 특징이 있다. 이때, 상기 리지드 판(30)은 전도성 패턴(2)이 형성된 유연성 기판(20)에 비 전도성 접착제(3)에 의해 부착된 것이 바람직하다.

상기 리지드 판(30)은 3차원 적층 패키지(I)의 단위체간 전기적 연결을 위해 상기 유연성 기판이 물리적으로 휘어져도 상기 국부적 휘어짐에 의한 응력이 상기 반도체 칩(10) 및 상기 반도체 칩(10)과 유연성 기판(20)간의 계면에 전달되는 것을 방지하여, 단위체의 열화(degradation) 및 파손을 방지하며, 내구성을 증진시킨다.

도 4(b)는 도 4(a) 도면의 C-C단면을 도시한 것으로, 도 4(b)에 도시한 바와 같이, 상기 리지드 판(30)의 두께(t1)는 상기 반도체 칩(10)의 두께(t2)보다 큰 것이 바람직하며, 상기 리지드 판(30)의 두께(t1)는 상기 반도체칩(10)의 두께(t2)를 기준으로 1.1 내지 1.3 배의 두께를 갖는 것이 바람직하다.

상기 리지드 판(30)이 상기 반도체칩(10)의 두께(t2)를 기준으로 1.1 내지 1.3 배의 두께를 가짐으로써, 상기 리지드 판(30)은 단일한 단위체에서 유연성 기판을 채택한 본 발명의 패키지 구조에서 반도체 칩의 실장 영역을 보호함과 동시에 적층되는 단위체간 지지대 역할을 수행하여 단위체들의 적층에 의한 물리적 힘 및 패키지에 가해지는 물리적 충격에 의해서도 상기 반도체 칩의 실장 영역을 보호하게 된다. 이에 따라, 상기 리지드 판(30)은 단위체의 열화(degradation) 및 파손을 방지하며, 내구성을 증진시킴과 동시에 단위체가 수직으로 적층 및 연결된(유연성 기판을 통해 전기적 및 물리적으로 연결되고, 비전도성 접착제층에 의해 단위체간 부착된) 패키지 자체의 열화(degradation) 및 파손을 방지하며, 내구성을 증진시킨다.

도 5는 리지드 판을 포함하는 단위체가 수직으로 적층 및 연결된 3차원 패키지(I)의 일 예를 도시한 것으로, 도 5에 도시한 바와 같이, 상기 반도체 칩이 실장된 유연성 기판 영역을 상기 리지드 판이 둘러싼 구조를 가지며, 일 단위체에 속하는 리지드 판(일 예로, 32)에 의해 상기 일 단위체의 바로 상부에 위치하는 다른 단위체의 유연성 기판(일 예로, 23)이 지지되고, 상기 다른 단위체에 속하는 리지드 판(일 예로, 33)과 상기 일 단위체에 속하는 리지드 판(일 예로, 32)은 상기 유연성 기판을 사이에 두고 서로 접하는 구조를 가져, 각 단위체에 형성된 리지드 판들(31~35)에 의해 상기 3차원 패키지(I)의 수직 방향으로 물리적 지지체가 형성되게 된다.

도 6은 리지드 판을 포함하는 단위체가 수직으로 적층 및 연결된 3차원 패키지(I)의 다른 예를 도시한 것이다. 도 6에 도시한 바와 같이, 상기 유연성 기판의 연성에 의해 접속 부재(1)에 의한 전기적 연결시, 최소한의 부피의 접속 부재를 사용할 수 있으며, 접속 부재의 두께 및 형상이 정밀하게 제어될 필요가 없으며, 접속 부재의 위치 또한 동일 수직선상에 위치하도록 제어될 필요가 없는 장점이 있다. 이러한 유연성 기판의 장점을 가짐과 동시에, 상기 리지드 판(30)에 의해 상기 접속 부재에 의한 전기적 연결에 의해 발생하는 연성 기판의 휘어짐이 상기 반도체 칩(10)의 실장 영역으로 전달되어 실장 영역에 외부 응력을 야기하는 것을 방지한다.

도 5 내지 도 6의 일 예에서, 적층되는 각 단위체 사이에 형성되는 비전도성 접착제층(4)이 상기 리지드 판(31~34)의 상부 영역 및 실장된 반도체 칩(11~14)의 상부 영역 모두에 비전도성 접착제층이 형성된 일 예를 도시하였으나, 반도체 칩의 상부 영역을 제외한 영역, 즉, 상기 리지드판(31~34) 상부 영역에만 비전도성 접착체층이 형성될 수도 있다.

상기 비전도성 접착제층이 형성된 영역은 3차원 패키지의 사용 환경 조건을 고려하여 조절되는 것이 바람직하며, 온도 변화의 폭이 크거나 고온 다습하거나 물리적 충격이 용이하게 발생하는 것과 같이 사용환경이 열악한 경우, 도 5와 유사하게,상기 리지드 판(31~34)의 상부 영역 및 실장된 반도체 칩(11~14)의 상부 영역 모두에 비전도성 접착제층에 의해 적층된 두 단위체가 서로 부착되도록 하는 것이 바람직하다.

상세하게, 도 5 내지 도 6에 도시한 바와 같이, 일 단위체(일 예로, m(m≥1인 자연수)번째 위치한 단위체)의 상기 리지드 판(일 예로, m번째 리지드 판)과 반도체 칩(일 예로, m번째 반도체 칩)이 비전도성 접착제층에 의해 상기 일 단위체의 바로 상부로 적층되는 다른 단위체(일 예로, m+1번째 위치한 단위체)의 유연성 기판(일 예로, m+1번째 유연성 기판)과 부착됨으로써, 상기 일 단위체((일 예로, m(m≥1인 자연수)번째 위치한 단위체)와 다른 단위체((일 예로, m+1번째 위치한 단위체)가 물리적으로 결합됨과 동시에, 상기 일 단위체(일 예로, m번째 위치한 단위체)의 반도체 칩(일 예로, m번째 반도체 칩)이 상기 리지드 판(일 예로, m번째 리지드 판)과 상기 유연성 기판(일 예로, m+1번째 유연성 기판)에 의해 밀봉된 구조를 가지며 상기 리지드 판과 상기 반도체 칩간의 단차에 의해 상기 반도체칩 상부로 형성된 밀폐 공간은 상기 비전도성 접착제 층의 비전도성 접착제 물질에 의해 채워지게 된다.

이때, 도 4 내지 도 6에서 상기 리지드 판의 공동의 크기가 상기 반도체 칩과 유사하여, 상기 리지드 판의 공동 내벽에 상기 반도체 칩이 맞물려 기판에 실장되는 예를 도시하였으나, 상기 리지드 판의 공동의 크기가 상기 반도체 칩 보다 커, 상기 반도체 칩 상부뿐만 아니라, 반도체 칩 측면에 공간이 형성될 수 있음은 물론이다. 즉, 상기 리지드 판의 공동과 상기 반도체 칩이 동심 구조로 위치하며 리지드 판의 공동 내벽과 상기 반도체 칩의 측면이 일정거리 이격된 구조를 가질 수 있다. 반도체 칩과 리지드 판의 공동 내벽과의 이격된 구조에 의해 형성된 측면 공간 또한 상기 비전도성 접착제 층의 비전도성 접착제 물질에 의해 채워지는 것이 바람직하다.

도 7은 상기 적층체에 외부 전기적 신호를 인가하거나 상기 적층체로부터 전압 또는 전류를 포함하는 전기적 정보를 얻기 위해 상기 적층체와 전기적으로 연결 및 부착되는 입출력 부재를 도시한 일 예이다. 이때, 상기 입출력 부재가 상기 적층체를 물리적으로 지지하는 역할을 동시에 수행할 수 있음은 물론이다.

상기 입출력 부재는 상기 적층체와 전기적 연결되어 상기 적층체에 전기적 신호 입출력을 가능케 하는 통상의 부재가 사용가능하다. 일 예로, 상기 입출력 부재는 도 6에 도시한 바와 같이 금속 패턴이 형성된 기판(board, 일 예로, PCB)를 포함하며, 도 12에 도시한 바와 같이 리드 프레임(lead frame, 도 12의 LF)을 포함한다.

상세하게, 도 6에 도시한 바와 같이 적층체의 최하부 단위체(첫번째 위치한 단위체)와 금속 패턴(도 6의 m)이 형성된 기판(도 6의 board)간의 연결구조를 도시한 일 예로, 첫 번째 위치한 단위체의 유연성 기판(21)에 형성된 전도성 패턴(2)과 금속 패턴(m)이 상기 유연성 기판(21)을 관통하는 비아(via)에 의해 전기적으로 연결되고, 상기 금속 패턴(m)이 형성된 기판(board)과 상기 적층체의 최하부 단위체가 물리적으로 부착된 것이 바람직하다.

이하, 도 8 내지 도 10을 기반으로 본 발명에 따른 3차원 적층 패키지(II)를 상술한다. 이때, 3차원 적층 패키지(II)는 적층의 반복 단위인 단위체의 구조가 상이할 뿐, 3차원 적층 패키지(I)에서 상술한 접속 부재를 이용한 단위체간의 전기적 연결, 비전도성 접착제층에 의한 단위체간의 결합 및 리지드 판의 핵심 사상이 그대로 유지됨에 따라, 3차원 적층 패키지(I)에서 상술한 내용 중 단위체의 구조적 상이함에 따른 세부적인 변형을 주로 상술하며, 단위체의 구조와 관계없이 유지되는 핵심 사상에 대한 자세한 설명은 생략한다.

도 8은 본 발명에 따른 3차원 적층 패키지(II)의 적층 단위체를 도시한 일 예이다. 도 8에 도시한 바와 같이, 적층시 반복되는 기본 구조인 단위체(200)는 기판의 대향하는 양 면 각각에 반도체칩이 실장(부착 및 전기적 연결을 포함함)되며 반도체 칩의 실장 및 단위체에 실장된 반도체 칩과 외부와의 전기적 연결을 위한 전도성 패턴(2a, 2b)이 형성된 유연성 기판(20); 및 상기 유연성 기판(20)의 전도성 패턴이 형성된 대향면에 각각에 실장되는 반도체 칩(10a, 10b)을 포함한다.

이때, 도 8에 도시한 바와 같이, 상기 유연성 기판(20)의 대향면 각각에 형성된 두 전도성 패턴(2a, 2b)은 상기 유연성 기판(20)을 관통하는 비아(via, 도 8의 v)에 의해 단위체 상태에서 이미 전기적으로 서로 연결된 구조를 갖는다.

도 8과 같이 단위체는 유연성 기판 및 둘 이상의 반도체 칩을 포함하여 구성되어, 유연성 기판의 서로 대향하는 양 면(대향면) 각각에 반도체 칩이 실장된 구조를 가짐에 따라, 다수개의 단위체가 수직 적층된 적층체의 양 끝 단은 모두 반도체 칩이 된다. 따라서, 적층체의 양 끝 단 중 어느 한 단을 하부로 하고, 다른 한 단을 상부로 하여도 무방하다.

이때, 상기 3차원 적층 패키지(I)에서 상술한 바와 유사하게, 최하부에 위치한 단위체를 기준으로 q(q≥1인 자연수)번째 위치한 단위체는 최하부에 위치한 단위체를 첫 번째 단위체로 하여 상기 최하부에 위치한 단위체의 상부에 적층된 p번째 단위체를 의미한다.

이때, 상기 q번째 위치한 단위체에 속하는 유연성 기판을 q번째 유연성 기판으로 칭하며, 상기 q번째 위치한 단위체에서 유연성 기판의 두 대향면 각각에 실장된 두 반도체 칩은 q번째 유연성 기판을 기준으로 상부에 위치한 반도체 칩은 q번째 상부 반도체 칩으로, 하부에 위치한 반도체 칩은 q번째 하부 반도체 칩으로 칭한다. 또한 상기 q번째 상부 반도체 칩이 실장되는 면에 형성된 전도성 패턴은 q번째 상부 전도성 패턴으로, 상기 q번째 하부 반도체 칩이 실장되는 면에 형성된 전도성 패턴은 q번째 하부 전도성 패턴으로 칭한다.

도 9는 도 8과 같이 두 반도체 칩이 실장된 유연성 기판을 적층의 단위체로 한 3차원 적층 패키지(II)를 도시한 일 예이다. 상술한 3차원 적층 패키지(I)와 유사하게, 본 발명에 따른 3차원 패키지(II)의 단위체간 전기적 연결은 서로 접하여 적층되는 두 단위체 사이에 구비되는 접속 부재에 의해 이루어진다.

상세하게, 일 단위체의 유연성 기판의 상부 반도체 칩이 실장된 실장면에 형성된 전도성 패턴과, 상기 단위체 바로 상부에 적층된 다른 단위체의 유연성 기판의 하부 반도체 칩이 실장된 실장면에 형성된 전도성 패턴이, 접속부재에 의해 서로 부착 및 전기적으로 연결되어, 서로 접하여 적층되는 단위체간의 전기적 연결이 이루어진다.

즉, 상기 단위체에 실장된 두 반도체 칩은 유연성 기판의 비아에 의해 전기적으로 서로 연결된 상태이며, 접하여 적층되는 두 단위체에서 유연성 기판을 기준으로 서로 다른 방향의 면(상부면과 하부면 또는 하부면과 상부면)에 형성된 전도성 패턴이 유연 또는 무연 솔더, 이방전도성 접착제 또는 전도성 접착제에 의해 부착 및 연결되어 단위체 간의 전기적 연결이 이루어진다.

보다 상세하게, 도 9에 도시한 바와 같이, 최하부에 위치한 단위체인 첫 번째 위치한 단위체와 두 번째 위치한 단위체간의 전기적 연결은 첫 번째 유연성 기판(21)의 상부 반도체 칩(11b)이 실장된 실장면에 형성된 전도성 패턴과 두 번째 유연성 기판(22)의 하부 반도체 칩(12a)이 실장된 실장면에 형성된 전도성 패턴이 접속 부재(1)에 의해 전기적으로 연결되며 물리적으로 접착됨에 따라 이루어진다.

상술한 3차원 적층 패키지(I)와 유사하게, 상기 접속 부재(1)는 솔더인 것이 바람직하다. 솔더인 상기 접속 부재(1)는 상기 첫 번째 상부 반도체 칩(11b)이 실장된 실장면에 형성된 전도성 패턴인 첫 번째 상부 전도성 패턴과 두 번째 하부 반도체 칩(12a)이 실장된 실장면에 형성된 전도성 패턴인 두 번째 하부 전도성 패턴 사이에 위치하고, 초음파 또는 열에 의해 용융 결합하여, 상기 첫 번째 상부 전도성 패턴과 두 번째 하부 전도성 패턴을 연결시킨다.

이때, 실장된 반도체 칩의 I/O를 고려하여, 전도성 패턴의 금속 라인(독립된 전기적 신호가 전송되는 라인)이 적절히 설계되어야 함은 물론이며, 상기 단위체의 수직 적층에 의해 단위체 별로 동일한 전기적 신호가 전송되는 금속 라인의 적어도 일 영역이 수직 배열되도록 설계되어야 함은 물론이며, 상기 접속 부재가 상기 금속 라인 별로 구비되어, 동일한 전기적 신호가 전송되는 금속 라인간을 전기적으로 연결시킨다.

바람직하게, 상기 금속 라인 별로 상기 첫 번째 상부 전도성 패턴 및 상기 두 번째 하부 전도성 패턴 각각에 솔더재가 형성되어, 상기 첫 번째 상부 전도성 패턴 및 상기 두 번째 하부 전도성 패턴의 솔더재가 서로 접촉하도록 하고, 상기 서로 접촉하는 솔더재가 초음파 또는 열에 의해 서로 융착하여 접속 부재(1)가 형성된 것이 바람직하다.

상기 솔더재의 형상은 초음파 또는 열에 의한 융착시 서로 다른 전기적 신호가 전송되는 금속 라인간의 도통이 이루어지지 않는 형상이면 무관하며, 일 예로, 볼형, 반구형 또는 판형을 들 수 있다.

상기 첫 번째 위치한 단위체와 두 번째 위치한 단위체간의 전기적 연결과 유사하게, 상기 두 번째 위치한 단위체와 세 번째 위치한 단위체 간의 전기적 연결 또한, 두 번째 위치한 단위체의 두 번째 상부 전도성 패턴과 세 번째 위치한 단위체의 세 번째 하부 전도성 패턴이 접속 부재에 의해 전기적으로 연결된다.

이러한 단위체간의 전기적 연결은 상기 3차원 반도체 패키지(II)를 구성하는 모든 단위체간에 이루어진다. 즉, 본 발명에 따른 3차원 패키지(II)의 적층된 단위체간의 전기적 연결은 상기 적층체의 최하부에 위치한 단위체를 기준으로 n(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n번째 유연성 기판에 형성된 전도성 패턴과 n-1(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n-1번째 유연성 기판에 형성된 전도성 패턴 중, 상기 수직 적층에 의해 서로 마주하는 전도성 패턴을 전기적으로 연결하는 접속부재;에 의해, 상기 n번째 위치한 단위체의 둘 이상의 반도체 칩과 상기 n-1번째 위치한 단위체의 둘 이상의 반도체 칩이 전기적으로 연결된다.

상술한 적층 패키지(I)와 유사하게, 본 발명에 따른 3차원 적층 패키지(II)는 적층된 단위체간 비전도성 접착제층(4)이 형성되어, 상기 비전도성 접착제층(4)에 의해 단위체간의 물리적 결합 및 고정이 이루어지는 것이 바람직하다. 이때, 적층의 단위체(200)가 대향하는 양 면 각각에 반도체칩의 실장된 유연성 기판으로 구성됨에 따라, 상기 비 전도성 접착제층(4)은 일 단위체의 상부 반도체칩(일 예로, 12b)과 상기 일 단위체 바로 상부에 적층된 다른 일 단위체의 하부 반도체칩(일 예로, 13a) 사이에 상기 비전도성 접착제층(4)이 구비된다.

도 10은 본 발명에 따른 3차원 적층 패키지(II)를 도시한 또 다른 예로, 상술한 적층 패키지(I)와 유사하게, 상기 3차원 적층 패키지(II)를 이루는 단위체가 두 반도체 칩, 대향하는 두 면에 반도체 칩이 각각 실장되는 유연성 기판과 함께, 두께 방향으로 관통하는 공동이 형성된 리지드 판을 포함하여 구성된 경우를 도시한 것이다.

도 10에 도시한 바와 같이, 상기 일 단위체에 속하는 반도체 칩별로 상기 리지드 판이 구비되어, 상기 리지드 판의 공동에 상기 반도체 칩이 위치하여 실장된다. 상세하게, 상기 유연성 기판의 대향하는 양면(전도성 패턴이 형성되고 서로 대향하는 양 면) 각각에 상기 리지드 판이 부착되어, 상기 대향면 각각에 부착된 리지드 판의 공동에 상기 반도체 칩이 위치하여 플립칩 본딩으로 상기 유연성 기판에 실장된다.

또한, 상술한 바와 유사하게, 상기 리지드 판이 상기 반도체칩의 두께를 기준으로 1.1 내지 1.3 배의 두께를 가짐으로써, 상기 리지드 판은 접속 부재의 크기, 형상 및 위치와 무관하게 유연성 기판의 상부 및 하부 반도체 칩의 실장 영역을 각각 보호함과 동시에 적층되는 단위체간 지지대 역할을 수행하여 단위체들의 적층에 의한 물리적 힘 및 패키지에 가해지는 물리적 충격에 의해서도 상기 반도체 칩의 실장 영역을 보호함과 동시에 단위체가 수직으로 적층 및 연결된 패키지 자체의 열화 및 파손을 방지하며, 내구성을 증진시킨다.

이때, 상기 적층되는 단위체 사이에 위치하여 상기 단위체들을 물리적으로 부착시키는 상기 비 전도성 접착제층(4)은 유연성 기판에 실장된 반도체칩 상부 및 상기 리지드 판이 부착된 상부에 형성될 수 있으며, 상기 반도체 칩 실장 영역을 제외한 리지드 판 상부에 형성될 수도 있다.

상세하게, 도 10에 도시한 바와 같이, 일 단위체(일 예로, m(m≥1)인 자연수)번째 위치한 단위체)의 상부 반도체칩이 실장된 면에 형성된 상기 리지드 판(일 예로, m번째 유연성 기판의 상부 리지드 판)이 서로 접하는 두 단위체 사이에 형성된 비전도성 접착제층에 의해 상기 일 단위체의 바로 상부로 적층되는 다른 단위체(일 예로, m+1번째 위치한 단위체)의 하부 반도체칩이 실장된 면에 형성된 리지드 판(일 예로, m+1번째 유연성 기판의 하부 리지드 판)과 부착됨으로써, 상기 일 단위체(일 예로, m번째 위치한 단위체)와 다른 단위체(일 예로, m+1번째 위치한 단위체)가 물리적으로 결합된다.

동시에, 상기 일 단위체(일 예로, m번째 위치한 단위체)의 상부 반도체 칩(일 예로, m번째 유연성 기판의 상부 반도체 칩)과 상기 다른 단위체(일 예로, m+1번째 위치한 단위체)의 하부 반도체 칩(일 예로, m+1번째 유연성 기판의 하부 반도체 칩)은 상기 일 단위체의 상부 반도체 칩이 실장된 면에 형성된 리지드 판(일 예로, m번째 유연성 기판의 상부 리지드 판), 상기 비 전도성 접착제층(4), 상기 다른 단위체(일 예로, m+1번째 위치한 단위체)의 하부 반도체 칩이 실장된 면에 형성된 리지드 판(일 예로, m+1번째 유연성 기판의 하부 리지드판), 상기 일 단위체의 유연성 기판(일 예로, m번째 유연성 기판) 및 상기 다른 단위체(일 예로, m+1번째 위치한 단위체)의 유연성 기판(일 예로, m+1번째 유연성 기판)에 의해 밀봉된 구조를 가지며, 상기 밀봉된 영역은 상기 비전도성 접착제층의 비전도성 접착제 물질에 의해 채워진다.

또한, 공동의 중심에 위치하여 유연성 기판에 실장된 반도체 칩보다 큰 공동이 형성된 리지드 판을 사용하여, 상기 리지드 판 공동의 측면과 상기 반도체 칩간에 일정한 이격거리를 형성하는 경우, 두 반도체 칩 사이 및 반도체 칩과 리지드 판 간에 비전도성 접착제 물질로 채워진 밀봉 공간이 형성된다.

바람직하게, 상기 반도체 칩은 메모리 칩을 포함하며, 일정 기능을 수행하기 위한 소자(능동소자 및 수동소자를 포함함)가 형성된 박형화(thinning)된 웨이퍼로 제조된 반도체 칩을 포함하며, 소자간 저 저항 경로를 형성하는 배선이 형성된 반도체 칩을 포함하며, 질화물 또는 산화물을 포함한 무기계 물질에 의한 패시베이션(passivation)층이 형성된 반도체 칩을 포함하나, 바람직하게 유기계 물질에 의한 패시베이션 층의 형성 또는 유기 봉지재에 의한 밀봉이 수행되지 않은 반도체 칩이다.

도 11 내지 도 12에 도시한 바와 같이 상술한 본 발명에 따른 3차원 적층 패키지는 몰딩 수지(40)를 더 포함하며, 상기 몰딩 수지(40)에 의해 상기 적층된 단위체 간의 빈 공간 및 일 단위체에서 상기 반도체 칩과 접속 부재 간의 빈 공간을 포함하는 패키지 내부 빈 공간이 채워지며 상기 적층체의 최상부면 및 측면을 포함한 패키지의 표면이 감싸인 특징이 있다.

상기 몰딩 수지(40)는 상기 반도체 칩 자체가 아닌, 3차원으로 서로 전기적으로 연결되며, 서로 물리적으로 부착되고, 반도체 칩과 접하여 밀폐된 빈 공간을 갖는 단위체들의 적층체를 외부 환경으로 보호하는 역할을 수행한다. 상기 몰딩 수지(40)가 적층체의 내부 빈 공간을 채우며 상기 적층체의 외부 표면을 감싸는 구조를 가짐에 따라, 3차원 패키지의 부피를 감소시킬 수 있으며, 유연성 기판을 물리적으로 고정 및 지지하는 작용을 하여 패키지의 물리적 안정성을 높이는 장점이 있다.

이때, 도 11에 도시한 바와 같이, 상기 3차원 패키지(I)는 상기 몰딩 수지가 적층체의 하부면을 제외한 상부면 및 모든 측면을 감싸며, 상기 최하부 단위체가 상기 입출력 부재와 결합되어, 상기 입출력 부재와 상기 몰딩 수지에 의해 상기 적층체의 모든 표면이 밀봉된 구조를 가질 수 있다.

또한, 도 12에 도시한 바와 같이, 상기 3차원 패키지(II)는 최하부 단위체의 유연성 기판 하부에 형성된 전도성 패턴이 리드 프레임과 같은 입출력 부재와 결합된 상태로, 상기 적층체 및 입출력 부재의 모든 표면이 상기 몰딩 수지에 의해 감싸인 구조를 가질 수 있다.

이상과 같이 본 발명에서는 특정된 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (8)

1. 적층의 단위체로, 반도체 칩; 두께 방향으로 관통하는 동공(cavity)이 형성된 리지드 판(rigid plate); 및 상기 리지드 판이 부착되며, 상기 리지드 판의 동공에 상기 반도체 칩이 위치하여 반도체 칩이 실장되고, 상기 반도체 칩이 실장되는 실장면에 전도성 패턴이 형성되며, 상기 전도성 패턴과 연결되어 상기 실장면과 상기 실장면의 대향면을 관통하는 비아(via)가 형성된 유연성 기판;을 포함하며,
   상기 유연성 기판에 부착된 상기 리지드 판의 동공에 상기 반도체 칩이 위치하여 유연성 기판의 상부에 실장되도록 하여, 다수개의 상기 단위체가 3차원으로 수직 적층되어 적층체를 이루며,
   상기 적층체의 최하부에 위치한 단위체를 기준으로 n(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n번째 유연성 기판의 비아; n-1(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n-1번째 유연성 기판의 전도성 패턴; 및 상기 n번째 유연성 기판의 비아와 상기 n-1번째 유연성 기판의 전도성 패턴 사이에 구비되어 상기 n번째 유연성 기판의 비아와 상기 n-1번째 유연성 기판의 전도성 패턴을 전기적으로 연결하는 접속부재;에 의해,
   상기 n번째 위치한 단위체의 반도체 칩과 상기 n-1번째 위치한 단위체의 반도체 칩이 전기적으로 연결된 3차원 적층 패키지.
2. 적층의 단위체로, 둘 이상의 반도체 칩; 두께 방향으로 관통하는 동공(cavity)이 형성된 리지드 판(rigid plate); 및 상기 리지드 판이 부착되며, 상기 리지드 판의 동공에 상기 반도체 칩이 위치하여 두 대향면 각각에 실장되고, 상기 반도체 칩이 실장되는 두 대향면 각각에 전도성 패턴이 형성되며, 상기 두 대향면 각각에 형성된 전도성 패턴이 상기 두 대향면을 관통하는 비아(via)에 의해 전기적으로 연결된 유연성 기판;을 포함하며,
   다수개의 상기 단위체가 3차원으로 수직 적층되어 적층체를 이루며,
   상기 적층체의 최하부에 위치한 단위체를 기준으로 n(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n번째 유연성 기판에 형성된 전도성 패턴과 n-1(n≥2인 자연수)번째 위치한 단위체의 유연성 기판인 n-1번째 유연성 기판에 형성된 전도성 패턴 중, 상기 수직 적층에 의해 서로 마주하는 전도성 패턴을 전기적으로 연결하는 접속부재;에 의해,
   상기 n번째 위치한 단위체의 둘 이상의 반도체 칩과 상기 n-1번째 위치한 단위체의 둘 이상의 반도체 칩이 전기적으로 연결된 3차원 적층 패키지.
3. 제 1항 또는 제 2항에 있어서,
   상기 접속부재는 유연 또는 무연 솔더; 이방 전도성 접착제; 또는 전도성 접착제인 것을 특징으로 하는 3차원 적층 패키지.
4. 삭제
5. 제 1항 또는 제 2항에 있어서,
   상기 리지드 판(rigid plate)은 상기 반도체 칩의 두께를 기준으로 1.1 내지 1.3배의 두께를 갖는 것을 특징으로 하는 3차원 적층 패키지.
6. 제 1항 또는 제 2항에 있어서,
   상기 반도체 칩은 플립칩 본딩(flip chip bonding)으로 상기 유연성 기판에 실장된 것을 특징으로 하는 3차원 적층 패키지.
7. 제 1항 또는 제 2항에 있어서,
   상기 3차원 적층 패키지는 몰딩 수지에 의해 패키지 내부 빈 공간이 채워지며 상기 적층체의 최상부면 및 측면을 포함한 패키지의 표면이 감싸인 것을 특징으로 하는 3차원 적층 패키지.
8. 제 1항 또는 제 2항에 있어서,
   상기 적층체의 최하부에 위치한 단위체를 기준으로 m(m≥1인 자연수)번째 위치한 단위체와 m+1번째 위치한 단위체 사이에 비전도성 접착제 층이 구비되는 것을 특징으로 하는 3차원 적층 패키지.

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