KR101188904B1 - 내부결선을 통한 반도체 적층 패키지 - Google Patents

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Abstract

본 발명은 반도체 적층 패키지에 관한 것으로, 더욱 상세하게는 전도성 패턴이 형성된 유연성 기판 및 상기 기판의 일면 또는 양면에 실장된 반도체 칩을 적층 단위체로, 다수개의 단위체가 적층되며, 상기 적층된 단위체들의 전도성 패턴 간을 전기적으로 연결시키는 접속 부재에 의해 상기 단위체들의 반도체 칩 간 전기적 접속이 이루어지는 내부결선을 통한 반도체 적층 패키지에 관한 것이다.
본 발명의 내부결선을 통한 반도체 적층 패키지는 웨이퍼 레벨의 패키지와 유사하게 극도로 경박화되며, 적층되는 반도체 칩의 수에 제한이 없다. 또한, 적층되는 단위체간의 전기적 연결을 확고히 하여 오류 발생을 최소화 하고, 연결 부재에 의해 야기되는 응력이 최소화되며, 반도체 칩의 실장 영역이 안정적으로 보호됨과 동시에 패키지 자체의 열화 및 파손이 방지되어 매우 높은 내구성을 갖는 특징이 있다.

Description

내부결선을 통한 반도체 적층 패키지{Semi-conductor Stacking Package via interwiring}
본 발명은 반도체 적층 패키지에 관한 것으로, 더욱 상세하게는 전도성 패턴이 형성된 유연성 기판 및 상기 기판의 일면 또는 양면에 실장된 반도체 칩을 적층 단위체로, 다수개의 단위체가 적층되며, 상기 적층된 단위체들의 전도성 패턴 간을 전기적으로 연결시키는 접속 부재에 의해 상기 단위체들의 반도체 칩 간 전기적 접속이 이루어지는 내부결선을 통한 반도체 적층 패키지에 관한 것이다.
전자 패키지 기술은 반도체 소자에서부터 최종제품까지의 모든 단계를 포함하는 매우 광범위하고 다양한 시스템 제조기술로, 특히 전자제품들의 빠른 발전 속도에 맞추어 기기의 소형화, 경량화, 고성능화를 이루는 데 있어서 매우 중요한 기술이다.
전자 패키지기술은 최종전자 제품의 성능, 크기, 가격 및 신뢰성 등을 결정하는 매우 중요한 기술이다. 특히 고전기적 성능, 극소형/고밀도, 저 전력, 다기능, 초고속 신호 처리, 영구적 신뢰성을 추구하는 최근의 전자제품에 있어 극소형 패키지 부품은 컴퓨터, 정보통신, 이동 통신, 고급 가전제품 등의 필수 부품으로 요구되고 있다.
반도체 패키지의 소형화, 경량화, 고성능화 및 대용량화를 위해, 반도체 칩 자체의 집적도를 높이는 방법과 패키지의 구조를 특화시키는 방법이 시도되고 있으나, 신호지연 증가 현상에 의해 반도체 칩의 집적도 향상은 그 한계를 드러내고 있다. 이에 따라 보다 짧은 수직의 신호 배선을 가지며 단위 면적당 칩의 개수를 획기적으로 증가시킬 수 있고 서로 다른 종류의 칩들을 적층하여 복합적 기능을 얻을 수 있는 반도체 적층 패키지 기술에 대한 연구가 심화되고 있다.
반도체 적층 패키지는 웨이퍼 레벨에서 반도체칩을 직접적으로 적층하거나 기판에 실장된 반도체칩을 적층하는 기술로 나눠진다. 웨이퍼 레벨에서 반도체칩을 적층하는 기술은 적층된 칩들 간의 전기적 연결을 위한 관통전극(TSV; Through Silicon Via)기술, 웨이퍼 박화 기술 및 웨이퍼간의 본딩 기술 개발이 선결되어야 한다. 기판에 실장된 반도체칩을 3차원으로 적층하는 기술은 일반적으로 리지드(Rigid) 기판에 반도체 칩을 실장하고 수지를 이용하여 실장된 반도체 칩을 감싸 보호한 단위 패키지를 적층의 기본 구조로 하여, 적층된 단위 패키지들은 반도체 칩이 실장되지 않은 리지드 기판 영역에 형성된 솔더 볼을 이용하여 전기적으로 접속되는 구조를 갖는다.
그러나 기판에 실장된 반도체 칩을 적층하여 제조된 패키지의 경우, 패키지의 부피 감소에 한계가 있으며, 적층에 의해 반도체 칩 실장 영역에 국부적인 응력이 유발되는 문제점이 있으며, 패키지의 내구성이 낮고, 매우 빠르게 열화되는 한계가 있다. 따라서 구성이 간단하면서도 내구성이 높은 반도체 적층 패키지의 개발이 요구되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서 본 발명의 목적은, 기판 및 기판에 실장된 반도체 칩을 적층의 단위체로 하여, 웨이퍼 레벨의 패키지와 유사하게 극도로 경박화된 패키지를 제공하는 것이며, 적층되는 반도체 칩의 수에 제한이 없으며, 반도체 칩의 실장 영역에 유발되는 응력이 최소화되며, 반도체 칩의 실장 영역이 안정적으로 보호되는 패키지를 제공함에 있다.
또한, 구성이 간단하고, 패키지 자체의 열화 및 파손이 방지되어 매우 높은 내구성을 갖는 패키지를 제공함에 있다.
본 발명의 반도체 적층 패키지는, 반도체 칩(10)과, 상기 반도체 칩(10)이 실장되고 상기 반도체 칩이 실장되는 면에 전도성 패턴(21)이 형성되는 유연성 기판(20)으로 구성되는 다수 개의 단위체(100)가 3차원으로 수직 적층되는 반도체 적층 패키지(P)에 있어서, 상기 패키지(P)는, 상기 전도성 패턴(21)의 끝단이 상기 유연성 기판(20)의 측단까지 형성되고, 각각의 전도성 패턴(21)의 끝단을 전기적으로 연결하는 접속부재(30)를 포함하여, 상기 각각의 단위체(100)가 전기적으로 연결되는 것을 특징으로 한다.
이때, 상기 접속부재(30)는, 전도성 와이어인 것을 특징으로 한다.
본 발명의 다른 실시 예로, 반도체 칩(10)과, 상기 반도체 칩(10)이 실장되고 상기 반도체 칩이 실장되는 면에 전도성 패턴(21)이 형성되는 유연성 기판(20)으로 구성되는 다수 개의 단위체(100)가 3차원으로 수직 적층되는 반도체 적층 패키지(P)에 있어서, 상기 패키지(P)는, 상기 전도성 패턴(21)의 끝단에 형성되며, 상기 유연성 기판(20)을 관통하는 비아홀(50); 상기 유연성 기판(20)에 형성되되, 중심에 상기 비아홀(50)이 위치하도록 상방 또는 하방으로 돌출 형성되는 결합면(20a); 을 포함하며, 상기 결합면(20a)은 각각의 비아홀(50)이 연통되도록 이웃하는 유연성 기판(20')에 맞닿고, 상기 비아홀(50)에는 접속부재(60)가 채워져 상기 각각의 단위체(100)가 전기적으로 연결되는 것을 특징으로 한다.
이때, 상기 접속부재(60)는, 전도성 재질인 것을 특징으로 한다.
또한, 추가적으로 본 발명은 상기 단위체(100)와 이웃하는 단위체(100') 사이에는 비전도성 접착제 층(200)이 구비되는 것을 특징으로 한다.
더불어, 상기 패키지(P)는, 상기 적층된 단위체(100)가 수용되는 케이스(300)가 구비되며, 상기 케이스(300)의 내부는 몰딩 수지(400)로 충진되는 것을 특징으로 한다.
상기와 같은 구성에 의한 본 발명의 내부결선을 통한 반도체 적층 패키지는 웨이퍼 레벨의 패키지와 유사하게 극도로 경박화되며, 적층되는 반도체 칩의 수에 제한이 없다. 또한, 적층되는 단위체간의 전기적 연결을 확고히 하여 오류 발생을 최소화 하고, 연결 부재에 의해 야기되는 응력이 최소화되며, 반도체 칩의 실장 영역이 안정적으로 보호됨과 동시에 패키지 자체의 열화 및 파손이 방지되어 매우 높은 내구성을 갖는 특징이 있다.
아울러 구성이 간단하고 제조 방법이 용이하여 제조 공정에 따른 비용과 시간을 줄일 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예의 단위체 평면도
도 2는 도 1의 AA' 단면도
도 3은 본 발명의 제1-1 실시 예의 적층된 단위체 정면도
도 4는 본 발명의 제1-2 실시 예의 적층된 단위체 정면도
도 5는 본 발명의 제1 실시예의 패키지 정면투시도
도 6은 본 발명의 제2 실시예의 단위체 평면도
도 7은 도 6의 BB' 단면도
도 8은 본 발명의 제2-1 실시 예의 적층된 단위체 정면도
도 9는 본 발명의 제2-2 실시 예의 적층된 단위체 정면도
도 10은 본 발명의 제2 실시예의 패키지 정면투시도
이하, 상기와 같은 본 발명의 일실시예에 대하여 도면을 참조하여 상세히 설명한다.
본 발명은 전도성 패턴이 형성되는 유연성 기판 및 상기 기판의 일면 또는 양면에 실장된 반도체 칩을 적층의 단위체로, 다수개의 단위체가 수직 적층되며, 일 단위체의 전도성 패턴과 상기 일 단위체와 접하여 적층되는 다른 일 단위체의 전도성 패턴을 전기적으로 연결시키는 접속부재에 의해 각 유연성 기판에 실장된 반도체 칩 간 전기적 접속이 이루어지는 반도체 적층 패키지에 관한 것으로, 적층의 단위체 구조에 의해 실시 예1 과 실시 예2로 나누어진다.
이하, 도 1 내지 도 5를 기반으로 본 발명에 따른 반도체 적층 패키지의 제1 실시 예에 대해 상술한다. 도 1은 본 발명에 따른 반도체 적층 패키지의 적층 단위체를 도시한 일 예로, 도 1에 도시한 바와 같이, 적층 시 반복되는 기본 구조인 단위체(100)는 기판의 일면에 반도체칩의 실장(부착 및 전기적 연결을 포함함) 및 단위체(100) 외부와의 전기적 연결을 위한 전도성 패턴(21)이 형성된 유연성 기판(20); 및 상기 유연성 기판(20)의 전도성 패턴(21)이 형성된 일면에 실장되는 반도체 칩(10)을 포함한다.
상기 반도체 칩(10)은 이방 전도성 필름 또는 이방 전도성 페이스트를 포함한 이방 전도성 접착제를 이용하여 열과 압력을 가해 플립칩 본딩(flip chip bonding)으로 상기 유연성 기판(20)에 실장될 수 있다. 상기 플립칩 본딩에 의해 상기 반도체 칩(10)은 상기 유연성 기판(20)에 형성된 전도성 패턴(21)과 전기적으로 연결되며, 유연성 기판(20)에 물리적으로 부착 된다.
상기 전도성 패턴(21)은 실장되는 반도체 칩(10)과 연결되어 서로 상이하고 독립적인 전기 신호를 전송할 수 있도록 서로 분리된 다수개의 금속 라인을 포함할 수 있다.
상기 다수개의 금속 라인 각각의 일단은 상기 반도체 칩(10)에 존재하는 전기적 입출력을 위한 부재와 상기 플립칩 본딩에 의해 연결되며, 상기 다수개의 금속 라인 각각의 타단은 상기 반도체 칩(10)이 실장되는 영역 이외의 영역에 형성된다. 일 예로, 상기 반도체 칩(10)은 상기 유연성 기판(20)의 중심부에 실장되며, 상기 다수개의 금속 라인 각각의 타단은 상기 유연성 기판(20)의 가장자리 끝단에 형성된다.
도 2는 도 1의 AA' 단면을 도시한 도면으로, 도 2에 도시한 바와 같이, 상기 유연성 기판(20)에는 상기 반도체 칩(10)이 실장되는 실장면과 상기 실장면에 대향하는 대향면으로 구성되며, 상기 반도체 칩(10) 실장면에 형성된 전도성 패턴(21)의 타단이 상기 실장면의 가장자리 끝단까지 연장 형성되는 특징이 있다.
이하, 단위체가 적층된 적층체를 도시함에 있어, 상기 유연성 기판(20)에 형성된 전도성 패턴(21)이 도시되지 않을 수 있으나, 이는 도면을 통한 본 발명의 보다 명확한 이해를 위함이며, 도면의 도시 여부와 무관하게 각 유연성 기판(20)에는 전도성 패턴(21)이 형성되어 있음은 물론이다.
또한, 본 발명을 상술함에 있어, 단위체간의 전기적 연결은 각 단위체에 실장된 반도체 칩 간의 전기적 연결을 의미하며, 일 단위체의 반도체 칩- 일 단위체의 유연성 기판의 전도성 패턴-다른 일 단위체의 유연성 기판의 전도성 패턴- 다른 일 단위체의 반도체 칩에 저 임피던스 경로가 형성됨을 의미한다.
또한, 본 발명을 상술함에 있어, 일 단위체의 유연성 기판과 다른 일 단위체에 포함된 유연성 기판간의 전기적 연결은 상기 유연성 기판에 형성된 전도성 패턴간의 전기적 연결을 의미하며, 일 유연성 기판의 일면과 다른 일 유연성 기판의 일 면간의 전기적 연결은 일 유연성 기판의 일면에 형성된 전도성 패턴과 다른 일 유연성 기판의 일면에 형성된 전도성 패턴간의 전기적 연결을 의미한다.
또한, 본 발명을 상술함에 있어, 상기 유연성 기판은 유연성 PCB, LCD, OLED, 전자 종이등 통상의 플렉시블 전자 소자 분야에 사용되는 유연성 기판 물질을 사용할 수 있으며, 유연성을 크게 훼손하지 않는 범위의 두께이면 무방하나, 후술하는 본 발명에 따른 반도체 적층 패키지의 특징적 구성에 의해 10nm 내지 1mm의 초박형의 유연성 기판이 채택 가능한 장점이 있다.
도 3은 본 발명에 따른 반도체 적층 패키지의 구조를 도시한 실시 예1-1로 도 3에 도시한 바와 같이, 상기 반도체 적층 패키지는 각 단위체(100)의 유연성 기판 상부로 실장된 반도체 칩이 위치하도록, 다수개의 단위체가 수직으로 적층된 구조를 가지며, 이에 따라, 유연성 기판(20)과 반도체 칩(10)이 교번 적층된 구조를 갖는다.
반도체 칩 실장면은 유연성 기판의 면들 중 전도성 패턴이 형성된 일면 또는 반도체 칩이 실장된 일면을 의미한다.
본 발명에 따른 반도체 적층 패키지의 단위체(100)간 전기적 연결은 일 단위체의 전도성 패턴(21)의 끝단과 상기 일 단위체의 상부로 적층되는 다른 일 단위체(100')의 전도성 패턴(21')의 끝단이 접속부재(30)에 의해 전기적으로 연결되어 이루어지는 특징이 있다.
상기 접속부재(30)는 전도성 와이어로 구성된다. 즉 통전재질의 와이어가 적용될 수 있다. 일예로 상기 접속부재(30)는 전기전도도가 우수한 은(Au) 또는 구리(Cu) 재질의 와이어로 구성될 수 있다.
상기 전도성 패턴(21)과 상기 접속부재(30)는 솔더, 이방 전도성 접착제, 또는 전도성 접착제를 통해 연결된다.
상기 솔더는 유연 솔더 또는 무연 솔더를 포함하며, 상기 이방 전도성 접착제는 이방 전도성 페이스트 또는 이방 전도성 필름을 포함하며, 상기 전도성 접착제는 전도성 페이스트 또는 전도성 필름을 포함한다.
본 발명에 따른 반도체 적층 패키지가 상술한 단위체의 구조를 가지며, 상술한 단위체간의 전기적 접속 구조로 서로 전기적으로 연결됨에 따라, 실리콘 관통 기공(TSV)등을 이용한 반도체 칩 자체를 3차원으로 적층한 웨이퍼 레벨의 패키지와 유사하게 극도로 경박화가 가능하며, 접속 부재의 크기, 형상, 크기의 편차 또는 위치가 자유로운 장점이 있으며, 3차원으로 적층되는 단위체의 수에 제한이 없어, 목적 및 활용 분야에 따라 설계가 용이한 장점이 있으며, 초음파 인가 접합이라는 매우 간단한 공정을 통해 반도체 적층 패키지가 제조가능한 장점이 있다.
또한, 전도성 패턴과 접속부재 이외에 추가적인 구성이 필요하지 않기 때문에 제조공정을 간소화 하여 제조에 따른 시간과 비용을 절약할 수 있는 장점이 있다.
도 4는 본 발명에 따른 반도체 적층 패키지의 실시 예1-2를 도시한 것으로, 도 4에 도시한 바와 같이, 반도체 적층 패키지를 구성하는 각 단위체는 비 전도성 이스트 또는 비 전도성 필름을 포함하는 비전도성 접착제에 의해 적층되는 각 단위체(100)가 물리적으로 서로 결합되어 있는 것이 바람직하다.
상술한 바와 같이, 상기 반도체 적층 패키지는 유연성 기판(20)을 최하부의 일 단으로, 유연성 기판(20)과 반도체 칩(10)이 교번되어 적층된 구조를 가짐에 따라, 상기 일 단위체(100)에 속하는 반도체 칩(10)과 이웃하는 다른 단위체(100')의 유연성 기판(20') 간 비전도성 접착제층(200)이 형성된다. 따라서 단위체(100)와 이웃하는 단위체(100')는 상기 비전도성 접착제층(200)을 통해 물리적으로 결합 및 부착된다.
상술한 바와 같이 본 발명에 따른 반도체 적층 패키지를 구성하는 모든 단위체는 서로 인접한 단위체와 비전도성 접착제층(200)에 의해 물리적으로 결합 및 부착되어, 3차원 적층된 단위체들의 물리적 안정성 및 강도를 증진시키며, 유연성 기판간의 결합 부위(이방 전도성 접착제에 의해 두 유연성 기판이 서로 부착된 부위) 및 반도체 칩과 기판간의 계면에 미치는 물리적 충격을 억제한다.
상기와 같은 실시 예1-1 및 실시 예1-2의 구성에 의한 본 발명의 반도체 적층 패키지는 도 5에 도시된 바와 같이 케이스(300) 및 몰딩 수지(400)를 포함하여 구성될 수 있다.
상기 케이스(300)는 다단으로 적층되는 상기 단위체(100)의 조합을 감싸도록 구성된다. 상기 케이스(300)의 내부는 상기 몰딩 수지(400)에 의해 상기 적층된 단위체 간의 빈 공간 및 일 단위체에서 상기 반도체 칩과 접속 부재 간의 빈 공간을 포함하는 패키지 내부 빈 공간이 채워지며 상기 적층체의 최상부면 및 측면을 포함한 패키지의 표면이 감싸인 특징이 있다.
상기 몰딩 수지(400)는 상기 반도체 칩 자체가 아닌, 3차원으로 서로 전기적으로 연결되며, 서로 물리적으로 부착되고, 반도체 칩과 접하여 밀폐된 빈 공간을 갖는 단위체들의 적층체를 외부 환경으로 보호하는 역할을 수행한다. 상기 몰딩 수지(400)가 적층체의 내부 빈 공간을 채우며 상기 적층체의 외부 표면을 감싸는 구조를 가짐에 따라, 반도체 적층 패키지의 부피를 감소시킬 수 있으며, 유연성 기판을 물리적으로 고정 및 지지하는 작용을 하여 패키지의 물리적 안정성을 높이는 장점이 있다.
상기 반도체 적층 패키지는 최하부 단위체(100)의 유연성 기판(20)에 형성된 전도성 패턴(21) 또는 접속부재(30)에 리드 프레임과 같은 입출력 부재(LF)와 결합된 상태로, 상기 적층체 및 입출력 부재의 모든 표면이 상기 몰딩 수지에 의해 감싸인 구조를 가질 수 있다.
이하, 도 6 내지 도 10을 기반으로 본 발명에 따른 반도체 적층 패키지의 제2 실시 예에 대해 상술한다. 도 6은 본 발명에 따른 반도체 적층 패키지의 적층 단위체를 도시한 일 예로, 도 6에 도시한 바와 같이, 적층 시 반복되는 기본 구조인 단위체(100)는 기판의 일면에 반도체칩의 실장(부착 및 전기적 연결을 포함함) 및 단위체(100) 외부와의 전기적 연결을 위한 전도성 패턴(21)이 형성된 유연성 기판(20); 및 상기 유연성 기판(20)의 전도성 패턴(21)이 형성된 일면에 실장되는 반도체 칩(10)을 포함한다.
상기 반도체 칩(10)은 이방 전도성 필름 또는 이방 전도성 페이스트를 포함한 이방 전도성 접착제를 이용하여 열과 압력을 가해 플립칩 본딩(flip chip bonding)으로 상기 유연성 기판(20)에 실장될 수 있다. 상기 플립칩 본딩에 의해 상기 반도체 칩(10)은 상기 유연성 기판(20)에 형성된 전도성 패턴(21)과 전기적으로 연결되며, 유연성 기판(20)에 물리적으로 부착 된다.
상기 전도성 패턴(21)은 실장되는 반도체 칩(10)과 연결되어 서로 상이하고 독립적인 전기 신호를 전송할 수 있도록 서로 분리된 다수개의 금속 라인을 포함할 수 있다.
상기 다수개의 금속 라인 각각의 일 단은 상기 반도체 칩(10)에 존재하는 전기적 입출력을 위한 부재와 상기 플립칩 본딩에 의해 연결되며, 상기 다수개의 금속 라인 각각의 타 단은 상기 반도체 칩(10)이 실장되는 영역 이외의 영역에 형성된다. 일 예로, 상기 반도체 칩(10)은 상기 유연성 기판의 중심부에 실장되며, 상기 다수개의 금속 라인 각각의 타 단은 상기 유연성 기판(20)의 가장자리에 인접하도록 형성된다.
도 7은 도 6의 BB' 단면을 도시한 도면으로, 도 7에 도시한 바와 같이, 상기 유연성 기판(20)에는 상기 반도체 칩(10)이 실장되는 실장면과 상기 실장면에 대향하는 대향면을 관통하도록 비아홀(50)이 형성되다. 이때, 상기 유연성 기판(20)에는 결합면(20a)이 추가 형성될 수 있다. 상기 결합면(20a)은 중심에 상기 비아홀(50)이 위치하도록 상기 유연성 기판(20) 상에 형성되며, 상기 유연성 기판(20)의 외측으로 돌출되어 구성된다. 특히 상기 결합면(20a)의 두께는 상기 단위체(100)가 적층되었을 때, 이웃하는 단위체(100')의 유연성 기판(20)에 맞닿도록 구성된다.
일 예로 상기 결합면(20a)은 상기 유연성 기판(20)의 하방으로 돌출 형성되며, 단위체(100)가 적층되었을 때, 결합면(20a)의 하면이 상기 단위체(100)의 하측에 이웃하는 단위체(100')의 유연성 기판(20')의 상면에 맞닿도록 구성된다.
따라서 단위체(100)의 비아홀(50)과, 이웃하는 단위체(100')의 비아홀(50')은 서로 연통되도록 구성된다. 상기 결합면(20a)은 상기 단위체(100)가 적층되었을 때 최하단에 위치하는 단위체에는 형성되지 않을 수 있다.
이하, 단위체가 적층된 적층체를 도시함에 있어, 상기 유연성 기판(20)에 형성된 전도성 패턴(21)이 도시되지 않을 수 있으나, 이는 도면을 통한 본 발명의 보다 명확한 이해를 위함이며, 도면의 도시 여부와 무관하게 각 유연성 기판(20)에는 전도성 패턴(21)이 형성되어 있음은 물론이다.
또한, 본 발명을 상술함에 있어, 단위체간의 전기적 연결은 각 단위체에 실장된 반도체 칩 간의 전기적 연결을 의미하며, 일 단위체의 반도체 칩- 일 단위체의 유연성 기판의 전도성 패턴-다른 일 단위체의 유연성 기판의 전도성 패턴- 다른 일 단위체의 반도체 칩에 저 임피던스 경로가 형성됨을 의미한다.
또한, 본 발명을 상술함에 있어, 일 단위체의 유연성 기판과 다른 일 단위체에 포함된 유연성 기판간의 전기적 연결은 상기 유연성 기판에 형성된 전도성 패턴간의 전기적 연결을 의미하며, 일 유연성 기판의 일면과 다른 일 유연성 기판의 일 면간의 전기적 연결은 일 유연성 기판의 일면에 형성된 전도성 패턴과 다른 일 유연성 기판의 일면에 형성된 전도성 패턴간의 전기적 연결을 의미한다.
또한, 본 발명을 상술함에 있어, 상기 유연성 기판은 유연성 PCB, LCD, OLED, 전자 종이등 통상의 플렉시블 전자 소자 분야에 사용되는 유연성 기판 물질을 사용할 수 있으며, 유연성을 크게 훼손하지 않는 범위의 두께이면 무방하나, 후술하는 본 발명에 따른 반도체 적층 패키지의 특징적 구성에 의해 10nm 내지 1mm의 초박형의 유연성 기판이 채택 가능한 장점이 있다.
도 8은 본 발명에 따른 반도체 적층 패키지의 구조를 도시한 실시 예2-1로 도 8에 도시한 바와 같이, 상기 반도체 적층 패키지는 각 단위체(100)의 유연성 기판 상부로 실장된 반도체 칩이 위치하도록, 다수개의 단위체가 수직으로 적층된 구조를 가지며, 이에 따라, 유연성 기판(20)과 반도체 칩(10)이 교번 적층된 구조를 갖는다.
반도체 칩 실장면은 유연성 기판의 면들 중 전도성 패턴이 형성된 일면 또는 반도체 칩이 실장된 일면을 의미한다.
본 발명에 따른 반도체 적층 패키지의 단위체(100)간 전기적 연결은 일 단위체의 전도성 패턴(21)과 상기 일 단위체의 상부로 적층되는 다른 일 단위체(100')의 전도성 패턴(21')이 상기 비아홀(50)과 접속부재(60)에 의해 전기적으로 연결되어 이루어지는 특징이 있다.
상기 접속부재(60)는 전도성 있는 재질이 적용될 수 있다. 일예로 상기 접속부재(60)는 상기 단위체(100)가 적층된 후 상기 비아홀(50)에 채워져 응고되며, 전기전도도가 우수하며, 가열 시 용해가 용이한 납(Pb) 재질로 이루어질 수 있다. 다만, 본 발명의 접속부재(60)의 재질을 납으로 한정하는 것은 아니며, 전기전도도가 납보다 우수한 은 또는 구리를 용해시킬 수 있는 수단만 구비된다면, 은 또는 구리를 접속부재(60)로 사용하는 것도 가능할 것이다.
본 발명에 따른 반도체 적층 패키지가 상술한 단위체의 구조를 가지며, 상술한 단위체간의 전기적 접속 구조로 서로 전기적으로 연결됨에 따라, 실리콘 관통 기공(TSV)등을 이용한 반도체 칩 자체를 3차원으로 적층한 웨이퍼 레벨의 패키지와 유사하게 극도로 경박화가 가능하며, 접속 부재의 크기, 형상, 크기의 편차 또는 위치가 자유로운 장점이 있으며, 3차원으로 적층되는 단위체의 수에 제한이 없어, 목적 및 활용 분야에 따라 설계가 용이한 장점이 있으며, 초음파 인가 접합이라는 매우 간단한 공정을 통해 반도체 적층 패키지가 제조가능한 장점이 있다.
또한, 액상의 접속부재를 비아홀에 충진하여 응고시키는 과정만으로 각각의 전도성 패턴을 전기적으로 연결하기 때문에 제조공정을 간소화 하여 제조에 따른 시간과 비용을 절약할 수 있는 장점이 있다.
도 9는 본 발명에 따른 반도체 적층 패키지의 실시 예2-2를 도시한 것으로, 도 9에 도시한 바와 같이, 반도체 적층 패키지를 구성하는 각 단위체는 비 전도성 이스트 또는 비 전도성 필름을 포함하는 비전도성 접착제에 의해 적층되는 각 단위체(100)가 물리적으로 서로 결합되어 있는 것이 바람직하다.
상술한 바와 같이, 상기 반도체 적층 패키지는 유연성 기판(20)을 최하부의 일 단으로, 유연성 기판(20)과 반도체 칩(10)이 교번되어 적층된 구조를 가짐에 따라, 상기 일 단위체(100)에 속하는 반도체 칩(10)과 이웃하는 다른 단위체(100')의 유연성 기판(20') 간 비전도성 접착제층(200)이 형성된다. 따라서 단위체(100)와 이웃하는 단위체(100')는 상기 비전도성 접착제층(200)을 통해 물리적으로 결합 및 부착된다.
이때 상기 유연성 기판(20)의 결합면(20a)은 상기 비전도성 접착제층(200)의 두께만큼 연장 형성되는 것이 바람직하다.
상술한 바와 같이 본 발명에 따른 반도체 적층 패키지를 구성하는 모든 단위체는 서로 인접한 단위체와 비전도성 접착제층(200)에 의해 물리적으로 결합 및 부착되어, 3차원 적층된 단위체들의 물리적 안정성 및 강도를 증진시키며, 유연성 기판간의 결합 부위(이방 전도성 접착제에 의해 두 유연성 기판이 서로 부착된 부위) 및 반도체 칩과 기판간의 계면에 미치는 물리적 충격을 억제한다.
상기와 같은 실시 예2-1 및 실시 예2-2의 구성에 의한 본 발명의 반도체 적층 패키지는 도 10에 도시된 바와 같이 케이스(300) 및 몰딩 수지(400)를 포함하여 구성될 수 있다.
상기 케이스(300)는 다단으로 적층되는 상기 단위체(100)의 조합이 수용되도록 구성된다. 상기 케이스(300)의 내부는 상기 몰딩 수지(400)에 의해 상기 적층된 단위체 간의 빈 공간 및 일 단위체에서 상기 반도체 칩과 접속 부재 간의 빈 공간을 포함하는 패키지 내부 빈 공간이 채워지며 상기 적층체의 최상부면 및 측면을 포함한 패키지의 표면이 감싸인 특징이 있다.
상기 몰딩 수지(400)는 상기 반도체 칩 자체가 아닌, 3차원으로 서로 전기적으로 연결되며, 서로 물리적으로 부착되고, 반도체 칩과 접하여 밀폐된 빈 공간을 갖는 단위체들의 적층체를 외부 환경으로 보호하는 역할을 수행한다. 상기 몰딩 수지(400)가 적층체의 내부 빈 공간을 채우며 상기 적층체의 외부 표면을 감싸는 구조를 가짐에 따라, 반도체 적층 패키지의 부피를 감소시킬 수 있으며, 유연성 기판을 물리적으로 고정 및 지지하는 작용을 하여 패키지의 물리적 안정성을 높이는 장점이 있다.
상기 반도체 적층 패키지는 최하부 단위체(100)의 유연성 기판(20)에 형성된 전도성 패턴(21) 또는 접속부재(30)에 리드 프레임과 같은 입출력 부재(LF)와 결합된 상태로, 상기 적층체 및 입출력 부재의 모든 표면이 상기 몰딩 수지에 의해 감싸인 구조를 가질 수 있다.
본 발명의 상기한 실시 예에 한정하여 기술적 사상을 해석해서는 안된다. 적용범위가 다양함은 물론이고, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당업자의 수준에서 다양한 변형 실시가 가능하다. 따라서 이러한 개량 및 변경은 당업자에게 자명한 것인 한 본 발명의 보호범위에 속하게 된다.
P : 패키지
100 : 단위체
10 : 반도체 칩 20 : 유연성 기판
20a : 결합면 21 : 전도성 패턴
30, 60 : 접속부재 50 : 비아홀
200 : 비전도성 접착층
300 : 케이스
400 : 몰딩 수지
LF : 입출력부재

Claims (6)

  1. 반도체 칩(10)과, 상기 반도체 칩(10)이 실장되고 상기 반도체 칩이 실장되는 면에 전도성 패턴(21)이 형성되는 유연성 기판(20)으로 구성되는 다수 개의 단위체(100)가 3차원으로 수직 적층되는 반도체 적층 패키지(P)에 있어서,
    상기 패키지(P)는,
    상기 전도성 패턴(21)의 끝단이 상기 유연성 기판(20)의 측단까지 형성되고,
    각각의 전도성 패턴(21)의 끝단을 전기적으로 연결하는 접속부재(30)를 포함하여,
    상기 각각의 단위체(100)가 전기적으로 연결되는 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지.
  2. 제 1항에 있어서,
    상기 접속부재(30)는,
    전도성 와이어인 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지.
  3. 반도체 칩(10)과, 상기 반도체 칩(10)이 실장되고 상기 반도체 칩이 실장되는 면에 전도성 패턴(21)이 형성되는 유연성 기판(20)으로 구성되는 다수 개의 단위체(100)가 3차원으로 수직 적층되는 반도체 적층 패키지(P)에 있어서,
    상기 패키지(P)는,
    상기 전도성 패턴(21)의 끝단에 형성되며, 상기 유연성 기판(20)을 관통하는 비아홀(50);
    상기 유연성 기판(20)에 형성되되, 중심에 상기 비아홀(50)이 위치하도록 상방 또는 하방으로 돌출 형성되는 결합면(20a); 을 포함하며,
    상기 결합면(20a)은 각각의 비아홀(50)이 연통되도록 이웃하는 유연성 기판(20')에 맞닿고, 상기 비아홀(50)에는 접속부재(60)가 채워져 상기 각각의 단위체(100)가 전기적으로 연결되는 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지.
  4. 제 3항에 있어서,
    상기 접속부재(60)는,
    전도성 재질인 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지.
  5. 제 1항 또는 제 3항에 있어서,
    상기 단위체(100)와 이웃하는 단위체(100') 사이에는 비전도성 접착제 층(200)이 구비되는 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지.
  6. 제 1항 또는 제 3항에 있어서,
    상기 패키지(P)는,
    상기 적층된 단위체(100)가 수용되는 케이스(300)가 구비되며, 상기 케이스(300)의 내부는 몰딩 수지(400)로 충진되는 것을 특징으로 하는 내부결선을 통한 반도체 적층 패키지.
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* Cited by examiner, † Cited by third party
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