KR102342277B1 - 다수의 반도체 다이 기와식 스택을 포함하는 반도체 소자 어셈블리 - Google Patents

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홍 완 응
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마이크론 테크놀로지, 인크
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Abstract

반도체 소자 어셈블리는 복수의 외부 연결부를 갖는 기판, 기판 상의 제1 위치 바로 위에 배치되고 복수의 외부 연결부의 제1 서브 세트에 전기적으로 결합되는 반도체 다이들의 제1 기와식 스택, 및 기판 상의 제2 위치 바로 위에 배치되고 복수의 외부 연결부의 제2 서브 세트에 전기적으로 결합되는 반도체 다이들의 제2 기와식 스택을 포함한다. 반도체 소자 어셈블리는 기판, 제1 기와식 스택 및 제2 기와식 스택을 적어도 부분적으로 캡슐화하는 캡슐재를 더 포함한다.

Description

다수의 반도체 다이 기와식 스택을 포함하는 반도체 소자 어셈블리{SEMICONDUCTOR DEVICE ASSEMBLIES INCLUDING MULTIPLE SHINGLED STACKS OF SEMICONDUCTOR DIES}
본 개시는 개괄적으로 반도체 소자들, 보다 구체적으로는 다수의 반도체 다이 기와식 스택(shingled stack)을 포함하는 반도체 소자 어셈블리들에 관한 것이다.
메모리 칩, 마이크로 프로세서 칩 및 이미저 칩을 포함하는 패키징된 반도체 다이들은 통상적으로 기판 상에 장착되고 플라스틱 보호 커버로 싸여 있거나 열-도성 덮개로 덮인 하나 이상의 반도체 다이를 포함한다. 다이는 능동 회로들(예를 들어, 메모리 셀, 프로세서 회로, 및/또는 이미저 소자와 같은 기능 특징부들을 제공하는) 및/또는 수동 특징부들(예를 들어, 커패시터, 저항 등)뿐만 아니라 회로들에 전기적으로 연결되는 본드 패드들을 포함할 수 있다. 본드 패드들은 보호 커버 외측 단자들에 전기적으로 연결되어 다이가 더 높은 레벨의 회로에 연결될 수 있게 한다.
추가 기능을 제공하기 위해, 반도체 소자 어셈블리에 추가 반도체 다이들이 추가될 수있다. 추가 반도체 다이들을 포함시키는 하나의 접근법은 기판 위에 다이들을 적층하는 것을 수반한다. 다이들의 기판에의 전기적 연결을 가능하게 하기 위해, 다이들은 기와식 스택으로 배열 될 수 있으며, 여기서 각 다이는 기판 상의 대응하는 본드 핑거에 접합될 수 있는(예를 들어, 와이어 본드로) 다이의 접촉 패드들을 노출되게 남기기 위해 아래의 다이로부터 수평으로 오프셋된다. 이러한 기와식 스택 접근법의 단점은 스택에 추가되는 각 추가 다이의 돌출량이 증가함에 따라 이러한 방식으로 적층될 수 있는 다이들 수가 제한된다는 점이다.
이러한 제한을 해결하기 위해, 다이들의 기와식 스택들은 기와식 방식으로 배열되는 다이들의 다수의 그룹을 포함할 수 있고, 동일한 방향(예를 들어, 도 1에 도시된 바와 같이) 또는 반대 방향들(도 2에 도시된 바와 같이) 중 어느 하나로 오프셋될 수 있다. 이와 관련하여, 도 1은 기판(101) 상의 다이들의 기와식 스택(110)이 동일한 오프셋 방향으로 기와식으로 되고 와이어본드들(121)에 의해 기판(101) 상의 본딩핑거들(120)에 전기적으로 연결되는 다이들(104)의 두 그룹(102 및 103)을 포함하는 반도체 소자 어셈블리(100)를 도시한다. 도 1을 참조하여 볼 수 있는 바와 같이, 다이들(104)의 제1 그룹(102)의 와이어본드들(121)은 제2 그룹(103)의 돌출 영역(111) 밑에 있고, 그에 따라 다이들(104)의 제2 그룹(103)은 제1 그룹(102) 위에 적층되기 전에 형성되어야 한다. 또한, 제2 그룹(103)의 최하부 다이(104)는 와이어본드(121)를 허용하기에 충분한 거리 (예를 들어, 더 두꺼운 다이 부착 물질 층(105)에 의해 제공되는)만큼 제1 그룹(102)의 최상부 다이(104) 위에 이격되어야 한다. 그에 따라, 이러한 배열의 단점들은 제조 비용 및 복잡성의 증가에 따라, 상이한 다이 부착 물질 두께들 뿐만 아니라, 반복적으로 수행되어야 하는 다수의 적층 및 와이어 본딩 동작을 포함한다.
다이들의 그룹들이 반대 오프셋 방향들로 기와식으로 되는 도 2에 도시된 반도체 소자 어셈블리를 형성하는 데 있어서도 유사한 과제들이 제시된다. 이와 관련하여, 도 2은 기판(201) 상의 다이들의 기와식 스택(210)이 반대 오프셋 방향들로 기와식으로 되고 와이어본드들(221)에 의해 기판(201) 상의 본딩핑거들(220)에 전기적으로 연결되는 다이들(204)의 두 그룹(202 및 203)을 포함하는 반도체 소자 어셈블리(200)를 도시한다. 도 2를 참조하여 볼 수 있는 바와 같이, 다이들(204)의 제1 그룹(202)의 와이어본드들(221)의 적어도 일부는 제2 그룹(203)의 돌출 영역(211) 밑에 있고, 그에 따라 다이들(204)의 제2 그룹 (203)은 제1 그룹(202) 위에 적층되기 전에 형성되어야 한다. 그에 따라, 이러한 배열의 단점들은 제조 비용 및 복잡성의 증가에 따라, 기판에 추가 본드핑거들의 제공 뿐만 아니라, 반복적으로 수행되어야 하는 다수의 적층 및 와이어 본딩 동작을 포함한다.
도 1은 반도체 다이들의 기와식 스택을 포함하는 반도체 소자 어셈블리를 도시한다.
도 2는 반도체 다이들의 기와식 스택을 포함하는 반도체 소자 어셈블리를 도시한다.
도 3은 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 단면도를 도시한다.
도 4는 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 평면도를 도시한다.
도 5는 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 평면도를 도시한다.
도 6은 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 평면도를 도시한다.
도 7은 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 평면도를 도시한다.
도 8은 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 단면도를 도시한다.
도 9는 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 단면도를 도시한다.
도 10은 본 기술의 일 실시예에 따른 메모리 소자 어셈블리 제조 방법을 도시하는 흐름도이다.
도 11은 본 기술의 일 실시 예에 따른 구성된 반도체 소자 어셈블리를 포함하는 시스템을 도시하는 개략도이다.
이하의 설명에서, 본 기술의 실시 예들에 대한 완전하고 가능하게 하는 설명을 제공하기 위해 많은 구체적인 세부 사항이 논의된다. 그러나, 관련 기술분야의 통상의 기술자는 본 개시가 구체적인 세부 사항들 중 하나 이상 없이도 실시될 수 있다는 것을 인식할 것이다. 다른 경우들로, 보통 반도체 소자들과 연관되는 주지의 구조들 또는 동작들은 본 기술의 다른 양태들을 모호하게 하는 것을 피하기 위해 상세하게 도시 또는 설명되지 않는다. 개괄적으로, 여기에 개시된 그러한 구체적인 실시 예들에 더하여 다양한 다른 소자, 시스템 및 방법이 본 기술의 범위 내일 수 있다는 것이 이해되어야 한다.
상술한 바와 같이, 반도체 소자 어셈블리에서의 기와식 스택에서의 반도체 다이들의 수를 증가시키면 극복하기에 비용이 많이 드는 제조 과제들을 지운다(예를 들어, 다수의 반복적 적층 및 와이어본딩 동작들, 다양한 다이 간 간격 등). 그에 따라, 본 기술에 따른 반도체 소자 어셈블리들의 몇몇 실시 예는 이러한 과제들을 극복하기 위해 반도체 다이들의 다수의 기와식 스택을 갖는 반도체 소자 어셈블리들을 제공할 수 있다.
이와 관련하여, 본 기술의 몇몇 실시 예는 복수의 외부 연결부를 갖는 기판, 기판 상의 제1 위치 바로 위에 배치되고 복수의 외부 연결부의 제1 서브 세트에 전기적으로 결합되는 반도체 다이들의 제1 기와식 스택, 및 기판 상의 제2 위치 바로 위에 배치되고 복수의 외부 연결부의 제2 서브 세트에 전기적으로 결합되는 반도체 다이들의 제2 기와식 스택을 포함하는 반도체 소자 어셈블리들에 관한 것이다. 반도체 소자 어셈블리들은 기판, 제1 기와식 스택 및 제2 기와식 스택을 적어도 부분적으로 캡슐화하는 캡슐재를 더 포함할 수 있다.
아래에 반도체 소자들의 몇몇 실시 예의 구체적인 세부 사항들이 설명된다. 용어 "반도체 소자(semiconductor device)"는 반도체 물질을 포함하는 고체 상태 소자를 총칭한다. 반도체 소자는 예를 들어, 반도체 기판, 웨이퍼 또는 웨이퍼 또는 기판으로부터의 하나의 단위인 다이를 포함할 수 있다. 본 개시 내용 전반에 걸쳐, 반도체 소자들은 개괄적으로 반도체 다이들과 관련하여 설명되나, 반도체 소자들은 반도체 다이들로 제한되지 않는다.
"반도체 소자 패키지"라는 용어는 공통 패키지로 통합되는 하나 이상의 반도체 소자를 갖는 배열체를 지칭할 수 있다. 반도체 패키지는 적어도 하나의 반도체 소자를 부분적으로 또는 완전히 캡슐화하는 하우징 또는 케이싱을 포함할 수 있다. 반도체 소자 패키지는 하나 이상의 반도체 소자를 캐리하는 인터포저를 또한 포함하고 케이싱에 부착 또는 그 외 다르게 통합된다. "반도체 소자 어셈블리"라는 용어는 하나 이상의 반도체 소자, 반도체 소자 패키지 및/또는 기판(예를 들어 인터포저, 지지부 또는 다른 적합한 기판들)의 어셈블리를 지칭할 수 있다. 반도체 소자 어셈블리는 예를 들어, 불연속 패키지 형태, 스트립 또는 매트릭스 형태 및/또는 웨이퍼 패널 형태로 제조될 수 있다. 여기서 사용될 때,, "수직", "측면", "상측" 및 "하측"은 도면들에 도시된 배향을 고려한 반도체 소자 또는 소자 어셈블리에서의 특징부들의 상대 방향들 또는 위치들을 지칭할 수 있다. 예를 들어, "상측" 또는 "최상측"은 다른 특징부 또는 동일한 특징부의 부분보다 각각 페이지 위에 더 가깝게 또는 가장 가깝게 위치되는 특징부를 지칭할 수 있다. 그러나, 이러한 용어들은 상부/하부, 위/아래, 상/하, 위로/아래로 및 좌/우가 배향에 따라 교환될 수 있는 역전된 또는 기울어진 배향들과 같은 다른 배향들을 갖는 반도체 소자들을 포함하는 것으로 광범위하게 간주되어야 한다.
도 3은 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 단면도이다. 반도체 소자 어셈블리(300)는 캡슐재(330)에 의해 적어도 부분적으로 둘러싸지는 기판(301), 반도체 다이들(304)의 제1 기와식 스택(302) 및 반도체 다이들(304)의 제2 기와식 스택(303)(단면도로부터 들어간 위치를 나타내기 위해 파선들로 도시됨)을 포함한다. 도 3을 참조하여 볼 수 있는 바와 같이, 제1 및 제2 기와식 스택들(302 및 303) 각각은 네 개의 반도체 다이(304)를 포함한다. 각 스택(302 및 303)의 최하부 다이는 기판(301)에 직접 결합되고, 최하부 이외의, 각 스택(302 및 303)에서의 각 다이(304)는 그 바로 아래의 다이(304)로부터 대략 동일한 방향으로 대략 동일한 거리만큼 오프셋된다(예를 들어, 도 1에서와 같이 스택에서의 오프셋 거리들이 달라질 수 있거나, 도 2에서와 같이 스택에서의 오프셋 방향들이 달라질 수 있는 도 1 및 도 2에 도시된 기와식 스택들과 달리).
반도체 소자 어셈블리(300)는 각 스택(302 및 303)에서의 각 다이(304)를 기판(301)에 연결시키는 와이어본드들(321)을 더 포함한다. 보다 구체적으로, 각 스택(302 및 303)에서의 각 다이(304)는 기판(301) 상의 하나 이상의 본드 핑거(320)에 연결되며, 이것들은 각각 차례로 어셈블리(300)의 대응하는 하나 이상의 외부 접촉부, 이를테면 솔더 볼(323)에 연결된다(예를 들어, 비아(322)를 통해). 이와 관련하여, 스택(302 및 303) 중 어느 하나에서의 다이들(304)의 어느 다이도 다른 다이(304) 위로 돌출되지 않기 때문에(예를 들어, 도 1 및 도 2와 달리), 와이어본드들(321)은 단일 동작으로 형성될 수 있고(예를 들어, 다른 적층 동작에 의해 중단되지 않고), 각 본드핑거(320)가 단지 단일 와이어본드(321)에 연결될 수 있다(예를 들어, 도 1에서와 달리).
본 기술의 일 양태에 따르면, 반도체 다이 어셈블리는 기판 상의 상이한 위치들에 반도체 다이들의 다수의 기와식 스택을 가질 수 있다. 이는 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 평면도를 도시하는 도 4를 참조하여 더 잘 보여질 수 있다. 반도체 소자 어셈블리(400)는 기판(401), 반도체 다이들(404)의 제1 기와식 스택(402) 및 반도체 다이들(404)의 제2 기와식 스택(403) 을 포함한다. 제1 기와식 스택(402)은 기판(401) 상의 제1 위치에 배치되고, 제2 기와식 스택(403)은 제1 위치로부터 측면으로 오프셋된 제2 위치에 배치된다. 도 4를 참조하여 볼 수 있는 바와 같이, 제1 및 제2 기와식 스택들(402 및 403) 각각은 여덟 개의 반도체 다이(404)를 포함한다. 각 스택(402 및 403)의 최하부 다이는 기판(401)에 직접 결합되고, 최하부 이외의, 각 스택(402 및 403)에서의 각 다이(404)는 그 바로 아래의 다이(404)로부터 대략 동일한 방향으로 대략 동일한 거리만큼 오프셋된다(예를 들어, 도 1에서와 같이 스택에서의 오프셋 거리들이 달라질 수 있거나, 도 2에서와 같이 스택에서의 오프셋 방향들이 달라질 수 있는 도 1 및 도 2에 도시된 기와식 스택들과 달리).
반도체 소자 어셈블리(400)는 각 스택(402 및 403)에서의 각 다이(404)를 기판(401)에 연결시키는 와이어본드들(421)을 더 포함한다. 보다 구체적으로, 각 스택(402 및 403)에서의 각 다이(404)는 복수의 와이어본드(421)에 의해 기판(401) 상의 대응하는 복수의 본드핑거(420)에 연결된다. 스택(402 및 403) 중 어느 하나에서의 다이들(404)의 어느 다이도 다른 다이(404) 위로 돌출되지 않기 때문에(예를 들어, 도 1 및 도 2와 달리), 와이어본드들(421)은 단일 동작으로 형성될 수 있고(예를 들어, 다른 적층 동작에 의해 중단되지 않고), 각 본드핑거(420)가 단지 단일 와이어본드(421)에 연결될 수 있다(예를 들어, 도 1에서와 달리).
위에 제시된 바와 같이, 반도체 소자 어셈블리에서의 반도체 다이들은 다양한 상이한 기능을 제공하는 다이들(예를 들어, 로직, 메모리, 센서들 등)을 포함할 수 있다. 기와식 메모리 소자들의 스택들이 반도체 소자 어셈블리에 포함되는 일 실시 예에서, 메모리 다이들의 다수의 스택을 포함하는 것의 이점은 메모리 다이들의 상이한 스택들을 상이한 메모리 채널들에 전용시킬 수 있다(예를 들어, 각 스택이 하나의 채널에 대응하는 1 대 1 관계로 또는 다수의 스택이 각 채널 또는 훨씬 다수의 채널이 각 스택에 대응하는 n 대 1 또는 1 대 n 관계로)는 점이다.
본 기술의 일 양태에 따르면, 보다 큰 단일 스택과는 대조적으로, 반도체 소자 어셈블리에서의 반도체 다이들의 두 개 이상의 기와식 스택을 포함하는 것의 다른 이점은 어셈블리의 레이아웃에 제공되는 추가 유연성이며, 이는 추가 소자 하드웨어가 어셈블리에 포함되게 할 수 있다. 예를 들어, 반도체 소자 어셈블리(400)는 반도체 소자 어셈블리(400)가 패키지 메모리 소자일 때 추가 연결성을 가능하게 하기 위해 반도체 다이들(404)의 각 스택(402 및 403)의 본드핑거들(420)에 접근이 편리하게 인접하게 위치될 수 있는 I/O 신장기들(440)을 포함한다.
본 기술의 일 양태에 따르면, 반도체 소자 어셈블리에 다이들의 다수의 기와식 스택을 제공하는 것의 또 다른 이점은 패키지 높이의 감소가 달성될 수 있다(예를 들어, 다이들의 보다 높은 단일 스택 대신 더 적은 다이의 다수의 스택을 사용하여)는 점이다. 대안적으로, 다른 이점은 더 많은 수의 더 얇은 다이를 갖는 단일 스택을 사용하는 반도체 소자 어셈블리와 유사한 패키지 높이를 유지하면서 더 두꺼운 반도체 다이들(예를 들어, 더 얇은 다이들보다 더 쉽게 제조될 수 있는)을 사용하는 점을 포함할 수 있다.
본 기술의 일 양태에 따르면, 보다 큰 단일 스택과는 대조적으로, 반도체 소자 어셈블리에서의 반도체 다이들의 두 개 이상의 기와식 스택을 포함하는 것의 추가 이점은 어셈블리에 의해 받는 비틀림의 감소 및 대응하는 어셈블리의 외부 접촉부들 상의 물리적 응력의 감소이다. 이와 관련하여, 다이들의 단일 스택이 대체로 어셈블리 가운데 배치되는 어셈블리는 (예를 들어, 많은 어셈블리 솔더 조인트가 시그널링 및 전력에 전용될 수 있는 경우) 패키지 기판의 대체로 중앙 영역에 대응하여, 스택의 주변부 대체로 밑 그리고 그 이내 영역에 상승된 물리적 응력을 받는다(예를 들어, 비틀림 및 열 효과에 기인하여). 이는 어셈블리와 더 상위 레벨의 회로(예를 들어, 모듈 보드, 패키지 온 패키지 인터포저 또는 그 밖에 유사한 것) 간 솔더 조인트들의 신뢰성을 감소시킬 수 있다. 다이들의 둘 이상의 스택이 어셈블리의 기판 상의 상이한 위치들에 배치되는 어셈블리에서, 어셈블리의 가운데 물리적 응력은 (예를 들어, 패키지 접촉부들이 단지 기계적 견고성에 전용될 수 있는 경우, 그리고 전기적 연결성이 어셈블리의 성공적인 동작에 요구되지 않는 경우) 한다 하더라도, 패키지의 더 주변 영역들에 발생하는 상승된 응력으로 인해 더 낮아지는 경향이 있다.
본 기술의 또 다른 이점은 단일 스택을 갖는 어셈블리들과 비교할 때, 반도체 다이들의 다수의 스택을 갖는 반도체 소자 어셈블리에 의한 열 개선을 수반한다. 이와 관련하여, 더 적은 다이를 갖는(예를 들어, 더 적은 다이 간 인터페이스를 갖는) 스택의 열 임피던스는 스택들이 더 두꺼운 다이들을 갖더라도, 실리콘 교번 층 및 과소 충전, 테이프 부착 또는 다른 접착에 의해 야기되는 열 장벽들에 기인하여, 더 많은 다이를 갖는 스택보다 더 낮다. 그에 따라, 개선된 열 임피던스를 이용하면, 반도체 다이들의 다수의 스택을 갖는 반도체 소자 어셈블리는 더 많은 반도체 다이의 단일 스택을 갖는 반도체 소자 어셈블리와 비교할 때, 용인 가능한 온도 범위 내에서 수행하면서 더 높은 입력 전력으로 작동될 수 있다.
앞에서의 예들에서 반도체 소자 어셈블리들이 반도체 다이들의 두 개의 기와식 스택을 갖는 것으로 설명 및 도시되었지만, 다른 실시 예들에서는 더 많은 스택이 포함될 수도 있다. 예를 들어, 도 5는 본 기술의 일 실시 예에 따른 반도체 다이들의 네 개의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 평면도이다. 도 5를 참조하여 볼 수 있는 바와 같이, 반도체 소자 어셈블리(500)는 기판(501) 및 반도체 다이들의 네 개의 기와식 스택(502-505)을 포함하며, 도 3 및 도 4를 참조하여 위에서 더 상세하게 논의된 것들과 유사한 특징부들을 갖는다. 기와식 스택들(502-505) 각각은 기판(501) 상의 상이한 위치에(예를 들어, 인접한, 중첩하지 않는 위치들에) 배치된다. 도 5에 도시된 예에서 기와식 스택들(502-505)은 서로 떨어져 이격되어 도시되지만, 다른 실시 예들에서 반도체 소자 어셈블리들은 서로 바로 인접하는 기와식 스택들을 포함할 수 있다(예를 들어, 기판 상의 상이한 중첩하지 않으나, 그 사이에 공간이 없는 위치들에).
앞에서의 예들에서 반도체 소자 어셈블리들이 각각 상이한 오프셋 방향들을 갖는 반도체 다이들의 기와식 스택들을 갖는 것으로 설명 및 도시되었지만, 다른 실시 예들에서는 다이들의 기와식 스택들의 일부 또는 전부가 오프셋 방향을 공유할 수도 있다. 예를 들어, 도 6은 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 평면도이다. 도 6을 참조하여 볼 수 있는 바와 같이, 반도체 소자 어셈블리(600)는 기판(601) 및 반도체 다이들의 네 개의 기와식 스택(602-605)을 포함하며, 도 3 및 도 4를 참조하여 위에서 더 상세하게 논의된 것들과 유사한 특징부들을 갖는다. 기와식 스택들(602-605) 각각은 기판(601) 상의 상이한 위치에(예를 들어, 인접한, 중첩하지 않는 위치들에) 배치되고, 기와식 스택들이 모두 동일한 오프셋 방향을 공유한다. 도 7에 도시된 또 다른 실시 예에서, 반도체 소자 어셈블리(700)는 기판(701) 및 반도체 다이들의 네 개의 기와식 스택(702-705)을 포함한다. 스택들 중 일부는 하나의 오프셋 방향을 공유하고(예를 들어, 스택들(702 및 703)), 다른 스택들은 반대 오프셋 방향을 공유한다(예를 들어, 스택들(704 및 705)).
반도체 다이들의 다수의 기와식 스택을 제공하면 일부 실시 예에서 단지 단일 와이어본딩 단계만을 필요로 하는 제조 방법을 허용할 수 있지만, 다른 실시 예들에서 반도체 소자 어셈블리는 단일 스택 내에서 오프셋 방향들 또는 다이 오프셋 거리들이 달라지는 반도체 다이들의 다수의 기와식 스택을 포함할 수도 있다. 예를 들어, 도 8은 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 단면도를 도시한다. 반도체 소자 어셈블리(800)는 기판(801) 및 반도체 다이들의 두 개의 스택(802 및 803)을 포함한다. 스택들(802 및 803) 각각은 다이들의 그룹들 간 기와식 오프셋 양이 불연속적인 기와식 반도체 다이들의 그룹들을 포함한다. 이러한 불연속성들은 반복적 적층 및 와이어본딩 단계들을 필요로 할 수 있지만, 더 많은 다이들의 단일 스택 대신에, 더 적은 반도체 다이의 다수의 스택을 갖는 반도체 소자 어셈블리들에 생기는 이점들(예를 들어, 강성, 열 성능, 전력 핸들링 등의 개선)은 도 8에 도시된 반도체 소자 어셈블리(800)에 의해서도 향유된다. 유사하게, 도 9는 본 기술의 일 실시 예에 따른 반도체 다이들의 다수의 기와식 스택을 포함하는 반도체 소자 어셈블리의 간략화된 단면도를 도시한다. 반도체 소자 어셈블리(900)는 기판(901) 및 반도체 다이들의 두 개의 스택(902 및 903)을 포함한다. 스택들(902 및 903) 각각은 다이들의 그룹들 간 기와식 오프셋 양이 불연속적인 기와식 반도체 다이들의 그룹들을 포함한다. 이러한 불연속성들은 반복적 적층 및 와이어본딩 단계들을 필요로 할 수 있지만, 더 많은 다이들의 단일 스택 대신에, 더 적은 반도체 다이의 다수의 스택을 갖는 반도체 소자 어셈블리들에 생기는 이점들(예를 들어, 강성, 열 성능, 전력 핸들링 등의 개선)은 도 9에 도시된 반도체 소자 어셈블리(900)에 의해서도 향유된다.
도 10은 메모리 소자 어셈블리 제조 방법을 도시하는 흐름도이다. 상기 방법은 기판을 제공하는 단계(박스 1010), 기판 상에 제1 복수의 반도체 다이를 제1 기와식 스택으로 적층시키는 단계(박스 1020) 및 기판 상에 제2 복수의 반도체 다이를 제2 기와식 스택으로 적층시키는 단계(박스 1030)를 포함한다. 이와 관련하여, 제1 복수의 반도체 다이는 기판 상의 제1 위치 바로 위에 적층될 수 있고, 제2 복수의 반도체 다이는 기판 상의 제2 위치 바로 위에 적층될 수 있다. 상기 방법은 기판에 제1 및 제2 복수의 반도체 다이를 와이어본딩시키는 단계(박스 1050)를 더 포함하며, 이는 제1 및 제2 기와식 스택들을 적층시킨 후 수행될 수 있고, 기판, 제1 기와식 스택 및 제2 기와식 스택을 적어도 부분적으로 캡슐화하기 위한 캡슐재를 제공하는 단계(박스 1060)를 더 포함한다. 와이어본딩은 임의의 적층에 의해 중단되지 않고 단일 동작으로 수행될 수 있다.
상기 방법은 또한 제3 복수의 반도체 다이를 제3 기와식 스택으로 적층시키는 단계, 제4 복수의 반도체 다이를 제4 기와식 스택으로 적층시키는 단계, 및 제3 및 제4 기와식 스택들을 적층시킨 후, 기판에 제3 및 제4 복수의 반도체 다이를 와이어본딩시키는 단계를 더 포함할 수 있다. 일 실시 예에서, 기판에 제1 및 제2 복수의 반도체 다이를 와이어본딩시키는 단계는 제3 및 제4 기와식 스택들을 적층시킨 후 수행될 수 있다.
앞에서의 예들에서, 반도체 소자 어셈블리들이 반도체 다이들의 기와식 스택들을 포함하는 것으로 도시 및 설명되었지만, 본 기술의 다른 실시 예들에서, 반도체 소자 어셈블리들은 상이한 토폴로지들(예를 들어, 수지 스택들, 부분적으로 기와식인 스택들 등) 및 상호 연결 기술들(예를 들어, TSV들, 광학 상호 연결부들, 유도성 상호 연결부들 등)을 이용하는 반도체 다이들의 다수의 스택을 포함할 수 있다.
도 3 내지 도 10을 참조하여 상술된 반도체 소자 어셈블리들 중 임의의 반도체 소자 어셈블리는 다수의 더 크고/거나 더 복잡한 시스템 중 임의의 시스템으로 통합될 수 있으며, 이의 대표적인 예가 도 11에 개략적으로 도시된 시스템(1100)이다. 시스템(1100)은 반도체 소자 어셈블리(1102), 전원(1104), 드라이버(1106), 프로세서(1108) 및/또는 기타 서브 시스템들 또는 구성요소들(1110)을 포함할 수 있다. 반도체 소자 어셈블리(1102)는 도 3 내지 도 10을 참조하여 상술된 반도체 소자들의 특징들과 대체로 유사한 특징들을 포함할 수 있다. 그 결과 시스템(1100)은 메모리 저장, 데이터 처리 및/또는 다른 적합한 기능들과 같은 광범위한 기능 중 임의의 기능을 수행할 수 있다. 그에 따라, 대표적인 시스템(1100)은 핸드헬드 디바이스들(예를 들어, 휴대 전화, 태블릿, 디지털 리더기 및 디지털 오디오 플레이어), 컴퓨터, 차량, 가전 제품 및 기타 제품들을 제한 없이 포함할 수 있다. 시스템(1100)의 구성요소들은 단일 유닛에 하우징되거나 다수의 상호 연결된 유닛에 걸쳐 분산될 수 있다(예를 들어, 통신 네트워크를 통해). 또한 시스템(1100)의 구성요소들은 원격 디바이스들 및 광범위한 컴퓨터 판독 가능 매체 중 임의의 매체를 포함할 수 있다.
이것으로 미루어, 본 발명의 구체적인 실시 예들이 예시의 목적들을 위해 여기에 설명되었지만, 본 발명의 사상에서 벗어나지 않고 다양한 변경이 이루어질 수 있다는 것이 이해될 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 것을 제외하고 제한되지 않는다.

Claims (25)

  1. 반도체 소자 어셈블리로서,
    복수의 외부 연결부를 포함하는 기판;
    상기 기판 상의 제1 위치 바로 위에 배치되고 상기 복수의 외부 연결부의 제1 서브 세트에 전기적으로 결합되는 반도체 다이들의 제1 기와식 스택(shingled stack);
    상기 제1 기와식 스택에 대응하며 상기 기판 바로 위에 배치된 제1 I/O 신장기;
    상기 기판 상의 제2 위치 바로 위에 배치되고 상기 복수의 외부 연결부의 제2 서브 세트에 전기적으로 결합되는 반도체 다이들의 제2 기와식 스택;
    상기 제2 기와식 스택에 대응하며 상기 기판 바로 위에 배치된 제2 I/O 신장기; 및
    상기 기판, 상기 제1 기와식 스택, 상기 제2 기와식 스택, 상기 제1 I/O 신장기 및 상기 제2 I/O 신장기를 적어도 부분적으로 캡슐화하는 캡슐재를 포함하되,
    상기 반도체 다이들의 제1 기와식 스택은 제1 일-대-일 관계로 상기 반도체 소자 어셈블리의 제1 메모리 채널에 대응하며,
    상기 반도체 다이들의 제2 기와식 스택은 제2 일-대-일 관계로 상기 반도체 소자 어셈블리의 제2 메모리 채널에 대응하는, 반도체 소자 어셈블리.
  2. 청구항 1에 있어서,
    상기 반도체 다이들의 제1 기와식 스택은 제1 복수의 와이어본드에 의해 상기 복수의 외부 연결부의 상기 제1 서브 세트에 전기적으로 연결되고,
    상기 반도체 다이들의 제2 기와식 스택은 제2 복수의 와이어본드에 의해 상기 복수의 외부 연결부의 상기 제2 서브 세트에 전기적으로 연결되는, 반도체 소자 어셈블리.
  3. 청구항 1에 있어서,
    상기 기판은 상기 제1 기와식 스택에 대응하는 제1 복수의 본드핑거 및 상기 제2 기와식 스택에 대응하는 제2 복수의 본드핑거를 포함하고,
    상기 제1 복수의 본드핑거 각각은 상기 제1 복수의 와이어본드 중 단지 하나에 바로 결합되고,
    상기 제2 복수의 본드핑거 각각은 상기 제2 복수의 와이어본드 중 단지 하나에 바로 결합되는, 반도체 소자 어셈블리.
  4. 청구항 1에 있어서, 상기 제1 기와식 스택 및 상기 제2 기와식 스택은 동일한 수의 반도체 다이를 포함하는, 반도체 소자 어셈블리.
  5. 청구항 4에 있어서, 상기 수는 2, 4, 8 또는 16 중 하나인, 반도체 소자 어셈블리.
  6. 청구항 1에 있어서,
    상기 제1 기와식 스택은 상기 제1 기와식 스택의 최저 반도체 다이 및 상기 제1 기와식 스택의 상기 최저 반도체 다이 위에 적층되는 적어도 하나의 상측 반도체 다이를 포함하고,
    상기 제1 기와식 스택의 각 상측 반도체 다이는 바로 아래의 반도체 다이로부터 제1 방향으로 제1 오프셋만큼 오프셋되는, 반도체 소자 어셈블리.
  7. 청구항 6에 있어서,
    상기 제2 기와식 스택은 상기 제2 기와식 스택의 최저 반도체 다이 및 상기 제2 기와식 스택의 상기 최저 반도체 다이 위에 적층되는 적어도 하나의 상측 반도체 다이를 포함하고,
    상기 제2 기와식 스택의 각 상측 반도체 다이는 바로 아래의 반도체 다이로부터 제2 방향으로 제2 오프셋만큼 오프셋되는, 반도체 소자 어셈블리.
  8. 청구항 7에 있어서, 상기 제1 오프셋은 상기 제2 오프셋과 동일한, 반도체 소자 어셈블리.
  9. 청구항 7에 있어서, 상기 제1 방향은 상기 제2 방향과 동일한, 반도체 소자 어셈블리.
  10. 청구항 7에 있어서, 상기 제1 방향은 상기 제2 방향과 반대인, 반도체 소자 어셈블리.
  11. 청구항 7에 있어서, 상기 제1 방향은 상기 제2 방향과 직교하는, 반도체 소자 어셈블리.
  12. 청구항 1에 있어서,
    상기 기판 상의 제3 위치 바로 위에 배치되고 상기 복수의 외부 연결부의 제3 서브 세트에 전기적으로 결합되는 반도체 다이들의 제3 기와식 스택; 및
    상기 기판 상의 제4 위치 바로 위에 배치되고 상기 복수의 외부 연결부의 제4 서브 세트에 전기적으로 결합되는 반도체 다이들의 제4 기와식 스택을 더 포함하는, 반도체 소자 어셈블리.
  13. 청구항 1에 있어서,
    상기 반도체 다이들의 제1 기와식 스택 바로 위에 배치되며 상기 복수의 외부 연결부의 제3 서브 세트에 전기적으로 결합되는 제3 기와식 스택; 및
    상기 반도체 다이들의 제2 기와식 스택 바로 위에 배치되며 상기 복수의 외부 연결부의 제4 서브 세트에 전기적으로 연결되는 제4 기와식 스택을 더 포함하는, 반도체 소자 어셈블리.
  14. 청구항 13에 있어서,
    상기 반도체 다이들의 제1 기와식 스택과 상기 반도체 다이들의 제3 기와식 스택 사이의 제1 다이 부착 필름은, 상기 반도체 다이들의 제1 기와식 스택의 인접한 것들 사이 또는 상기 반도체 다이들의 제3 기와식 스택의 인접한 것들 사이의 임의의 다른 다이 부착 필름보다 두껍고,
    상기 반도체 다이들의 제2 기와식 스택과 상기 반도체 다이들의 제4 기와식 스택 사이의 제2 다이 부착 필름은, 상기 반도체 다이들의 제2 기와식 스택의 인접한 것들 사이 또는 상기 반도체 다이들의 제4 기와식 스택의 인접한 것들 사이의 임의의 다른 다이 부착 필름보다 두꺼운, 반도체 소자 어셈블리.
  15. 메모리 소자 제조 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상에 제1 복수의 반도체 다이를 제1 기와식 스택으로 적층시키는 단계;
    상기 기판 상에 제2 복수의 반도체 다이를 제2 기와식 스택으로 적층시키는 단계;
    상기 제1 기와식 스택 및 상기 제2 기와식 스택을 적층시킨 후, 상기 기판에 상기 제1 복수의 반도체 다이 및 상기 제2 복수의 반도체 다이를 와이어본딩시키는 단계;
    상기 기판 바로 위에 상기 제1 기와식 스택에 대응하는 제1 I/O 신장기를 배치하는 단계;
    상기 기판 바로 위에 상기 제2 기와식 스택에 대응하는 제2 I/O 신장기를 배치하는 단계; 및
    상기 기판, 상기 제1 기와식 스택, 상기 제2 기와식 스택, 상기 제1 I/O 신장기 및 상기 제2 I/O 신장기를 적어도 부분적으로 캡슐화하기 위한 캡슐재를 제공하는 단계를 포함하되,
    상기 반도체 다이들의 제1 기와식 스택은 제1 일-대-일 관계로 상기 메모리 소자의 제1 메모리 채널에 대응하고,
    상기 반도체 다이들의 제2 기와식 스택은 제2 일-대-일 관계로 상기 메모리 소자의 제2 메모리 채널에 대응하는, 방법.
  16. 청구항 15에 있어서, 상기 기판에 상기 제1 및 제2 복수의 반도체 다이를 와이어본딩하는 것은 임의의 적층에 의해 중단되지 않고 단일 동작으로 수행되는, 방법.
  17. 청구항 16에 있어서,
    상기 제1 복수의 반도체 다이는 상기 기판 상의 제1 위치 바로 위에 적층되고,
    상기 제2 복수의 반도체 다이는 상기 기판 상의 제2 위치 바로 위에 적층되는, 방법.
  18. 청구항 16에 있어서,
    제3 복수의 반도체 다이를 제3 기와식 스택으로 적층시키는 단계;
    제4 복수의 반도체 다이를 제4 기와식 스택으로 적층시키는 단계; 및
    상기 제3 기와식 스택 및 상기 제4 기와식 스택을 적층시킨 후, 상기 기판에 상기 제3 복수의 반도체 다이 및 상기 제4 복수의 반도체 다이를 와이어본딩시키는 단계를 더 포함하는, 방법.
  19. 청구항 18에 있어서, 상기 기판에 상기 제1 복수의 반도체 다이 및 상기 제2 복수의 반도체 다이를 와이어본딩시키는 단계는 상기 제3 기와식 스택 및 상기 제4 기와식 스택을 적층시킨 후 수행되는, 방법.
  20. 청구항 18에 있어서,
    상기 반도체 다이들의 제3 기와식 스택은 상기 반도체 다이들의 제1 기와식 스택 바로 위에 배치되고, 또한
    상기 반도체 다이들의 제4 기와식 스택은 상기 반도체 다이들의 제2 기와식 스택 바로 위에 배치되는, 방법.
  21. 청구항 20에 있어서,
    상기 반도체 다이들의 제1 기와식 스택과 상기 반도체 다이들의 제3 기와식 스택 사이의 제1 다이 부착 필름은, 상기 반도체 다이들의 제1 기와식 스택의 인접한 것들 사이 또는 상기 반도체 다이들의 제3 기와식 스택의 인접한 것들 사이의 임의의 다른 다이 부착 필름보다 두껍고,
    상기 반도체 다이들의 제2 기와식 스택과 상기 반도체 다이들의 제4 기와식 스택 사이의 제2 다이 부착 필름은, 상기 반도체 다이들의 제2 기와식 스택의 인접한 것들 사이 또는 상기 반도체 다이들의 제4 기와식 스택의 인접한 것들 사이의 임의의 다른 다이 부착 필름보다 두꺼운, 방법.
  22. 청구항 15에 있어서, 상기 기판은 복수의 외부 연결부를 포함하고, 상기 기판에 상기 제1 복수의 반도체 다이를 와이어본딩시키는 단계는 상기 제1 복수의 반도체 다이를 상기 복수의 외부 연결부의 제1 서브 세트에 전기적으로 결합시키는 단계를 포함하는, 방법.
  23. 청구항 22에 있어서, 상기 기판에 상기 제2 복수의 반도체 다이를 와이어본딩시키는 단계는 상기 제2 복수의 반도체 다이를 상기 복수의 외부 연결부의 제2 서브 세트에 전기적으로 결합시키는 단계를 포함하는, 방법.
  24. 청구항 15에 있어서, 상기 제1 기와식 스택 및 상기 제2 기와식 스택은 동일한 수의 반도체 다이를 포함하는, 방법.
  25. 청구항 24에 있어서, 상기 수는 2, 4, 8 또는 16 중 하나인, 방법.
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