KR20220055112A - 반도체 칩들을 갖는 반도체 패키지 - Google Patents

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KR20220055112A
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main memory
memory chip
semiconductor
semiconductor chip
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강현구
성재규
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삼성전자주식회사
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    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48158—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
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    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/8349—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/85424—Aluminium (Al) as principal constituent
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Abstract

반도체 패키지는 패키지 기판 상의 반도체 칩을 포함한다. 상기 반도체 칩 및 상기 패키지 기판 사이를 연결하는 다수의 제1 도전성 접속이 배치된다. 상기 패키지 기판 상에 제1 및 제2 스페이서가 배치된다. 다수의 메인 메모리 칩을 갖는 제1 및 제2 타워가 제공된다. 상기 제1 타워의 최하단에 배치된 제1 메인 메모리 칩은 상기 반도체 칩 및 상기 제1 스페이서 상에 중첩된다. 상기 제2 타워의 최하단에 배치된 제2 메인 메모리 칩은 상기 반도체 칩 및 상기 제2 스페이서 상에 중첩된다. 상기 제1 메인 메모리 칩 및 상기 반도체 칩 사이와, 상기 제1 메인 메모리 칩 및 상기 제1 스페이서 사이와, 상기 제2 메인 메모리 칩 및 상기 반도체 칩 사이와, 상기 제2 메인 메모리 칩 및 상기 제2 스페이서 사이에 다수의 제1 접착층이 접착된다.

Description

반도체 칩들을 갖는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING SEMICONDUCTOR CHIPS}
다수의 반도체 칩을 갖는 반도체 패키지 및 그 형성 방법에 관한 것이다.
다수의 반도체 칩을 탑재할 수 있는 다양한 반도체 패키지들이 연구되고 있다. 반도체 패키지의 크기는 산업 표준에 의하여 규격화될 수 있다. 제한된 크기를 갖는 반도체 패키지의 내부에 가능한 많은 수의 반도체 칩을 탑재하는 것이 고집적화 및 동작 속도의 증가에 유리하다.
본 발명 기술적 사상의 실시예들에 따른 과제는 다수의 반도체 칩을 탑재할 수 있는 반도체 패키지 및 그 형성 방법을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 패키지는 패키지 기판 상의 반도체 칩을 포함한다. 상기 반도체 칩 및 상기 패키지 기판 사이를 연결하는 다수의 제1 도전성 접속이 배치된다. 상기 패키지 기판 상에 제1 및 제2 스페이서가 배치된다. 다수의 메인 메모리 칩을 갖는 제1 및 제2 타워가 제공된다. 상기 제1 타워의 최하단에 배치된 제1 메인 메모리 칩은 상기 반도체 칩 및 상기 제1 스페이서 상에 중첩된다. 상기 제2 타워의 최하단에 배치된 제2 메인 메모리 칩은 상기 반도체 칩 및 상기 제2 스페이서 상에 중첩된다. 상기 제1 메인 메모리 칩 및 상기 반도체 칩 사이와, 상기 제1 메인 메모리 칩 및 상기 제1 스페이서 사이와, 상기 제2 메인 메모리 칩 및 상기 반도체 칩 사이와, 상기 제2 메인 메모리 칩 및 상기 제2 스페이서 사이에 다수의 제1 접착층이 접착된다.
본 발명 기술적 사상의 실시예들에 따른 반도체 패키지는 패키지 기판 상의 반도체 칩을 포함한다. 상기 반도체 칩 및 상기 패키지 기판 사이를 연결하는 다수의 도전성 접속이 배치된다. 다수의 메인 메모리 칩을 가지며 서로 이격된 다수의 타워가 배치된다. 상기 다수의 타워 각각의 최하단 메인 메모리 칩은 상기 반도체 칩 상에 중첩된다. 상기 다수의 타워 각각의 상기 최하단 메인 메모리 칩 및 상기 반도체 칩 사이에 다수의 접착층이 접착된다.
본 발명 기술적 사상의 실시예들에 따른 반도체 패키지는 패키지 기판 상의 제1 내지 제3 반도체 칩을 포함한다. 상기 제1 내지 제3 반도체 칩 및 상기 패키지 기판 사이를 연결하는 다수의 제1 도전성 접속이 배치된다. 다수의 메인 메모리 칩을 갖는 제1 및 제2 타워가 배치된다. 상기 제1 타워의 최하단에 배치된 제1 메인 메모리 칩은 상기 제1 반도체 칩 및 상기 제2 반도체 칩 상에 중첩된다. 상기 제2 타워의 최하단에 배치된 제2 메인 메모리 칩은 상기 제1 반도체 칩 및 상기 제3 반도체 칩 상에 중첩된다. 상기 제1 메인 메모리 칩 및 상기 제1 반도체 칩 사이와, 상기 제1 메인 메모리 칩 및 상기 제2 반도체 칩 사이와, 상기 제2 메인 메모리 칩 및 상기 제1 반도체 칩 사이와, 상기 제2 메인 메모리 칩 및 상기 제3 반도체 칩 사이에 다수의 제1 접착층이 접착된다.
본 발명 기술적 사상의 실시예들에 따르면, 다수의 메인 메모리 칩을 가지며 서로 이격된 다수의 타워가 제공된다. 상기 다수의 타워 각각의 최하단 메인 메모리 칩은 반도체 칩 상에 중첩될 수 있다. 고집적화 및 동작 속도의 증가에 유리한 반도체 패키지를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다.
도 3은 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다.
도 5 내지 도 8은 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지 형성 방법들을 설명하기 위한 단면도들이다.
도 9 내지 도 15는 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지는 Dolmen 구조를 포함할 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지는 패키지 기판(11), 제1 반도체 칩(21), 제1 스페이서(27), 제2 스페이서(28), 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58), 다수의 기판 접착층(71), 다수의 제1 접착층(72), 다수의 제2 접착층(73), 다수의 제1 도전성 접속(81), 다수의 제2 도전성 접속(83), 및 봉지재(91)를 포함할 수 있다.
상기 반도체 패키지는 제1 측면(S1) 및 상기 제1 측면(S1)과 대향하는 제2 측면(S2)을 포함할 수 있다. 상기 제1 측면(S1) 및 상기 제2 측면(S2)은 상기 패키지 기판(11) 및/또는 상기 봉지재(91)에 의하여 결정될 수 있다. 일 실시예에서, 상기 제1 측면(S1) 및 상기 제2 측면(S2) 상에 상기 패키지 기판(11) 및 상기 봉지재(91)가 노출될 수 있다. 상기 패키지 기판(11) 및 상기 봉지재(91)의 측면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 패키지 기판(11)은 다수의 기판 배선(13) 및 다수의 기판 패드(15)를 포함할 수 있다. 상기 제1 반도체 칩(21)은 다수의 제1 패드(25)를 포함할 수 있다.
설명의 편의를 위하여, 상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)은 제1 메모리 칩(31), 제2 메모리 칩(32), 제3 메모리 칩(33), 제4 메모리 칩(34), 제5 메모리 칩(35), 제6 메모리 칩(36), 제7 메모리 칩(37), 제8 메모리 칩(38), 제21 메모리 칩(51), 제22 메모리 칩(52), 제23 메모리 칩(53), 제24 메모리 칩(54), 제25 메모리 칩(55), 제26 메모리 칩(56), 제27 메모리 칩(57), 및 제28 메모리 칩(58)으로 지칭하기로 한다. 상기 제1 메모리 칩(31), 상기 제2 메모리 칩(32), 상기 제3 메모리 칩(33), 상기 제4 메모리 칩(34), 상기 제5 메모리 칩(35), 상기 제6 메모리 칩(36), 상기 제7 메모리 칩(37), 및 상기 제8 메모리 칩(38)은 제1 타워(T1)를 구성할 수 있다. 상기 제21 메모리 칩(51), 상기 제22 메모리 칩(52), 상기 제23 메모리 칩(53), 상기 제24 메모리 칩(54), 상기 제25 메모리 칩(55), 상기 제26 메모리 칩(56), 상기 제27 메모리 칩(57), 및 상기 제28 메모리 칩(58)은 제2 타워(T2)를 구성할 수 있다.
상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)은 기술적 한계에 기반하여 2개이상 다양한 개수를 포함할 수 있다. 상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)의 각각은 다수의 제2 패드(85)를 포함할 수 있다.
도 2는 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다.
도 2를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지는 패키지 기판(11), 제1 반도체 칩(21), 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58), 다수의 제1 도전성 접속(81), 및 다수의 제2 도전성 접속(83)을 포함할 수 있다.
상기 패키지 기판(11)은 다수의 기판 패드(15)를 포함할 수 있다. 상기 제1 반도체 칩(21)은 다수의 제1 패드(25)를 포함할 수 있다. 제1 메모리 칩(31), 제2 메모리 칩(32), 제3 메모리 칩(33), 제4 메모리 칩(34), 제5 메모리 칩(35), 제6 메모리 칩(36), 제7 메모리 칩(37), 및 제8 메모리 칩(38)은 제1 타워(T1)를 구성할 수 있다. 제21 메모리 칩(51), 제22 메모리 칩(52), 제23 메모리 칩(53), 제24 메모리 칩(54), 제25 메모리 칩(55), 제26 메모리 칩(56), 제27 메모리 칩(57), 및 제28 메모리 칩(58)은 제2 타워(T2)를 구성할 수 있다. 상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)의 각각은 다수의 제2 패드(85)를 포함할 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 상기 패키지 기판(11)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)을 포함할 수 있다. 상기 패키지 기판(11)은 다층 인쇄 회로 기판일 수 있다. 상기 다수의 기판 배선(13)은 상기 패키지 기판(11)의 내부 및 표면들에 형성될 수 있다. 상기 다수의 기판 패드(15)는 상기 패키지 기판(11)의 상면에 형성될 수 있다. 상기 다수의 기판 패드(15)는 핑거 전극(Finger Electrode) 또는 핑거 패드를 포함할 수 있다. 상기 다수의 기판 배선(13) 및 상기 다수의 기판 패드(15)의 각각은 구리, 알루미늄, 텅스텐, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 다수의 기판 패드(15)는 상기 다수의 기판 배선(13)에 전기적으로 접속될 수 있다.
상기 제1 반도체 칩(21), 상기 제1 스페이서(27), 및 상기 제2 스페이서(28)의 각각은 상기 패키지 기판(11) 상에 배치될 수 있다. 상기 제1 반도체 칩(21) 및 상기 패키지 기판(11) 사이와, 상기 제1 스페이서(27) 및 상기 패키지 기판(11) 사이와, 그리고 상기 제2 스페이서(28) 및 상기 패키지 기판(11) 사이에 상기 다수의 기판 접착층(71)이 접착될 수 있다. 상기 다수의 기판 접착층(71)은 언더필(Underfill), 접착 필름(Adhesive Film), DAF(Direct Adhesive Film), FOW(Film Over Wire), 또는 이들의 조합을 포함할 수 있다. 상기 제1 스페이서(27) 및 상기 제2 스페이서(28)의 각각은 상기 제1 반도체 칩(21)과 실질적으로 동일한 수직 두께를 가질 수 있다. 상기 제1 반도체 칩(21), 상기 제1 스페이서(27), 및 상기 제2 스페이서(28)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 제1 반도체 칩(21)은 버퍼 칩(Buffer Chip), 인터포저 칩(Interposer Chip), 컨트롤러 칩(Controller Chip), 로직 칩(Logic Chip), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 반도체 칩(21)은 상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)보다 상대적으로 빠른 동작속도를 갖는 메모리를 포함할 수 있다. 예를들면, 상기 제1 반도체 칩(21)은 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 또는 이들의 조합과 같이 상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)보다 상대적으로 빠른 동작속도를 갖는 버퍼 메모리 소자(Buffer Memory Device)를 포함할 수 있다. 상기 제1 반도체 칩(21)은 휘발성 메모리 소자(Volatile Memory Device), 비-휘발성 메모리 소자(Non-Volatile Memory Device), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 제1 패드(25)는 상기 제1 반도체 칩(21)의 일면에 형성될 수 있다. 상기 다수의 제1 패드(25)는 구리, 알루미늄, 텅스텐, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 제1 스페이서(27) 및 상기 제2 스페이서(28)의 각각은 상기 제1 반도체 칩(21)과 실질적으로 동일한 수직 두께를 갖는 더미 칩(dummy chip)을 포함할 수 있다. 일 실시예에서, 상기 제1 스페이서(27) 및 상기 제2 스페이서(28)의 각각은 인쇄 회로 기판, 금속 판, 플라스틱 판, 또는 반도체 기판을 포함할 수 있다.
상기 제1 반도체 칩(21)의 중심은 상기 패키지 기판(11)의 중심에 인접하게 정렬될 수 있다. 일 실시예에서, 상기 제1 반도체 칩(21)의 중심은 상기 패키지 기판(11)의 중심과 수직 정렬될 수 있다. 상기 제1 스페이서(27)는 상기 제1 반도체 칩(21) 및 상기 제1 측면(S1) 사이에 배치될 수 있다. 상기 제2 스페이서(28)는 상기 제1 반도체 칩(21) 및 상기 제2 측면(S2) 사이에 배치될 수 있다.
상기 제1 반도체 칩(21) 및 상기 패키지 기판(11) 사이에 상기 다수의 제1 도전성 접속(81)이 배치될 수 있다. 상기 다수의 제1 도전성 접속(81)은 상기 다수의 제1 패드(25) 및 상기 다수의 기판 패드(15)에 직접적으로 접촉될 수 있다. 상기 제1 반도체 칩(21)은 상기 다수의 제1 패드(25), 상기 다수의 제1 도전성 접속(81), 및 상기 다수의 기판 패드(15)를 경유하여 상기 패키지 기판(11)에 전기적으로 연결될 수 있다. 상기 다수의 제1 도전성 접속(81)은 본딩 와이어(bonding wire), 빔 리드(beam lead), 도전성 테이프, 도전성 스페이서, 관통 전극, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 다수의 제1 도전성 접속(81)은 골드 와이어(Au wire) 또는 알루미늄 와이어(Al wire)와 같은 본딩 와이어(bonding wire)를 포함할 수 있다.
상기 제1 반도체 칩(21) 상에 서로 이격된 상기 제1 타워(T1) 및 상기 제2 타워(T2)가 배치될 수 있다. 상기 제2 타워(T2)는 상기 제1 타워(T1)와 대향하게 배치될 수 있다. 상기 제1 타워(T1)의 적어도 일부분은 상기 제1 반도체 칩(21) 상에 중첩될 수 있다. 상기 제1 타워(T1)는 상기 제1 반도체 칩(21) 및 상기 제1 스페이서(27) 상에 중첩될 수 있다. 상기 제2 타워(T2)의 적어도 일부분은 상기 제1 반도체 칩(21) 상에 중첩될 수 있다. 상기 제2 타워(T2)는 상기 제1 반도체 칩(21) 및 상기 제2 스페이서(28) 상에 중첩될 수 있다.
상기 제1 메모리 칩(31)은 상기 제1 타워(T1)의 최하단에 배치될 수 있다. 상기 제1 메모리 칩(31)은 상기 제1 타워(T1)의 최하단 메인 메모리 칩으로 지칭될 수 있다. 상기 제21 메모리 칩(51)은 상기 제2 타워(T2)의 최하단에 배치될 수 있다. 상기 제21 메모리 칩(51)은 상기 제2 타워(T2)의 최하단 메인 메모리 칩으로 지칭될 수 있다. 상기 제8 메모리 칩(38)은 상기 제1 타워(T1)의 최상단에 배치될 수 있다. 상기 제8 메모리 칩(38)은 상기 제1 타워(T1)의 최상단 메인 메모리 칩으로 지칭될 수 있다. 상기 제28 메모리 칩(58)은 상기 제2 타워(T2)의 최상단에 배치될 수 있다. 상기 제28 메모리 칩(58)은 상기 제2 타워(T2)의 최상단 메인 메모리 칩으로 지칭될 수 있다.
상기 제1 메모리 칩(31)의 측면은 상기 제1 스페이서(27)의 측면 상에 수직 정렬될 수 있다. 상기 제1 메모리 칩(31)의 측면 및 상기 제1 스페이서(27)의 측면은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제28 메모리 칩(58)의 측면은 상기 제2 스페이서(28)의 측면 상에 수직 정렬될 수 있다. 상기 제28 메모리 칩(58)의 측면 및 상기 제2 스페이서(28)의 측면은 실질적으로 동일한 평면을 이룰 수 있다.
상기 제1 메모리 칩(31) 및 상기 제1 반도체 칩(21) 사이와, 상기 제21 메모리 칩(51) 및 상기 제1 반도체 칩(21) 사이에 상기 다수의 제1 접착층(72)이 배치될 수 있다. 상기 다수의 제1 접착층(72) 중 선택된 하나는 상기 제1 메모리 칩(31) 및 상기 제1 반도체 칩(21) 사이에 접착되고 상기 제1 메모리 칩(31) 및 상기 제1 스페이서(27) 사이에 연장될 수 있다. 상기 다수의 제1 접착층(72) 중 선택된 다른 하나는 상기 제21 메모리 칩(51) 및 상기 제1 반도체 칩(21) 사이에 접착되고 상기 제21 메모리 칩(51) 및 상기 제2 스페이서(28) 사이에 연장될 수 있다.
상기 다수의 제1 접착층(72)은 DAF(Direct Adhesive Film) 또는 FOW(Film Over Wire)를 포함할 수 있다. 상기 다수의 제1 도전성 접속(81) 중 몇몇은 상기 다수의 제1 접착층(72) 내부에 연장될 수 있다. 상기 다수의 제1 도전성 접속(81) 중 몇몇은 상기 다수의 제1 접착층(72)을 부분적으로 관통할 수 있다. 상기 다수의 제1 접착층(72)의 각각은 상기 다수의 제2 접착층(73)의 각각보다 상대적으로 큰 수직 두께를 가질 수 있다.
상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)의 각각은 비-휘발성 메모리 소자(non-volatile memory device), 휘발성 메모리 소자(volatile memory device), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)의 각각은 낸드 플래시 메모리(NAND flash memory), MRAM(Magnetoresistive Random Access Memory), PRAM(Phase-change Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory), X-포인트RAM(X-point Random Access Memory), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)의 각각은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 또는 이들의 조합을 포함할 수 있다.
상기 다수의 제2 패드(85)는 상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58) 각각의 일면에 형성될 수 있다. 상기 다수의 제2 패드(85)는 구리, 알루미늄, 텅스텐, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)은 차례로 적층될 수 있다. 일 실시예에서, 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)은 상기 제1 측면(S1) 방향으로 순차적으로 오프셋 정렬될 수 있다. 예를 들면, 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)은 카스케이드(Cascade) 구조로 적층될 수 있다.
상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)은 차례로 적층될 수 있다. 일 실시예에서, 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)은 상기 제2 측면(S2) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)은 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)과 반대 방향으로 오프셋 정렬될 수 있다. 예를 들면, 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)은 카스케이드(Cascade) 구조로 적층될 수 있다. 일 실시예에서, 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38) 및 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58) 사이의 간격은 상기 제1 반도체 칩(21)에서 멀어질수록 커질 수 있다.
상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38) 사이들과, 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58) 사이들에 상기 다수의 제2 접착층(73)이 접착될 수 있다. 상기 다수의 제2 접착층(73)은 언더필(Underfill), 접착 필름(Adhesive Film), DAF(Direct Adhesive Film), FOW(Film Over Wire), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 제2 접착층(73)의 각각은 상기 다수의 제1 접착층(72)의 각각보다 상대적으로 작은 수직 두께를 가질 수 있다.
상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38) 및 상기 제1 반도체 칩(21) 사이와, 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58) 및 상기 제1 반도체 칩(21) 사이에 상기 다수의 제2 도전성 접속(83)이 배치될 수 있다. 상기 다수의 제2 도전성 접속(83)은 상기 다수의 제2 패드(85) 및 상기 다수의 제1 패드(25)에 직접적으로 접촉될 수 있다. 상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)은 상기 다수의 제2 패드(85), 상기 다수의 제2 도전성 접속(83), 및 상기 다수의 제1 패드(25)를 경유하여 상기 제1 반도체 칩(21)에 전기적으로 연결될 수 있다. 상기 다수의 제2 도전성 접속(83)은 본딩 와이어(bonding wire), 빔 리드(beam lead), 도전성 테이프, 도전성 스페이서, 관통 전극, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 다수의 제2 도전성 접속(83)은 골드 와이어(Au wire) 또는 알루미늄 와이어(Al wire)와 같은 본딩 와이어(bonding wire)를 포함할 수 있다.
상기 다수의 제2 도전성 접속(83) 중 몇몇은 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38) 및 상기 패키지 기판(11) 사이에 연결될 수 있다. 상기 다수의 제2 도전성 접속(83) 중 몇몇은 상기 다수의 제2 패드(85) 및 상기 다수의 제1 패드(25)에 직접적으로 접촉될 수 있다. 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)은 상기 다수의 제2 패드(85), 상기 다수의 제2 도전성 접속(83), 및 상기 다수의 제1 패드(25)를 경유하여 상기 패키지 기판(11)에 전기적으로 연결될 수 있다.
상기 다수의 제2 도전성 접속(83) 중 몇몇은 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58) 및 상기 패키지 기판(11) 사이에 연결될 수 있다. 상기 다수의 제2 도전성 접속(83) 중 몇몇은 상기 다수의 제2 패드(85) 및 상기 다수의 제1 패드(25)에 직접적으로 접촉될 수 있다. 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)은 상기 다수의 제2 패드(85), 상기 다수의 제2 도전성 접속(83), 및 상기 다수의 제1 패드(25)를 경유하여 상기 패키지 기판(11)에 전기적으로 연결될 수 있다.
상기 봉지재(91)는 상기 패키지 기판(11) 상을 덮을 수 있다. 상기 제1 타워(T1), 상기 제2 타워(T2), 상기 제1 반도체 칩(21), 상기 제1 스페이서(27), 및 상기 제2 스페이서(28)는 상기 봉지재(91) 내에 배치될 수 있다.
본 발명 기술적 사상의 실시예들에 따른 상기 반도체 패키지의 수평 폭은 제1 폭(W1)일 수 있다. 상기 제1 폭(W1)은 상기 제1 측면(S1) 및 상기 제2 측면(S2) 사이의 간격으로 정의될 수 있다. 상기 제1 폭(W1)은 상기 패키지 기판(11) 및/또는 상기 봉지재(91)에 의하여 결정될 수 있다. 상기 제1 폭(W1)은 산업 표준(Industry standard)에 기반하여 결정될 수 있다. 상기 제1 반도체 칩(21) 및 상기 제1 메모리 칩(31)의 중첩된 영역의 수평 폭은 제2 폭(W2)일 수 있다. 상기 제21 반도체 칩(51) 및 상기 제1 메모리 칩(31)의 중첩된 영역의 수평 폭은 상기 제2 폭(W2)과 실질적으로 동일할 수 있다.
상기 제1 측면(S1) 및 상기 제8 메모리 칩(38) 사이의 간격은 제3 폭(W3)일 수 있다. 일 실시예에서, 상기 제1 측면(S1) 및 상기 제2 측면(S2)은 상기 패키지 기판(11)에 의하여 결정될 수 있다. 상기 제3 폭(W3)은 상기 제1 측면(S1)을 지나고 상기 패키지 기판(11)의 상면에 수직한 연장선 및 상기 제8 메모리 칩(38) 사이의 최소 거리에 해당될 수 있다. 상기 제2 측면(S2) 및 상기 제28 메모리 칩(58) 사이의 간격은 상기 제3 폭(W3)과 실질적으로 동일할 수 있다. 일 실시예에서, 상기 제3 폭(W3)은 상기 제1 측면(S1)을 지나고 상기 패키지 기판(11)의 상면에 수직한 연장선 및 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)사이의 최소 간격에 해당될 수 있다.
상기 제1 반도체 칩(21)의 중심을 지나고 상기 패키지 기판(11)의 상면에 수직한 연장선 및 상기 제1 메모리 칩(31) 사이의 간격은 제4 폭(W4)일 수 있다. 상기 제1 반도체 칩(21)의 중심을 지나고 상기 패키지 기판(11)의 상면에 수직한 연장선 및 상기 제21 메모리 칩(51) 사이의 간격은 제5 폭(W5)일 수 있다. 일 실시예에서, 상기 제5 폭(W5)은 상기 제4 폭(W4)과 실질적으로 동일할 수 있다. 상기 제1 메모리 칩(31) 및 상기 제21 메모리 칩(51) 사이의 간격은 제6 폭(W6)일 수 있다. 일 실시예에서, 상기 제6 폭(W6)은 상기 제4 폭(W4) 및 상기 제5 폭(W5)의 합일 수 있다. 상기 제1 타워(T1)의 수평 폭은 제7 폭(W7)일 수 있다. 상기 제2 타워(T2)의 수평 폭은 상기 제7 폭(W7)과 실질적으로 동일할 수 있다.
상기 제2 폭(W2)은 0보다 크고 상기 제1 폭(W1)의 절반보다 작을 수 있다. 일 실시예에서, 상기 제1 메모리 칩(31) 및 상기 제21 메모리 칩(51)의 각각은 상기 다수의 제1 패드(25) 중 대응하는 몇몇의 상부에 중첩될 수 있다. 상기 제2 폭(W2)은 약0.2mm보다 크고 상기 제1 폭(W1)의 절반보다 작을 수 있다. 상기 제3 폭(W3)은 기술적 신뢰성 한계에 기반하여 결정될 수 있다. 상기 제3 폭(W3)은 0보다 크고 상기 제2 폭(W2)보다 작거나 같을 수 있다. 일 실시예에서, 상기 제3 폭(W3)은 약0.1mm보다 크고 상기 제2 폭(W2)보다 작거나 동일할 수 있다. 일 실시예에서, 상기 제2 폭(W2)은 상기 제3 폭(W3)보다 크거나 동일하고 상기 제1 폭(W1)의 절반보다 작을 수 있다.
본 발명 기술적 사상의 실시예들에 따르면 상기 제2 폭(W2)의 크기를 제어하여 상기 제7 폭(W7)의 크기를 최대화 할 수 있다. 상기 제7 폭(W7)의 크기 확대에 기반하여 상기 제1 타워(T1) 및 상기 제2 타워(T2) 내에 탑재될 수 있는 메모리 칩들의 개수는 증가할 수 있다. 상기 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)은 상기 다수의 제2 도전성 접속(83)을 경유하여 상기 제1 반도체 칩(21)에 전기적으로 접속될 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지의 신호전달 경로는 단축될 수 있다.
도 3은 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 4는 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지를 설명하기 위한 레이아웃이다.
도 3 및 도 4를 참조하면, 제1 메모리 칩(31) 및 제21 메모리 칩(51) 사이의 간격은 제6 폭(W6)일 수 있다. 상기 제6 폭(W6)의 최소값은 기술적 신뢰성 한계에 기반하여 결정될 수 있다. 일 실시예에서, 상기 제6 폭(W6)의 최소값은 다수의 제1 패드(25) 각각의 수평 폭보다 클 수 있다. 상기 제6 폭(W6)의 최소값은 약0.1mm보다 클 수 있다.
도 5 내지 도 8은 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지 형성 방법들을 설명하기 위한 단면도들이다.
도 5를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지 형성 방법들은 제1 측면(S1) 및 제2 측면(S2)을 갖는 패키지 기판(11) 상에 기판 접착층(71)을 이용하여 제1 반도체 칩(21)을 장착하는 것을 포함할 수 있다. 상기 제1 반도체 칩(21)의 다수의 제1 패드(25) 및 상기 패키지 기판(11)의 다수의 기판 패드(15) 사이에 다수의 제1 도전성 접속(81)이 형성될 수 있다.
도 6을 참조하면, 상기 패키지 기판(11) 상에 상기 기판 접착층(71)을 이용하여 제1 스페이서(27) 및 제2 스페이서(28)가 접착될 수 있다.
도 7을 참조하면, 상기 제1 반도체 칩(21), 상기 제1 스페이서(27), 및 상기 제2 스페이서(28) 상에 서로 이격된 제1 타워(T1) 및 제2 타워(T2)가 형성될 수 있다. 제1 메모리 칩(31) 및 상기 제1 반도체 칩(21) 사이와, 상기 제1 메모리 칩(31) 및 상기 제1 스페이서(27) 사이와, 제21 메모리 칩(51) 및 상기 제1 반도체 칩(21) 사이와, 상기 제21 메모리 칩(51) 및 상기 제2 스페이서(28) 사이에 다수의 제1 접착층(72)이 접착될 수 있다. 상기 다수의 제1 도전성 접속(81)은 상기 다수의 제1 접착층(72)을 부분적으로 관통할 수 있다.
제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38) 사이들과, 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58) 사이들에 다수의 제2 접착층(73)이 접착될 수 있다. 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38) 및 상기 제1 반도체 칩(21) 사이와, 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58) 및 상기 제1 반도체 칩(21) 사이에 다수의 제2 도전성 접속(83)이 형성될 수 있다. 상기 다수의 제2 도전성 접속(83)은 다수의 제2 패드(85) 및 상기 다수의 제1 패드(25)에 직접적으로 접촉될 수 있다.
도 8을 참조하면, 상기 패키지 기판(11) 상을 덮는 봉지재(91)가 형성될 수 있다. 상기 봉지재(91)는 에폭시 몰딩 컴파운드를 포함할 수 있다. 상기 패키지 기판(11)의 일면(예, 하면) 상에 다수의 외부 단자(17)가 형성될 수 있다. 상기 다수의 외부 단자(17)는 상기 다수의 기판 배선(13)에 접속될 수 있다. 상기 다수의 외부 단자(17)는 솔더 볼(solder ball), 솔더 범프(solder bump), 핀 그리드 어레이(pin grid array), 리드 그리드 어레이(lead grid array), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 다수의 외부 단자(17)는 생략될 수 있다.
도 9 내지 도 15는 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 9를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지는 패키지 기판(11), 제1 반도체 칩(21), 제1 스페이서(27), 제2 스페이서(28), 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58), 다수의 기판 접착층(71), 다수의 제1 접착층(72), 다수의 제2 접착층(73), 다수의 제1 도전성 접속(81), 다수의 제2 도전성 접속(83), 봉지재(91), 및 다수의 더미 칩(94)을 포함할 수 있다.
일 실시예에서, 상기 다수의 더미 칩(94)은 제8 메모리 칩(38)의 상부 및 제28 메모리 칩(58)의 상부에 배치될 수 있다. 상기 다수의 더미 칩(94)의 각각은 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)의 각각과 유사한 크기와 구성을 포함할 수 있다. 상기 다수의 더미 칩(94)은 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 51, 52, 53, 54, 55, 56, 57, 58)의 스트레스를 분산하는 역할을 할 수 있다. 상기 다수의 더미 칩(94)은 방열판의 역할을 할 수 있다. 상기 다수의 더미 칩(94)은 상기 봉지재(91) 내에 배치될 수 있다. 일 실시예에서, 상기 다수의 더미 칩(94)은 상기 봉지재(91)의 측면 및/또는 상면에 노출될 수 있다.
도 10을 참조하면, 제1 메모리 칩(31), 제2 메모리 칩(32), 제3 메모리 칩(33), 및 제4 메모리 칩(34)은 다수의 제2 도전성 접속(83) 중 선택된 적어도 하나를 이용하여 제1 반도체 칩(21)의 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다. 제5 메모리 칩(35), 제6 메모리 칩(36), 제7 메모리 칩(37), 및 제8 메모리 칩(38)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
제21 메모리 칩(51), 제22 메모리 칩(52), 제23 메모리 칩(53), 및 제24 메모리 칩(54)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다. 제25 메모리 칩(55), 제26 메모리 칩(56), 제27 메모리 칩(57), 및 제28 메모리 칩(58)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
도 11을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지는 패키지 기판(11), 제1 반도체 칩(21), 제2 반도체 칩(22), 제3 반도체 칩(23), 다수의 메인 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66), 다수의 기판 접착층(71), 다수의 제1 접착층(72), 다수의 제2 접착층(73), 다수의 제1 도전성 접속(81), 다수의 제2 도전성 접속(83), 및 봉지재(91)를 포함할 수 있다. 상기 제2 반도체 칩(22) 및 상기 제3 반도체 칩(23)의 각각은 상기 제1 반도체 칩(21)과 유사한 구성을 포함할 수 있다.
상기 제1 반도체 칩(21) 및 상기 패키지 기판(11) 사이와, 상기 제2 반도체 칩(22) 및 상기 패키지 기판(11) 사이와, 그리고 상기 제3 반도체 칩(23) 및 상기 패키지 기판(11) 사이에 상기 다수의 기판 접착층(71)이 접착될 수 있다. 상기 제1 반도체 칩(21), 상기 제2 반도체 칩(22), 및 상기 제3 반도체 칩(23)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제2 반도체 칩(22)은 상기 제1 반도체 칩(21) 및 제1 측면(S1) 사이에 배치될 수 있다. 상기 제3 반도체 칩(23)은 상기 제1 반도체 칩(21) 및 제2 측면(S2) 사이에 배치될 수 있다.
상기 제1 반도체 칩(21), 상기 제2 반도체 칩(22), 및 상기 제3 반도체 칩(23)의 각각과 상기 패키지 기판(11) 사이에 상기 다수의 제1 도전성 접속(81)이 연결될 수 있다. 상기 다수의 제1 도전성 접속(81)은 상기 다수의 제1 패드(25) 및 상기 다수의 기판 패드(15)에 직접적으로 접촉될 수 있다. 상기 제1 반도체 칩(21), 상기 제2 반도체 칩(22), 및 상기 제3 반도체 칩(23)의 각각은 상기 다수의 제1 패드(25), 상기 다수의 제1 도전성 접속(81), 및 상기 다수의 기판 패드(15)를 경유하여 상기 패키지 기판(11)에 전기적으로 연결될 수 있다.
제1 타워(T1)는 상기 제1 반도체 칩(21) 및 상기 제2 반도체 칩(22) 상에 중첩될 수 있다. 상기 제1 타워(T1)는 제1 메모리 칩(31), 제2 메모리 칩(32), 제3 메모리 칩(33), 제4 메모리 칩(34), 제5 메모리 칩(35), 제6 메모리 칩(36), 제7 메모리 칩(37), 제8 메모리 칩(38), 제9 메모리 칩(39), 제10 메모리 칩(41), 제11 메모리 칩(41), 제12 메모리 칩(42), 제13 메모리 칩(43), 제14 메모리 칩(44), 제15 메모리 칩(45), 및 제16 메모리 칩(46)을 포함할 수 있다. 상기 제1 내지 제16 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46)은 차례로 적층될 수 있다. 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)은 상기 제1 측면(S1) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제9 내지 제16 메모리 칩(39, 40, 41, 42, 43, 44, 45, 46)은 상기 제2 측면(S2) 방향으로 순차적으로 오프셋 정렬될 수 있다.
제2 타워(T2)는 상기 제1 반도체 칩(21) 및 상기 제3 반도체 칩(23) 상에 중첩될 수 있다. 상기 제2 타워(T2)는 제21 메모리 칩(51), 제22 메모리 칩(52), 제23 메모리 칩(53), 제24 메모리 칩(54), 제25 메모리 칩(55), 제26 메모리 칩(56), 제27 메모리 칩(57), 제28 메모리 칩(58), 제29 메모리 칩(59), 제30 메모리 칩(60), 제31 메모리 칩(61), 제32 메모리 칩(62), 제33 메모리 칩(63), 제34 메모리 칩(64), 제35 메모리 칩(65), 및 제36 메모리 칩(66)을 포함할 수 있다. 상기 제21 내지 제36 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66)은 차례로 적층될 수 있다. 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)은 상기 제2 측면(S2) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제29 내지 제36 메모리 칩(59, 60, 61, 62, 63, 64, 65, 66)은 상기 제1 측면(S1) 방향으로 순차적으로 오프셋 정렬될 수 있다.
상기 제1 메모리 칩(31)은 상기 제1 반도체 칩(21) 및 상기 제2 반도체 칩(22) 상에 중첩될 수 있다. 상기 제21 메모리 칩(51)은 상기 제1 반도체 칩(21) 및 상기 제3 반도체 칩(23) 상에 중첩될 수 있다. 상기 제1 메모리 칩(31) 및 상기 제1 반도체 칩(21) 사이와, 상기 제1 메모리 칩(31) 및 상기 제2 반도체 칩(22) 사이와, 상기 제21 메모리 칩(51) 및 상기 제1 반도체 칩(21) 사이와, 상기 제21 메모리 칩(51) 및 상기 제3 반도체 칩(23) 사이에 상기 다수의 제1 접착층(72)이 접착될 수 있다. 상기 제1 내지 제16 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46) 사이들과, 상기 제21 내지 제36 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66) 사이들에 상기 다수의 제2 접착층(73)이 접착될 수 있다.
상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38) 및 상기 제1 반도체 칩(21) 사이와, 상기 제9 내지 제16 메모리 칩(39, 40, 41, 42, 43, 44, 45, 46) 및 상기 제2 반도체 칩(22) 사이와, 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58) 및 상기 제1 반도체 칩(21) 사이와, 상기 제29 내지 제36 메모리 칩(59, 60, 61, 62, 63, 64, 65, 66) 및 상기 제3 반도체 칩(23) 사이에 상기 다수의 제2 도전성 접속(83)이 배치될 수 있다.
도 12를 참조하면, 제1 메모리 칩(31), 제2 메모리 칩(32), 제3 메모리 칩(33), 및 제4 메모리 칩(34)은 다수의 제2 도전성 접속(83) 중 선택된 적어도 하나를 이용하여 제1 반도체 칩(21)의 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다. 제5 메모리 칩(35), 제6 메모리 칩(36), 제7 메모리 칩(37), 및 제8 메모리 칩(38)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
제9 메모리 칩(39), 제10 메모리 칩(41), 제11 메모리 칩(41), 및 제12 메모리 칩(42)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제2 반도체 칩(22)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다. 제13 메모리 칩(43), 제14 메모리 칩(44), 제15 메모리 칩(45), 및 제16 메모리 칩(46)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제2 반도체 칩(22)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
제21 메모리 칩(51), 제22 메모리 칩(52), 제23 메모리 칩(53), 및 제24 메모리 칩(54)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다. 제25 메모리 칩(55), 제26 메모리 칩(56), 제27 메모리 칩(57), 및 제28 메모리 칩(58)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
제29 메모리 칩(59), 제30 메모리 칩(60), 제31 메모리 칩(61), 및 제32 메모리 칩(62)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제3 반도체 칩(23)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다. 제33 메모리 칩(63), 제34 메모리 칩(64), 제35 메모리 칩(65), 및 제36 메모리 칩(66)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제3 반도체 칩(23)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
도 13을 참조하면, 제1 메모리 칩(31), 제2 메모리 칩(32), 제3 메모리 칩(33), 및 제4 메모리 칩(34)은 제1 측면(S1) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제1 메모리 칩(31), 상기 제2 메모리 칩(32), 상기 제3 메모리 칩(33), 및 상기 제4 메모리 칩(34)은 다수의 제2 도전성 접속(83) 중 선택된 적어도 하나를 이용하여 제1 반도체 칩(21)의 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다.
제5 메모리 칩(35), 제6 메모리 칩(36), 제7 메모리 칩(37), 및 제8 메모리 칩(38)은 상기 제4 메모리 칩(34) 상에 제2 측면(S2) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제5 메모리 칩(35), 상기 제6 메모리 칩(36), 상기 제7 메모리 칩(37), 및 상기 제8 메모리 칩(38)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 제2 반도체 칩(22)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다.
제9 메모리 칩(39), 제10 메모리 칩(41), 제11 메모리 칩(41), 및 제12 메모리 칩(42)은 상기 제8 메모리 칩(38) 상에 상기 제1 측면(S1) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제9 메모리 칩(39), 상기 제10 메모리 칩(41), 상기 제11 메모리 칩(41), 및 상기 제12 메모리 칩(42)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
제13 메모리 칩(43), 제14 메모리 칩(44), 제15 메모리 칩(45), 및 제16 메모리 칩(46)은 상기 제12 메모리 칩(42) 상에 상기 제2 측면(S2) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제13 메모리 칩(43), 상기 제14 메모리 칩(44), 상기 제15 메모리 칩(45), 및 상기 제16 메모리 칩(46)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제2 반도체 칩(22)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
제21 메모리 칩(51), 제22 메모리 칩(52), 제23 메모리 칩(53), 및 제24 메모리 칩(54)은 상기 제2 측면(S2) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제21 메모리 칩(51), 상기 제22 메모리 칩(52), 상기 제23 메모리 칩(53), 및 상기 제24 메모리 칩(54)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
제25 메모리 칩(55), 제26 메모리 칩(56), 제27 메모리 칩(57), 및 제28 메모리 칩(58)은 상기 제24 메모리 칩(54) 상에 상기 제1 측면(S1) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제25 메모리 칩(55), 상기 제26 메모리 칩(56), 상기 제27 메모리 칩(57), 및 상기 제28 메모리 칩(58)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 제3 반도체 칩(23)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다.
제29 메모리 칩(59), 제30 메모리 칩(60), 제31 메모리 칩(61), 및 제32 메모리 칩(62)은 상기 제28 메모리 칩(58) 상에 상기 제2 측면(S2) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제29 메모리 칩(59), 상기 제30 메모리 칩(60), 상기 제31 메모리 칩(61), 및 상기 제32 메모리 칩(62)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
제33 메모리 칩(63), 제34 메모리 칩(64), 제35 메모리 칩(65), 및 제36 메모리 칩(66)은 상기 제32 메모리 칩(62) 상에 상기 제1 측면(S1) 방향으로 순차적으로 오프셋 정렬될 수 있다. 상기 제33 메모리 칩(63), 상기 제34 메모리 칩(64), 상기 제35 메모리 칩(65), 및 상기 제36 메모리 칩(66)은 상기 다수의 제2 도전성 접속(83) 중 선택된 적어도 다른 하나를 이용하여 상기 제3 반도체 칩(23)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다.
도 14를 참조하면, 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 제1 반도체 칩(21) 및 제2 반도체 칩(22) 상에 지그재그 스택(Zigzag Stack)될 수 있다. 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)은 상기 제1 반도체 칩(21) 및 제3 반도체 칩(23) 상에 지그재그 스택(Zigzag Stack)될 수 있다. 예를들면, 제2 메모리 칩(32)은 제1 메모리 칩(31) 상에 제1 측면(S1) 방향으로 오프셋 정렬될 수 있다. 제3 메모리 칩(33)은 상기 제2 메모리 칩(32) 상에 제2 측면(S2) 방향으로 오프셋 정렬될 수 있다. 제22 메모리 칩(52)은 제21 메모리 칩(51) 상에 상기 제2 측면(S2) 방향으로 오프셋 정렬될 수 있다. 제23 메모리 칩(53)은 상기 제22 메모리 칩(52) 상에 상기 제1 측면(S1) 방향으로 오프셋 정렬될 수 있다.
상기 제1 메모리 칩(31), 상기 제3 메모리 칩(33), 제5 메모리 칩(35), 및 제7 메모리 칩(37)은 다수의 제2 도전성 접속(83)을 이용하여 상기 제1 반도체 칩(23)의 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다. 상기 제2 메모리 칩(32), 제4 메모리 칩(34), 제6 메모리 칩(36), 및 제8 메모리 칩(38)은 상기 다수의 제2 도전성 접속(83)을 이용하여 상기 제2 반도체 칩(22)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다.
상기 제21 메모리 칩(51), 상기 제23 메모리 칩(53), 제25 메모리 칩(55), 및 제27 메모리 칩(57)은 상기 다수의 제2 도전성 접속(83)을 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다. 상기 제22 메모리 칩(52), 제24 메모리 칩(54), 제26 메모리 칩(56), 및 제28 메모리 칩(58)은 상기 다수의 제2 도전성 접속(83)을 이용하여 상기 제3 반도체 칩(23)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다.
도 15를 참조하면, 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 제1 반도체 칩(21) 및 제2 반도체 칩(22) 상에 오버행 스택(Overhang Stack)될 수 있다. 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)은 상기 제1 반도체 칩(21) 및 제3 반도체 칩(23) 상에 오버행 스택(Overhang Stack)될 수 있다. 예를들면, 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)은 수직 정렬될 수 있다. 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)은 수직 정렬될 수 있다.
상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)의 사이와, 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58) 사이에 다수의 제2 접착층(73)이 접착될 수 있다. 상기 다수의 제2 접착층(73)의 각각은 다수의 제1 접착층(72)의 각각과 실질적으로 동일한 두께와 실질적으로 동일한 물질을 포함할 수 있다. 상기 다수의 제1 접착층(72) 및 상기 다수의 제2 접착층(73)은 DAF(Direct Adhesive Film) 또는 FOW(Film Over Wire)를 포함할 수 있다.
상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 다수의 제2 도전성 접속(83)을 이용하여 상기 제1 반도체 칩(21)의 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다. 상기 제1 내지 제8 메모리 칩(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 상기 다수의 제2 도전성 접속(83)을 이용하여 상기 제2 반도체 칩(22)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다.
상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)의 각각은 상기 다수의 제2 도전성 접속(83)을 이용하여 상기 제1 반도체 칩(21)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 다른 하나에 접속될 수 있다. 상기 제21 내지 제28 메모리 칩(51, 52, 53, 54, 55, 56, 57, 58)의 각각은 상기 다수의 제2 도전성 접속(83)을 이용하여 상기 제3 반도체 칩(23)의 상기 다수의 제1 패드(25) 중 대응하는 적어도 하나에 접속될 수 있다. 상기 다수의 제2 도전성 접속(83)은 상기 다수의 제2 접착층(73) 내부에 연장될 수 있다. 상기 다수의 제2 도전성 접속(83)은 상기 다수의 제2 접착층(73)을 부분적으로 관통할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11: 패키지 기판 13: 기판 배선
15: 기판 패드 21, 22, 23: 반도체 칩
25: 제1 패드 27, 28: 스페이서
31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66: 메인 메모리 칩
T1: 제1 타워 T2: 제2 타워
71: 기판 접착층 72: 제1 접착층
73: 제2 접착층 81: 제1 도전성 접속
83: 제2 도전성 접속 85: 제2 패드
91: 봉지재

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상의 반도체 칩;
    상기 반도체 칩 및 상기 패키지 기판 사이를 연결하는 다수의 제1 도전성 접속;
    상기 패키지 기판 상의 제1 및 제2 스페이서;
    다수의 메인 메모리 칩을 갖는 제1 및 제2 타워, 상기 제1 타워의 최하단에 배치된 제1 메인 메모리 칩은 상기 반도체 칩 및 상기 제1 스페이서 상에 중첩되고, 상기 제2 타워의 최하단에 배치된 제2 메인 메모리 칩은 상기 반도체 칩 및 상기 제2 스페이서 상에 중첩되고; 그리고
    상기 제1 메인 메모리 칩 및 상기 반도체 칩 사이와, 상기 제1 메인 메모리 칩 및 상기 제1 스페이서 사이와, 상기 제2 메인 메모리 칩 및 상기 반도체 칩 사이와, 상기 제2 메인 메모리 칩 및 상기 제2 스페이서 사이에 접착된 다수의 제1 접착층을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 패키지 기판의 수평 폭은 제1 폭이고,
    상기 제1 메인 메모리 칩 및 상기 반도체 칩의 중첩된 영역의 수평 폭은 제2 폭이며,
    상기 제2 폭은 상기 제1 폭의 절반보다 작은 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제2 폭은 0.2mm 이상인 반도체 패키지.
  4. 제2 항에 있어서,
    상기 패키지 기판은 제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 포함하고,
    상기 제1 측면을 지나고 상기 패키지 기판의 상면에 수직한 연장선과 상기 다수의 메인 메모리 칩 사이의 최소 간격은 제3 폭이고,
    상기 제3 폭은 0보다 크고 상기 제2 폭보다 작거나 동일한 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제2 폭은 상기 제3 폭보다 크거나 동일한 반도체 패키지.
  6. 제1 항에 있어서,
    상기 반도체 칩은 다수의 패드를 포함하되,
    상기 제1 메인 메모리 칩 및 상기 제2 메인 메모리 칩의 각각은 상기 다수의 패드 중 대응하는 적어도 하나의 상부에 중첩된 반도체 패키지.
  7. 제1 항에 있어서,
    상기 다수의 제1 도전성 접속은 상기 다수의 제1 접착층 내부에 연장된 반도체 패키지.
  8. 제1 항에 있어서,
    상기 다수의 제1 접착층은 DAF(Direct Adhesive Film) 또는 FOW(Film Over Wire)를 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 패키지 기판은 제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 포함하고,
    상기 제1 타워 내의 상기 다수의 메인 메모리 칩은 차례로 적층되고, 상기 제1 측면 방향으로 순차적으로 오프셋 정렬되며,
    상기 제2 타워 내의 상기 다수의 메인 메모리 칩은 차례로 적층되고, 상기 제2 측면 방향으로 순차적으로 오프셋 정렬된 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 메인 메모리 칩의 측면 및 상기 제1 스페이서의 측면은 동일한 평면을 이루고,
    상기 제2 메인 메모리 칩의 측면 및 상기 제2 스페이서의 측면은 동일한 평면을 이루는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 반도체 칩 및 상기 제1 및 제2 스페이서의 상면들은 동일한 평면을 이루는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 반도체 칩은 버퍼 칩(Buffer Chip), 인터포저 칩(Interposer Chip), 컨트롤러 칩(Controller Chip), 로직 칩(Logic Chip), 또는 이들의 조합을 포함하는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 다수의 메인 메모리 칩 및 상기 반도체 칩 사이를 연결하는 다수의 제2 도전성 접속을 더 포함하는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 다수의 메인 메모리 칩 사이에 배치된 다수의 제2 접착층을 더 포함하되,
    상기 다수의 제1 접착층 각각의 두께는 상기 다수의 제2 접착층 각각의 두께보다 두꺼운 반도체 패키지.
  15. 패키지 기판;
    상기 패키지 기판 상의 반도체 칩;
    상기 반도체 칩 및 상기 패키지 기판 사이를 연결하는 다수의 도전성 접속;
    다수의 메인 메모리 칩을 가지며 서로 이격된 다수의 타워, 상기 다수의 타워 각각의 최하단 메인 메모리 칩은 상기 반도체 칩 상에 중첩되고; 그리고
    상기 다수의 타워 각각의 상기 최하단 메인 메모리 칩 및 상기 반도체 칩 사이에 접착된 다수의 접착층을 포함하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 다수의 도전성 접속은 상기 다수의 접착층 내부에 연장된 반도체 패키지.
  17. 제15 항에 있어서,
    상기 패키지 기판은 제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 포함하고,
    상기 제1 타워 내의 상기 다수의 메인 메모리 칩은 차례로 적층되고, 상기 제1 측면 방향으로 순차적으로 오프셋 정렬되며,
    상기 제2 타워 내의 상기 다수의 메인 메모리 칩은 차례로 적층되고, 상기 제2 측면 방향으로 순차적으로 오프셋 정렬된 반도체 패키지.
  18. 패키지 기판;
    상기 패키지 기판 상의 제1 내지 제3 반도체 칩;
    상기 제1 내지 제3 반도체 칩 및 상기 패키지 기판 사이를 연결하는 다수의 제1 도전성 접속;
    다수의 메인 메모리 칩을 갖는 제1 및 제2 타워, 상기 제1 타워의 최하단에 배치된 제1 메인 메모리 칩은 상기 제1 반도체 칩 및 상기 제2 반도체 칩 상에 중첩되고, 상기 제2 타워의 최하단에 배치된 제2 메인 메모리 칩은 상기 제1 반도체 칩 및 상기 제3 반도체 칩 상에 중첩되고; 그리고
    상기 제1 메인 메모리 칩 및 상기 제1 반도체 칩 사이와, 상기 제1 메인 메모리 칩 및 상기 제2 반도체 칩 사이와, 상기 제2 메인 메모리 칩 및 상기 제1 반도체 칩 사이와, 상기 제2 메인 메모리 칩 및 상기 제3 반도체 칩 사이에 접착된 다수의 제1 접착층을 포함하는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 패키지 기판은 제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 포함하고,
    상기 제1 타워 내의 상기 다수의 메인 메모리 칩은 차례로 적층되고, 상기 제1 타워 내의 상기 다수의 메인 메모리 칩 중 몇몇은 상기 제1 측면 방향으로 순차적으로 오프셋 정렬되며, 상기 제1 타워 내의 상기 다수의 메인 메모리 칩 중 다른 몇몇은 상기 제2 측면 방향으로 순차적으로 오프셋 정렬되고,
    상기 제2 타워 내의 상기 다수의 메인 메모리 칩은 차례로 적층되고, 상기 제2 타워 내의 상기 다수의 메인 메모리 칩 중 몇몇은 상기 제2 측면 방향으로 순차적으로 오프셋 정렬되며, 상기 제2 타워 내의 상기 다수의 메인 메모리 칩 중 다른 몇몇은 상기 제1 측면 방향으로 순차적으로 오프셋 정렬된 반도체 패키지.
  20. 제18 항에 있어서,
    상기 다수의 메인 메모리 칩 및 상기 제1 내지 제3 반도체 칩 사이를 연결하는 다수의 제2 도전성 접속을 더 포함하는 반도체 패키지.
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