KR20220000285A - 반도체 패키지 - Google Patents

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KR20220000285A
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semiconductor chips
pad
channel
substrate
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노현준
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Abstract

본 개시의 기술적 사상은 제1 기판 채널 패드 및 제2 기판 채널 패드를 포함하는 패키지 기판; 상기 패키지 기판 상에 제1 방향으로 오프셋되어 적층된 복수의 반도체 칩을 포함하고, 상기 복수의 반도체 칩 중 홀수층에 위치된 제1 반도체 칩들과 상기 복수의 반도체 칩 중 짝수층에 위치된 제2 반도체 칩들은 상기 제1 방향에 수직한 제2 방향으로 오프셋된, 칩 스택; 상기 제1 반도체 칩들의 제1 칩 채널 패드들을 전기적으로 연결하는 제1 칩간 연결 와이어들; 상기 제2 반도체 칩들의 제2 칩 채널 패드들을 전기적으로 연결하는 제2 칩간 연결 와이어들; 상기 제1 반도체 칩들 중 최하층에 위치된 제1 반도체 칩의 제1 칩 채널 패드와 상기 제1 기판 채널 패드를 연결하는 제1 기판-칩 연결 와이어; 및 상기 제2 반도체 칩들 중 최하층에 위치된 반도체 칩의 제2 칩 채널 패드와 상기 제2 기판 채널 패드를 연결하는 제2 기판-칩 연결 와이어;를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 복수의 반도체 칩이 수직 방향으로 적층된 구조를 포함하는 반도체 패키지에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 복수의 반도체 칩들의 적층 구조를 포함하는 반도체 패키지는 적은 점유 면적을 가지면서도 고용량 데이터를 고속으로 처리할 수 있다. 그러나, 적층되는 반도체 칩들의 개수가 많아지고 반도체 칩들 상에 형성된 전극 패드들의 개수가 많아짐에 따라서, 반도체 칩들 사이의 전기적 연결이 점차 어려워지고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지에 관한 것으로, 보다 상세하게는 복수의 반도체 칩들 사이의 전기적 연결 및 복수의 반도체 칩과 기판 사이의 전기적 연결의 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 제1 기판 채널 패드 및 제2 기판 채널 패드를 포함하는 패키지 기판; 상기 패키지 기판 상에 제1 방향으로 오프셋되어 적층된 복수의 반도체 칩을 포함하고, 상기 복수의 반도체 칩 중 홀수층에 위치된 제1 반도체 칩들과 상기 복수의 반도체 칩 중 짝수층에 위치된 제2 반도체 칩들은 상기 제1 방향에 수직한 제2 방향으로 오프셋되고, 상기 제1 반도체 칩들은 각각 제1 칩 채널 패드를 포함하고 상기 제2 반도체 칩들은 각각 제2 칩 채널 패드를 포함하는, 칩 스택; 상기 제1 반도체 칩들의 제1 칩 채널 패드들을 전기적으로 연결하는 제1 칩간 연결 와이어들; 상기 제2 반도체 칩들의 제2 칩 채널 패드들을 전기적으로 연결하는 제2 칩간 연결 와이어들; 상기 제1 반도체 칩들 중 최하층에 위치된 제1 반도체 칩의 제1 칩 채널 패드와 상기 제1 기판 채널 패드를 연결하는 제1 기판-칩 연결 와이어; 및 상기 제2 반도체 칩들 중 최하층에 위치된 반도체 칩의 제2 칩 채널 패드와 상기 제2 기판 채널 패드를 연결하는 제2 기판-칩 연결 와이어;를 포함하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 공용 기판 패드, 제1 기판 채널 패드 및 제2 기판 채널 패드를 포함하는 패키지 기판; 상기 패키지 기판 상에 제1 방향으로 오프셋되어 적층되고, 각각 공용 패드 및 채널 패드를 포함하는 복수의 반도체 칩; 상기 복수의 반도체 칩 중 홀수층에 위치된 반도체 칩들의 채널 패드들을 전기적으로 연결하는 제1 칩간 연결 와이어들; 상기 복수의 반도체 칩 중 짝수층에 위치된 반도체 칩들의 채널 패드들을 전기적으로 연결하는 제2 칩간 연결 와이어들; 상기 복수의 반도체 칩의 공용 패드들을 전기적으로 연결하는 제3 칩간 연결 와이어들; 상기 홀수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 채널 패드와 상기 제1 기판 채널 패드를 전기적으로 연결하는 제1 기판-칩 연결 와이어; 상기 짝수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 채널 패드와 상기 제2 기판 채널 패드를 전기적으로 연결하는 제2 기판-칩 연결 와이어; 상기 홀수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 공용 패드와 상기 공용 기판 패드를 전기적으로 연결하는 제3 기판-칩 연결 와이어; 및 상기 패키지 기판 상에 실장되고, 서로 분리된 제1 채널 및 제2 채널을 포함하는 컨트롤러;를 포함하고, 상기 컨트롤러의 상기 제1 채널은 상기 제1 기판-칩 연결 와이어 및 상기 제1 칩간 연결 와이어들을 통해 상기 홀수층에 위치된 반도체 칩들에 전기적으로 연결되고, 상기 컨트롤러의 상기 제2 채널은 상기 제2 기판-칩 연결 와이어 및 상기 제2 칩간 연결 와이어들을 통해 상기 짝수층에 위치된 반도체 칩들에 전기적으로 연결된 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 공용 기판 패드, 제1 기판 채널 패드 및 제2 기판 채널 패드를 포함하는 패키지 기판; 상기 패키지 기판 상에 수직 방향으로 적층되고, 각각 공용 패드 및 채널 패드를 포함하는 복수의 반도체 칩; 상기 복수의 반도체 칩 중 홀수층에 위치된 반도체 칩들의 채널 패드들을 전기적으로 연결하는 제1 칩간 연결 와이어들; 상기 복수의 반도체 칩 중 짝수층에 위치된 반도체 칩들의 채널 패드들을 전기적으로 연결하는 제2 칩간 연결 와이어들; 상기 복수의 반도체 칩의 공용 패드들을 전기적으로 연결하는 제3 칩간 연결 와이어들; 상기 홀수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 채널 패드와 상기 제1 기판 채널 패드를 연결하는 제1 기판-칩 연결 와이어; 상기 짝수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 채널 패드와 상기 제2 기판 채널 패드를 연결하는 제2 기판-칩 연결 와이어; 상기 홀수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 공용 패드와 상기 공용 기판 패드를 전기적으로 연결하는 제3 기판-칩 연결 와이어; 및 상기 패키지 기판 상에 실장되고, 상기 제1 기판-칩 연결 와이어 및 상기 제1 칩간 연결 와이어들을 통해 상기 홀수층에 위치된 반도체 칩들에 전기적으로 연결되고, 상기 제2 기판-칩 연결 와이어 및 상기 제2 칩간 연결 와이어들을 통해 상기 짝수층에 위치된 반도체 칩들에 전기적으로 연결된 컨트롤러;를 포함하고, 상기 제1 칩간 연결 와이어들의 개수는 상기 홀수층에 위치된 반도체 칩들의 개수에서 1을 뺀 것과 동일하고, 상기 제2 칩간 연결 와이어들의 개수는 상기 짝수층에 위치된 반도체 칩들의 개수에서 1을 뺀 것과 동일하고, 상기 제3 칩간 연결 와이어들의 개수는 상기 복수의 반도체 칩의 개수에서 1을 뺀 것과 동일한 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예들에 의하면, 반도체 패키지는 짧은 길이의 도전성 와이어들을 이용하여 반도체 칩들 간의 전기적 연결 또는 반도체 칩과 패키지 기판 사이의 전기적 연결을 구현할 수 있다. 그에 따라, 도전성 와이어의 쉬프트 또는 처짐 현상에 따른 전기적 쇼트 문제가 개선되며, 복수의 반도체 칩들 사이의 전기적 연결 및 복수의 반도체 칩과 기판 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 사시도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 및 도 4는 반도체 패키지의 서로 다른 단면을 보여주는 단면도들이다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 6은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 도 6에 예시된 반도체 패키지의 주요 구성을 보여주는 블록도이다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 도 9에 예시된 반도체 패키지의 주요 구성을 보여주는 블록도이다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(100)를 나타내는 사시도이다. 도 2는 도 1의 반도체 패키지(100)를 나타내는 평면도이다. 도 3은 및 도 4는 반도체 패키지(100)의 서로 다른 단면을 보여주는 단면도들이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(100)는 패키지 기판(130) 및 칩 스택(101)을 포함할 수 있다.
패키지 기판(130)은 예를 들어, 인쇄회로기판(Printed Circuit Board, PCB), 플렉서블 기판, 테이프 기판 등을 포함할 수 있다. 패키지 기판(130)은 패키지 기판(130)의 상면 상에 배치된 상부 기판 패드들을 포함할 수 있다. 예를 들어, 패키지 기판(130)의 상면 상에는, 적어도 하나의 기판 공용 패드(135), 적어도 하나의 제1 기판 채널 패드(131), 및 적어도 하나의 제2 기판 채널 패드(133)가 제공될 수 있다. 패키지 기판(130)은 패키지 기판(130)의 하면 상에 배치된 하부 기판 패드들(139)을 포함할 수 있다. 하부 기판 패드들(139) 상에는 외부 장치와 반도체 패키지(100)를 전기적으로 연결하도록 구성된 외부 연결 단자들(190)이 배치될 수 있다. 외부 연결 단자들(190)은, 예를 들어 솔더 볼일 수 있다.
칩 스택(101)은 패키지 기판(130) 상에 수직 방향(Z방향)으로 적층된 복수의 반도체 칩을 포함할 수 있다. 도 1 내지 도 4에서는 칩 스택(101)이 수직 방향으로 적층된 8개의 반도체 칩을 포함하는 것으로 예시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 칩 스택(101)은 3개 내지 7개, 또는 9개 이상의 반도체 칩을 포함할 수도 있다.
본 개시의 예시적인 실시예들에서, 칩 스택(101)은 복수의 반도체 칩 중 홀수층에 위치된 제1 반도체 칩들(110)과 복수의 반도체 칩 중 짝수층에 위치된 제2 반도체 칩들(120)을 포함할 수 있다. 여기서, 홀수층 및 짝수층은 칩 스택(101)이 실장되는 패키지 기판(130)의 상면을 기준으로 정의된다. 또한, 제1 반도체 칩들(110) 중 최하층에 위치된 제1 반도체 칩(110)은 제1 반도체 칩들(110) 중 패키지 기판(130)의 상면으로부터 수직 방향으로 가장 인접한 반도체 칩을 의미하고, 제2 반도체 칩들(120) 중 최하층에 위치된 제2 반도체 칩(120)은 제2 반도체 칩들(120) 중 패키지 기판(130)의 상면으로부터 수직 방향으로 가장 인접한 반도체 칩을 의미한다.
도 1 내지 도 4에 예시된 것과 같이, 패키지 기판(130)의 상면 상에 제1 반도체 칩(110) 및 제2 반도체 칩(120)이 수직 방향으로 교번적으로 배치될 수 있다. 예를 들어, 칩 스택(101)이 8개의 반도체 칩을 포함하는 경우, 칩 스택(101)은 4개의 제1 반도체 칩(110)과 4개의 제2 반도체 칩(120)을 포함할 수 있다.
예시적인 실시예들에서, 칩 스택(101)에 포함된 복수의 반도체 칩은 동종의 반도체 칩일 수 있다. 예를 들면, 복수의 반도체 칩은 메모리 반도체 칩일 수 있다. 상기 메모리 칩은, 예를 들면 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 일부 예시적인 실시예들에서, 복수의 반도체 칩은 플래시 메모리(flash memory), 예를 들어 낸드 플래시 메모리(NAND flash memory)일 수 있다.
다른 예시적인 실시예들에서, 칩 스택(101)에 포함된 복수의 반도체 칩은 서로 다른 종류의 반도체 칩들을 포함할 수 있다. 예를 들면, 복수의 반도체 중 일부의 반도체 칩은 로직 칩이고, 복수의 반도체 중 다른 일부의 반도체 칩은 메모리 칩일 수 있다. 예를 들면, 상기 로직 칩은 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다.
각 반도체 칩은 각 반도체 칩의 제1 가장자리에 인접하게 배치되고 상기 제1 가장자리를 따라 배열된 칩 패드들을 포함할 수 있다. 예를 들어, 각 반도체 칩의 칩 패드들은 제2 방향(Y방향)으로 배열될 수 있다. 각 반도체 칩에 포함된 칩 패드들은 각 반도체 칩의 내부에 마련된 집적회로에 전기적으로 연결될 수 있다. 예를 들어, 상기 집적회로는 메모리 회로 또는 로직 회로를 포함할 수 있다.
예시적인 실시예들에서, 복수의 반도체 칩은 상호 동일한 치수(dimension)를 가질 수 있다. 예를 들어, 복수의 반도체 칩의 가로 폭, 세로 폭, 및 두께는 서로 동일할 수 있다.
또한, 복수의 반도체 칩은 동일한 형태의 패드 배열을 가질 수 있다. 예를 들어, 복수의 반도체 칩들 각각에서, 각 반도체 칩에 포함된 칩 패드의 개수, 칩 패드의 배열 순서, 칩 패드의 사이즈, 칩 패드간 간격 등은 동일할 수 있다.
제1 반도체 칩(110)의 하면 및 제2 반도체 칩(120)의 하면 상에는 접착 부재(180)가 제공될 수 있다. 제1 반도체 칩(110)은 접착 부재(180)를 통해 그 아래에 배치된 제2 반도체 칩(120) 상에 적층되고, 제2 반도체 칩(120)은 접착 부재(180)를 통해 그 아래에 배치된 제1 반도체 칩(110)에 적층될 수 있다. 제1 반도체 칩들(110) 중 최하층에 배치된 반도체 칩은 접착 부재(180)를 통해 패키지 기판(130)의 상면 상에 부착될 수 있다. 예를 들어, 접착 부재(180)는 다이 어태치 필름(die attach film)일 수 있다.
칩 스택(101)에 포함된 복수의 반도체 칩은 제1 방향(X방향)으로 순차적으로 오프셋(offset)되어 적층될 수 있다. 예를 들어, 제2 반도체 칩(120)은 제2 반도체 칩(120)의 일부분이 그 아래에 배치된 제1 반도체 칩(110)으로부터 제1 방향(X방향)으로 돌출되도록 제1 반도체 칩(110) 상에 적층될 수 있다. 그리고, 제1 반도체 칩(110)은 제1 반도체 칩(110)의 일부분이 그 아래에 배치된 제2 반도체 칩(120)으로부터 제1 방향(X방향)으로 돌출되도록 제2 반도체 칩(120) 상에 적층될 수 있다. 예를 들어, 복수의 반도체 칩은 계단식으로 적층될 수 있다.
복수의 반도체 칩은 각 반도체 칩에 포함된 칩 패드들이 노출될 수 있도록 제1 방향(X방향)으로 제1 오프셋 거리(171)만큼 오프셋되어 적층될 수 있다. 예를 들어, 제2 반도체 칩(120)은 그 아래에 배치된 제1 반도체 칩(110)의 칩 패드들이 덮이지 않도록 제1 방향(X방향)으로 제1 오프셋 거리(171)만큼 오프셋되어 적층될 수 있다. 그리고, 제1 반도체 칩(110)은 그 아래에 배치된 제2 반도체 칩(120)의 칩 패드들이 덮이지 않도록 제1 방향(X방향)으로 제1 오프셋 거리(171)만큼 오프셋되어 적층될 수 있다.
예시적인 실시예들에서, 상기 제1 오프셋 거리(171)는 230마이크로미터(㎛) 내지 400㎛ 사이일 수 있다. 만약, 제1 오프셋 거리(171)가 230㎛ 보다 작은 경우, 각 반도체 칩의 칩 패드들이 다른 반도체 칩에 의해 덮일 우려가 있다. 만약, 제1 오프셋 거리(171)가 400㎛ 보다 큰 경우, 복수의 반도체 칩의 적층 구조가 붕괴될 우려가 있다.
예시적인 실시예들에서, 제2 반도체 칩들(120)은 제1 반도체 칩들(110)로부터 상기 제1 방향(X방향)과 수직한 제2 방향(Y방향)으로 오프셋될 수 있다. 예를 들어, 제2 반도체 칩(120)은 제2 반도체 칩(120)의 일부분이 그 아래에 배치된 제1 반도체 칩(110)으로부터 제2 방향(Y방향)으로 돌출되도록 제1 반도체 칩(110) 상에 적층될 수 있다. 그리고, 제1 반도체 칩(110)은 제1 반도체 칩(110)의 일부분이 그 아래에 배치된 제2 반도체 칩(120)으로부터 제2 방향(Y방향)으로 돌출되도록 제2 반도체 칩(120) 상에 적층될 수 있다. 칩 스택(101)에 포함된 복수의 반도체 칩이 제1 방향(X방향)으로 순차적으로 오프셋된 것과 함께 제2 반도체 칩들(120)이 제1 반도체 칩들(110)으로부터 제2 방향(Y방향)으로 오프셋됨에 따라, 도 2에 도시된 것과 같이 평면적 관점에서 복수의 반도체 칩은 지그재그 형태로 배치될 수 있다.
예시적인 실시예들에서, 제2 반도체 칩들(120)이 제1 반도체 칩들(110)로부터 상기 제2 방향(Y방향)으로 오프셋된 거리를 제2 오프셋 거리(172)로 정의할 때, 상기 제2 오프셋 거리(172)는 60㎛ 내지 80㎛ 사이일 수 있다.
제1 반도체 칩들(110)은 각각 제1 반도체 칩(110) 각각의 제1 가장자리를 따라 배열된 칩 패드들을 포함할 수 있다. 제1 반도체 칩들(110) 각각의 칩 패드들은 적어도 하나의 제1 칩 채널 패드(111) 및 적어도 하나의 제1 칩 공용 패드(115)를 포함할 수 있다.
제1 반도체 칩들(110)은 상호 동일한 패드 배열을 가질 수 있다. 예를 들어, 제1 반도체 칩들(110)에서, 제1 칩 채널 패드(111) 및 제1 칩 공용 패드(115)를 포함하는 칩 패드들의 배열 순서, 제1 칩 채널 패드(111)의 개수, 제1 칩 공용 패드(115)의 개수, 칩 패드 간의 간격은 동일할 수 있다. 서로 다른 층에 위치된 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111)은 제1 방향(X방향)으로 나란하게 배열될 수 있다. 서로 다른 층에 위치된 제1 반도체 칩들(110)의 제1 칩 공용 패드들(115)은 제1 방향(X방향)으로 나란하게 배열될 수 있다. 예시적인 실시예들에서, 제1 칩 채널 패드(111)의 제2 방향(Y방향)에 따른 폭(175)은 50㎛ 내지 80㎛ 사이일 수 있다. 예시적인 실시예들에서, 이웃하는 2개의 제1 칩 채널 패드들(111) 사이의 제2 방향(Y방향)에 따른 간격(176)은 80㎛ 내지 180㎛ 사이일 수 있다.
서로 다른 층에 위치된 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111)은 제1 칩간 연결 와이어들(141)에 의해 전기적으로 연결될 수 있다. 각 제1 칩간 연결 와이어(141)는 하나의 제2 반도체 칩(120)을 사이에 두고 수직 방향으로 이격된 2개의 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111)을 연결할 수 있다. 예를 들어, 1층 및 3층에 위치된 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111) 사이, 3층 및 5층에 위치된 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111) 사이, 5층 및 7층에 위치된 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111) 사이는 서로 다른 제1 칩간 연결 와이어(141)에 의해 전기적으로 연결될 수 있다. 이 경우, 제1 칩간 연결 와이어들(141)의 개수는 칩 스택(101)에 포함된 제1 반도체 칩들(110)의 개수에서 1을 뺀 것과 동일할 수 있다. 예를 들어, 4개의 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111)을 전기적으로 연결하기 위해, 3개의 제1 칩간 연결 와이어들(141)이 이용될 수 있다.
예시적인 실시예들에서, 상기 제1 반도체 칩들(110)은 낸드 플래시 메모리이며, 동일한 채널에 연결될 수 있다. 여기서, 상기 채널은 낸드 플래시 메모리에 사용되는 신호들의 모임을 의미할 수 있다. 즉, 제1 칩간 연결 와이어들(141)에 의해 서로 다른 층에 위치된 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111)이 전기적으로 연결되므로, 제1 반도체 칩들(110)은 동일한 채널에 연결될 수 있다.
제1 반도체 칩들(110) 중 최하층에 위치된 제1 반도체 칩(110)의 제1 칩 채널 패드(111)와 패키지 기판(130)의 제1 기판 채널 패드(131)는 제1 기판-칩 연결 와이어(151)에 의해 전기적으로 연결될 수 있다. 제1 기판-칩 연결 와이어(151)는 동일한 채널로 연결된 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111)로 각종 신호를 전송하도록 구성될 수 있다.
예시적인 실시예들에서, 제1 칩 채널 패드(111)는 데이터 입출력(I/O) 신호가 전송되는 I/O 패드, 데이터 스트로브 신호(data strobe signal, DQS)가 전송되는 DQS 패드, 칩 인에이블(chip enable, CE) 신호가 전송되는 CE 패드, 읽기 인에이블(read enable, RE) 신호가 전송되는 RE 패드, 쓰기 인에이블(write enable, WE) 신호가 전송되는 WE 패드, 커맨드 래치 인에이블(command latch enable, CLE) 신호가 전송되는 CLE 패드, 어드레스 래치 인에이블(address latch enable, ALE) 신호가 전송되는 ALE 패드, 레디/비지(ready/busy, R/B) 신호가 전송되는 R/B 패드 중 어느 하나에 해당할 수 있다.
예시적인 실시예들에서, 제1 칩 공용 패드(115)는 제1 반도체 칩(110)으로 전원 전압(예를 들어, 2.0V 내지 5.0V 사이의 전압)을 공급하는 Vcc 패드 및 제1 반도체 칩(110)으로 접지 전압을 공급하는 Vss 패드 중 어느 하나에 해당할 수 있다.
제2 반도체 칩들(120)은 각각 제2 반도체 칩(120) 각각의 제1 가장자리를 따라 배열된 칩 패드들을 포함할 수 있다. 제2 반도체 칩들(120) 각각의 칩 패드들은 적어도 하나의 제2 칩 채널 패드(121) 및 적어도 하나의 제2 칩 공용 패드(125)를 포함할 수 있다.
제2 반도체 칩들(120)은 상호 동일한 패드 배열을 가질 수 있다. 예를 들어, 제2 반도체 칩들(120)에서, 제2 칩 채널 패드(121) 및 제2 칩 공용 패드(125)를 포함하는 칩 패드들의 배열 순서, 제2 칩 채널 패드(121)의 개수, 제2 칩 공용 패드(125)의 개수, 칩 패드 간의 간격은 동일할 수 있다. 서로 다른 층에 위치된 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121)은 제1 방향(X방향)으로 나란하게 배열될 수 있다. 서로 다른 층에 위치된 제2 반도체 칩들(120)의 제2 칩 공용 패드들(125)은 제1 방향(X방향)으로 나란하게 배열될 수 있다. 예시적인 실시예들에서, 제2 칩 채널 패드(121)의 제2 방향(Y방향)에 따른 폭(173)은 50㎛ 내지 80㎛ 사이일 수 있다. 예시적인 실시예들에서, 이웃하는 2개의 제2 칩 채널 패드들(121) 사이의 제2 방향(Y방향)에 따른 간격(174)은 80㎛ 내지 180㎛ 사이일 수 있다. 예시적인 실시예들에서, 제2 반도체 칩들(120)의 칩 패드들의 패드 배열은 제1 반도체 칩(110)의 칩 패드들의 패드 배열과 동일할 수 있다.
서로 다른 층에 위치된 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121)은 제2 칩간 연결 와이어들(143)에 의해 전기적으로 연결될 수 있다. 각 제2 칩간 연결 와이어(143)는 하나의 제1 반도체 칩(110)을 사이에 두고 수직 방향으로 이격된 2개의 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121)을 연결할 수 있다. 예를 들어, 2층 및 4층에 위치된 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121) 사이, 4층 및 6층에 위치된 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121) 사이, 6층 및 8층에 위치된 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121) 사이는 서로 다른 제2 칩간 연결 와이어(143)에 의해 전기적으로 연결될 수 있다. 이 경우, 제2 칩간 연결 와이어들(143)의 개수는 칩 스택(101)에 포함된 제2 반도체 칩들(120)의 개수에서 1을 뺀 것과 동일할 수 있다. 예를 들어, 4개의 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121)을 전기적으로 연결하기 위해, 3개의 제2 칩간 연결 와이어들(143)이 이용될 수 있다.
예시적인 실시예들에서, 상기 제2 반도체 칩들(120)은 낸드 플래시 메모리이며, 동일한 채널에 연결될 수 있다. 즉, 제2 칩간 연결 와이어들(143)에 의해 서로 다른 층에 위치된 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121)이 전기적으로 연결되므로, 제2 반도체 칩들(120)은 동일한 채널에 연결될 수 있다. 이 때, 제2 반도체 칩들(120)은 제1 반도체 칩들(110)과는 별개의 채널에 연결될 수 있다.
제2 반도체 칩들(120) 중 최하층에 위치된 제2 반도체 칩(120)의 제2 칩 채널 패드(121)와 패키지 기판(130)의 제2 기판 채널 패드(133)는 제2 기판-칩 연결 와이어(153)에 의해 전기적으로 연결될 수 있다. 제2 기판-칩 연결 와이어(153)는 동일한 채널로 연결된 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121)로 각종 신호를 전송하도록 구성될 수 있다.
예시적인 실시예들에서, 제2 칩 채널 패드(121)는 I/O 패드, DQS 패드, CE 패드, RE 패드, WE 패드, CLE 패드, ALE 패드, R/B 패드 중 어느 하나에 해당할 수 있다
예시적인 실시예들에서, 제2 칩 공용 패드(125)는 제2 반도체 칩(120)으로 전원 전압을 공급하는 Vcc 패드 및 제2 반도체 칩(120)으로 접지 전압을 공급하는 Vss 패드 중 어느 하나에 해당할 수 있다.
서로 다른 층에 위치된 제1 반도체 칩들(110)의 제1 칩 공용 패드들(115) 및 서로 다른 층에 위치된 제2 반도체 칩들(120)의 제2 칩 공용 패드들(125)은 제3 칩간 연결 와이어들(145)에 의해 전기적으로 연결될 수 있다. 각 제3 칩간 연결 와이어(145)는 수직 방향으로 접하도록 위치된 제1 반도체 칩(110) 및 제2 반도체 칩(120) 사이에서 연장될 수 있다. 이 경우, 제3 칩간 연결 와이어들(145)의 개수는 제1 반도체 칩들(110)의 개수와 제2 반도체 칩들(120)의 개수의 합에서 1을 뺀 것과 동일할 수 있다. 예를 들어, 칩 스택(101)이 8개의 반도체 칩들을 포함하는 경우, 제1 반도체 칩들(110)의 제1 칩 공용 패드들(115)과 제2 반도체 칩들(120)의 제2 칩 공용 패드들(125)을 전기적으로 연결하기 위해 7개의 제3 칩간 연결 와이어들(145)이 이용될 수 있다.
제1 반도체 칩들(110) 중 최하층에 위치된 제1 반도체 칩(110)의 제1 칩 공용 패드(115)와 패키지 기판(130)의 기판 공용 패드(135)는 제3 기판-칩 연결 와이어(155)에 의해 전기적으로 연결될 수 있다.
제3 칩간 연결 와이어들(145) 및 제3 기판-칩 연결 와이어(155)를 통해, 제1 반도체 칩들(110)과 제2 반도체 칩들(120)에 공통으로 공급되는 신호가 전송될 수 있다. 예를 들어, 제3 칩간 연결 와이어들(145) 및 제3 기판-칩 연결 와이어(155)를 통해, 각 반도체 칩의 구동에 필요한 전원 전압 및 접지 전압이 각 반도체 칩에 공급될 수 있다.
상기 제1 칩간 연결 와이어들(141), 제2 칩간 연결 와이어들(143), 제3 칩간 연결 와이어들(145), 제1 기판-칩 연결 와이어(151), 제2 기판-칩 연결 와이어(153), 및 제3 기판-칩 연결 와이어(155)는 와이어 본딩 공정을 통해 형성될 수 있으며, 금(Au), 구리(Cu) 등의 도전성 물질을 포함하는 도전성 와이어일 수 있다.
제1 칩간 연결 와이어들(141)에 의해 연결된 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111)은 제2 칩간 연결 와이어들(143)에 의해 연결된 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121)로부터 제2 방향(Y방향)으로 이격될 수 있다. 이 때, 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111)을 연결하는 제1 칩간 연결 와이어들(141)은 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121)을 연결하는 제2 칩간 연결 와이어들(143)과 제2 방향(Y방향)으로 이격될 수 있다.
예시적인 실시예들에서, 이웃하는 제1 칩 채널 패드들(111) 사이의 간격 및 이웃하는 제2 칩 채널 패드들(121) 사이의 간격은 각각, 제2 반도체 칩들(120)이 제1 반도체 칩들(110)로부터 제2 방향(Y방향)으로 오프셋된 거리인 제2 오프셋 거리(172)와 상이할 수 있다. 이웃하는 제1 칩 채널 패드들(111) 사이의 간격(176) 및 이웃하는 제2 칩 채널 패드들(121) 사이의 간격(174)이 제2 오프셋 거리(172)와 상이한 경우, 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111)과 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121)이 제2 방향(Y방향)으로 오프셋될 수 있고, 이에 따라 제1 칩간 연결 와이어들(141)과 제2 칩간 연결 와이어들(143)이 제2 방향(Y방향)으로 이격될 수 있다.
예를 들어, 이웃하는 제1 칩 채널 패드들(111) 사이의 간격(176) 및 이웃하는 제2 칩 채널 패드들(121) 사이의 간격(174)은 각각, 제2 오프셋 거리(172)보다 클 수 있다. 예시적인 실시예들에서, 상기 제2 오프셋 거리(172)는 이웃하는 제1 칩 채널 패드들(111) 사이의 간격의 70% 내지 90% 사이 또는 제2 칩 채널 패드들(121) 사이의 간격의 70% 내지 90%일 수 있다.
도 1 내지 도 4에는 도시되지 않았으나, 반도체 패키지(100)는 패키지 기판(130) 상에 마련된 칩 스택(101)을 덮는 몰딩층을 포함할 수 있다. 예를 들어, 상기 몰딩층은 패키지 기판(130)의 상면을 덮고, 칩 스택(101)에 포함된 반도체 칩들의 측면들을 덮도록 형성될 수 있다. 예를 들어, 상기 몰딩층은 절연성 수지 또는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
일반적으로 수직 방향으로 적층된 복수의 반도체 칩을 포함하는 반도체 패키지에서, 반도체 칩들 간의 전기적 연결 또는 반도체 칩과 패키지 기판 사이의 전기적 연결을 위하여, 2개 또는 그 이상의 반도체 칩을 넘어 연장하는 롱 와이어(long wire)를 이용한다. 이러한 롱 와이어는 상대적으로 길이가 짧은 다른 와이어와 비교하여 높은 루프 높이(loop height)를 가지며, 몰딩 공정 등의 제조 과정에서 쉬프트되거나 처짐 현상이 발생되기 쉽다. 상기 롱 와이어의 쉬프트 또는 처짐 현상에 의해, 롱 와이어가 다른 와이어에 접촉되어 전기적 쇼트가 발생되는 문제가 빈번히 발생되고 있다.
그러나, 본 개시의 예시적인 실시예들에 의하면, 반도체 패키지(100)는 비교적 짧은 길이의 도전성 와이어들을 이용하여 반도체 칩들 간의 전기적 연결 또는 반도체 칩과 패키지 기판(130) 사이의 전기적 연결을 구현할 수 있다. 그에 따라, 도전성 와이어의 쉬프트 또는 처짐 현상에 따른 전기적 쇼트 문제가 개선될 수 있다. 나아가, 서로 다른 채널로 연결된 제1 반도체 칩(110)과 제2 반도체 칩(120)이 교번적으로 적층되므로, 제1 반도체 칩(110)과 패키지 기판(130) 사이의 전기적 연결 또는 제2 반도체 칩(120)과 패키지 기판(130)을 전기적 연결은 롱 와이어의 이용 없이 구현할 수 있다. 이에 따라, 서로 다른 채널을 구성하는 도전성 와이어들 간의 전기적 쇼트가 방지될 수 있다. 따라서, 반도체 패키지(100)에서 복수의 반도체 칩들 사이의 전기적 연결 및 복수의 반도체 칩과 기판 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(100a)를 나타내는 평면도이다. 도 5의 반도체 패키지(100a)는 각 반도체 칩의 패드 배열을 제외하고는 도 1 내지 도 4를 참조하여 설명된 반도체 패키지(100)와 대체로 동일할 수 있다. 이하에서, 설명의 편의를 위하여, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 5를 참조하면, 각 제1 반도체 칩(110)은 2개 이상의 제1 칩 공용 패드(115) 및 2개 이상의 제1 칩 채널 패드(111)를 포함할 수 있다. 각 제1 반도체 칩(110)에서, 하나의 제1 칩 채널 패드(111)는 2개의 제1 칩 공용 패드(115) 사이에 배치될 수 있고, 인접 배치된 2개의 제1 칩 채널 패드(111)는 하나의 제1 칩 공용 패드(115)를 사이에 두고 이격될 수 있다. 이 경우, 데이터 등이 입출력되도록 구성된 제1 칩 채널 패드들(111)이 전원 전압 또는 접지 전압이 공급되는 제1 칩 공용 패드(115)를 사이에 두고 이격되므로, 노이즈로 인하여 제1 칩 채널 패드들(111) 간에 발생할 수 있는 신호 간섭을 방지할 수 있다.
각 제2 반도체 칩(120)은 2개 이상의 제2 칩 공용 패드(125) 및 2개 이상의 제2 칩 채널 패드(121)를 포함할 수 있다. 각 제2 반도체 칩(120)에서, 하나의 제2 칩 채널 패드(121)는 2개의 제2 칩 공용 패드(125) 사이에 배치될 수 있고, 인접 배치된 2개의 제2 칩 채널 패드(121)는 하나의 제2 칩 공용 패드(125)를 사이에 두고 이격될 수 있다. 이 경우, 데이터 등이 입출력되도록 구성된 제2 칩 채널 패드들(121)이 전원 전압 또는 접지 전압이 공급되는 제2 칩 공용 패드(125)를 사이에 두고 이격되므로, 노이즈로 인하여 제2 칩 채널 패드들(121) 간에 발생할 수 있는 신호 간섭을 방지할 수 있다.
도 6은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(100b)를 나타내는 단면도이다. 도 7은 도 6에 예시된 반도체 패키지(100b)의 주요 구성을 보여주는 블록도이다. 이하에서, 설명의 편의를 위하여, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 6 및 도 7을 참조하면, 반도체 패키지(100b)는 칩 스택(101)에 포함된 반도체 칩들의 동작을 제어하도록 구성된 컨트롤러(160)를 포함할 수 있다.
상기 컨트롤러(160)는 패키지 기판(130) 상에 실장될 수 있다. 예를 들어, 컨트롤러(160)는 플립 칩 방식으로 패키지 기판(130) 상에 실장될 수 있다. 컨트롤러(160)의 패드들과 패키지 기판(130)의 패드들 사이에는 이들을 전기적으로 연결하도록 구성된 연결 범프가 개재될 수 있다. 상기 컨트롤러(160)는 패키지 기판(130) 내에 마련된 인터커넥션 경로를 통해 칩 스택(101)의 반도체 칩들에 전기적으로 연결될 수 있다. 일부 예시적인 실시예들에서, 도 6에 도시된 것과 다르게 컨트롤러(160)는 반도체 패키지(100b)의 외부에 제공될 수도 있다.
예시적인 실시예들에서, 컨트롤러(160)는 서로 분리된 2개의 채널을 포함하며 상기 2개의 채널을 통해 칩 스택(101)의 반도체 칩들에 연결될 수 있다. 예를 들어, 컨트롤러(160)의 제1 채널(CH1)은 칩 스택(101)에서 홀수층에 위치된 제1 반도체 칩들(110)에 연결될 수 있고, 컨트롤러(160)의 제2 채널(CH2)은 칩 스택(101)에서 짝수층에 위치된 제2 반도체 칩들(120)에 연결될 수 있다. 컨트롤러(160)는 분리된 2개의 채널을 통해, 제1 반도체 칩들(110) 및 제2 반도체 칩들(120)에 각각 제1 채널 신호 및 제2 채널 신호를 제공할 수 있다. 예를 들어, 제1 채널 신호 및 제2 채널 신호는 각각, I/O 신호, DQS 신호, CE 신호, RE 신호, WE 신호, CLE 신호, ALE 신호, R/B 신호 등을 포함할 수 있다.
예시적인 실시예들에서, 컨트롤러(160)는 분리된 전기적 경로를 통해 제1 반도체 칩들(110) 및 제2 반도체 칩들(120)에 전기적으로 연결될 수 있다. 예를 들어, 컨트롤러(160)의 제1 패드(161)는 패키지 기판(130)의 제1 인터커넥션 경로(137)를 통해 패키지 기판(130)의 제1 기판 채널 패드(131)에 전기적으로 연결될 수 있으며, 컨트롤러(160)의 제2 패드(163)는 패키지 기판(130)의 제2 인터커넥션 경로(138)를 통해 패키지 기판(130)의 제2 기판 채널 패드(133)에 전기적으로 연결될 수 있다. 이 경우, 컨트롤러(160)의 제1 패드(161)에서 제공된 제1 채널 신호는, 패키지 기판(130)의 제1 인터커넥션 경로(137), 제1 기판-칩 연결 와이어(151), 및 제1 칩간 연결 와이어들(141)을 통해 제1 반도체 칩들(110)에 제공될 수 있다. 그리고, 컨트롤러(160)의 제2 패드(163)에서 제공된 제2 채널 신호는, 패키지 기판(130)의 제2 인터커넥션 경로(138), 제2 기판-칩 연결 와이어(153), 및 제2 칩간 연결 와이어들(143)을 통해 제2 반도체 칩들(120)에 제공될 수 있다.
도 6 및 도 7에서는 컨트롤러(160)가 2개의 채널을 가지는 것으로 예시되었으나, 컨트롤러(160)는 3개 이상의 채널을 가질 수도 있다. 이 경우, 컨트롤러(160)의 채널들 각각은 하나의 채널로 연결된 2개 이상의 반도체 칩들에 연결되도록 구성될 수 있다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(100c)를 나타내는 단면도이다. 도 8의 반도체 패키지(100c)는 각 반도체 칩의 패드 배열을 제외하고는 도 6 및 도 7을 참조하여 설명된 반도체 패키지(100b)와 대체로 동일할 수 있다. 이하에서, 설명의 편의를 위하여, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 8을 참조하면, 컨트롤러(160)는 패키지 기판(130)의 상면에 수직한 수직 방향으로 상기 칩 스택(101)에 적어도 부분적으로 중첩되도록 패키지 기판(130) 상에 실장될 수 있다. 예를 들어, 상방에서 보았을 때, 컨트롤러(160)의 일부는 일부 반도체 칩들에 중첩되어 가려질 수 있다. 또는, 상방에서 보았을 때, 컨트롤러(160)의 전부가 일부 반도체 칩들에 중첩되어 가려질 수 있다. 컨트롤러(160)가 칩 스택(101)에 중첩 배치된 경우, 반도체 패키지(100c)의 평면 사이즈를 줄일 수 있다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(100d)를 나타내는 단면도이다. 도 10은 도 9에 예시된 반도체 패키지(100d)의 주요 구성을 보여주는 블록도이다. 이하에서, 설명의 편의를 위하여, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 9 및 도 10을 참조하면, 반도체 패키지(100d)는 패키지 기판(130), 제1 칩 스택(101a), 제2 칩 스택(101b), 및 컨트롤러(160)를 포함할 수 있다.
제1 칩 스택(101a)은 패키지 기판(130)의 상면 상에 접착 부재(180)를 이용하여 수직 방향으로 적층된 복수의 반도체 칩을 포함할 수 있다. 제1 칩 스택(101a)은 복수의 반도체 칩 중 홀수층에 위치된 제1 반도체 칩들(110) 및 짝수층에 위치된 제2 반도체 칩들(120)을 포함할 수 있다. 제1 반도체 칩들(110)의 제1 칩 채널 패드들(111)은 제1 칩간 연결 와이어(141)를 통해 상호 전기적으로 연결될 수 있고, 제1 반도체 칩들(110) 중 최하층의 제1 반도체 칩(110)의 제1 칩 채널 패드(111)는 제1 기판-칩 연결 와이어(151)를 통해 패키지 기판(130)의 제1 기판 채널 패드(131)에 전기적으로 연결될 수 있다. 제2 반도체 칩들(120)의 제2 칩 채널 패드들(121)은 제2 칩간 연결 와이어(143)를 통해 상호 전기적으로 연결될 수 있고, 제2 반도체 칩들(120) 중 최하층의 제2 반도체 칩(120)의 제2 칩 채널 패드(121)는 제2 기판-칩 연결 와이어(153)를 통해 패키지 기판(130)의 제2 기판 채널 패드(133)에 전기적으로 연결될 수 있다. 또한, 제1 반도체 칩들(110)의 제1 칩 공용 패드들(도 1의 115 참조) 및 제2 반도체 칩들(120)의 제2 칩 공용 패드들(도 1의 125 참조)은 제3 칩간 연결 와이어(도 1의 145 참조)를 통해 상호 전기적으로 연결되며, 제1 반도체 칩들(110) 중 최하층의 제1 반도체 칩(110)의 제1 칩 공용 패드(115)는 제3 기판-칩 연결 와이어(도 1의 155 참조)를 통해 패키지 기판(130)의 기판 공용 패드(도 1의 135 참조)에 전기적으로 연결될 수 있다. 상기 제1 칩 스택(101a)에 포함된 제1 반도체 칩들(110) 및 제2 반도체 칩들(120), 제1 칩간 연결 와이어(141), 제2 칩간 연결 와이어(143), 제3 칩간 연결 와이어(145), 제1 기판-칩 연결 와이어(151), 제2 기판-칩 연결 와이어(153), 및 제3 기판-칩 연결 와이어(155)는 앞서 도 1 내지 도 4를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
제2 칩 스택(101b)은 패키지 기판(130)의 하면 상에 접착 부재(280)를 이용하여 수직 방향으로 적층된 복수의 반도체 칩을 포함할 수 있다.
제2 칩 스택(101b)은 복수의 반도체 칩 중 홀수층에 위치된 제3 반도체 칩들(210) 및 짝수층에 위치된 제4 반도체 칩들(220)을 포함할 수 있다. 제2 칩 스택(101b)은 도 1 내지 도 4를 참조하여 설명된 칩 스택(101)과 실질적으로 동일 또는 유사할 수 있다.
제3 반도체 칩들(210)은 제3 칩 채널 패드(211) 및 제3 칩 공용 패드를 포함할 수 있다. 제3 반도체 칩들(210)의 제3 칩 채널 패드들(211)은 제4 칩간 연결 와이어들(241)을 통해 상호 전기적으로 연결될 수 있고, 제3 반도체 칩들(210) 중 최하층의 제3 반도체 칩(210)의 제3 칩 채널 패드(211)는 제4 기판-칩 연결 와이어(251)를 통해 패키지 기판(130)의 제3 기판 채널 패드(231)에 전기적으로 연결될 수 있다. 상기 제3 반도체 칩들(210)은 동일한 채널로 연결될 수 있다. 상기 제3 반도체 칩들(210), 제4 칩간 연결 와이어들(241) 및 제4 기판-칩 연결 와이어(251)는 각각, 도 1 내지 도 4를 참조하여 설명된 제1 반도체 칩들(110), 제1 칩간 연결 와이어들(141) 및 제1 기판-칩 연결 와이어(151)와 실질적으로 동일 또는 유사할 수 있다.
제4 반도체 칩들(220)은 제4 칩 채널 패드(221) 및 제4 칩 공용 패드를 포함할 수 있다. 제4 반도체 칩들(220)의 제4 칩 채널 패드들(221)은 제5 칩간 연결 와이어들(243)을 통해 상호 전기적으로 연결될 수 있고, 제4 반도체 칩들(220) 중 최하층의 제4 반도체 칩(220)의 제4 칩 채널 패드(221)는 제5 기판-칩 연결 와이어(253)를 통해 패키지 기판(130)의 제4 기판 채널 패드(233)에 전기적으로 연결될 수 있다. 상기 제4 반도체 칩들(220)은 동일한 채널로 연결될 수 있다. 상기 제4 반도체 칩들(220), 제5 칩간 연결 와이어들(243) 및 제5 기판-칩 연결 와이어(253)는 각각, 도 1 내지 도 4를 참조하여 설명된 제2 반도체 칩들(120), 제2 칩간 연결 와이어들(143) 및 제2 기판-칩 연결 와이어(153)와 실질적으로 동일 또는 유사할 수 있다.
제3 반도체 칩들(210)의 제3 칩 공용 패드들 및 제4 반도체 칩들(220)의 제4 칩 공용 패드들은 제6 칩간 연결 와이어들을 통해 상호 전기적으로 연결되며, 제3 반도체 칩들(210) 중 최하층의 제3 반도체 칩(210)의 제3 칩 공용 패드는 제6 기판-칩 연결 와이어를 통해 패키지 기판(130)의 하면 상에 마련된 기판 공용 패드에 전기적으로 연결될 수 있다. 상기 제6 칩간 연결 와이어들, 제6 기판-칩 연결 와이어는 도 1 내지 도 4를 참조하여 설명된 제3 칩간 연결 와이어들(145) 및 제3 기판-칩 연결 와이어(155)와 실질적으로 동일 또는 유사할 수 있다. 제3 반도체 칩들(210) 및 제4 반도체 칩들(220)은 제6 기판-칩 연결 와이어 및 제6 칩간 연결 와이어들을 통해 전원 전압 또는 집지 전압을 공급받도록 구성될 수 있다.
컨트롤러(160)는 서로 분리된 4개의 채널을 가질 수 있다. 예를 들어, 컨트롤러(160)의 2개의 채널은 제1 칩 스택(101a)에 연결될 수 있고, 컨트롤러(160)의 나머지 2개의 채널은 제2 칩 스택(101b)에 연결될 수 있다.
예를 들어, 컨트롤러(160)의 제1 채널(CH1)은 제1 칩 스택(101a)에 포함된 제1 반도체 칩들(110)에 연결될 수 있고, 컨트롤러(160)의 제2 채널(CH2)은 제1 칩 스택(101a)에 포함된 제2 반도체 칩들(120)에 연결될 수 있고, 컨트롤러(160)의 제3 채널(CH3)은 제2 칩 스택(101b)에 포함된 제3 반도체 칩들(210)에 연결될 수 있고, 컨트롤러(160)의 제4 채널(CH4)은 제2 칩 스택(101b)에 포함된 제4 반도체 칩들(220)에 연결될 수 있다. 컨트롤러(160)는 분리된 2개의 채널을 통해, 제1 반도체 칩들(110), 제2 반도체 칩들(120), 제3 반도체 칩들(210), 및 제4 반도체 칩들(220)에 각각 제1 채널 신호, 제2 채널 신호, 제3 채널 신호, 및 제4 채널 신호를 제공할 수 있다. 예를 들어, 제1 내지 제4 채널 신호는 각각, I/O 신호, DQS 신호, CE 신호, RE 신호, WE 신호, CLE 신호, ALE 신호, R/B 신호 등을 포함할 수 있다.
예시적인 실시예들에서, 컨트롤러(160)는 분리된 전기적 경로를 통해 제1 내지 제4 반도체 칩들(110, 120, 210, 220)에 각각 전기적으로 연결될 수 있다. 예를 들어, 컨트롤러(160)의 제1 패드(161)는 패키지 기판(130) 내의 인터커넥션 경로를 통해 패키지 기판(130)의 제1 기판 채널 패드(131)에 전기적으로 연결될 수 있으며, 컨트롤러(160)의 제2 패드(163)는 패키지 기판(130) 내의 인터커넥션 경로를 통해 패키지 기판(130)의 제2 기판 채널 패드(133)에 전기적으로 연결될 수 있고, 컨트롤러(160)의 제3 패드(165)는 패키지 기판(130) 내의 인터커넥션 경로를 통해 패키지 기판(130)의 제3 기판 채널 패드(231)에 전기적으로 연결될 수 있으며, 컨트롤러(160)의 제4 패드(167)는 패키지 기판(130) 내의 인터커넥션 경로를 통해 패키지 기판(130)의 제4 기판 채널 패드(233)에 전기적으로 연결될 수 있다.
예를 들어, 컨트롤러(160)의 제1 패드(161)에서 제공된 제1 채널 신호는, 패키지 기판(130) 내의 제1 인터커넥션 경로, 제1 기판-칩 연결 와이어(151), 및 제1 칩간 연결 와이어들(141)을 통해 제1 반도체 칩들(110)에 제공될 수 있다. 컨트롤러(160)의 제2 패드(163)에서 제공된 제2 채널 신호는, 패키지 기판(130) 내의 제2 인터커넥션 경로, 제2 기판-칩 연결 와이어(153), 및 제2 칩간 연결 와이어들(143)을 통해 제2 반도체 칩들(120)에 제공될 수 있다. 컨트롤러(160)의 제3 패드(165)에서 제공된 제3 채널 신호는, 패키지 기판(130) 내의 제3 인터커넥션 경로, 제4 기판-칩 연결 와이어(251), 및 제4 칩간 연결 와이어들(241)을 통해 제3 반도체 칩들(210)에 제공될 수 있다. 컨트롤러(160)의 제4 패드(167)에서 제공된 제4 채널 신호는, 패키지 기판(130) 내의 제4 인터커넥션 경로, 제5 기판-칩 연결 와이어(253), 및 제5 칩간 연결 와이어들(243)을 통해 제4 반도체 칩들(220)에 제공될 수 있다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(100e)를 나타내는 단면도이다. 이하에서, 설명의 편의를 위하여, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 11을 참조하면, 반도체 패키지(100e)는 하부 반도체 패키지(100L) 상에 상부 반도체 패키지(100U)가 적층된 패키지-온-패키지 타입의 반도체 패키지일 수 있다.
상기 하부 반도체 패키지(100L)는 패키지 기판(130), 제1 반도체 칩들(110) 및 제2 반도체 칩들(120)을 포함하는 제1 칩 스택(101a), 컨트롤러(160), 제1 칩간 연결 와이어들(141), 제2 칩간 연결 와이어들(143), 제3 칩간 연결 와이어들, 제1 기판-칩 연결 와이어(151), 제2 기판-칩 연결 와이어(153), 및 제3 기판-칩 연결 와이어를 포함할 수 있다. 상기 하부 반도체 패키지(100L)는 도 8을 참조하여 설명된 반도체 패키지(100c)와 실질적으로 유사한 구조를 가질 수 있다.
다만, 하부 반도체 패키지(100L)는 복수의 반도체 칩들 중 최상층에 있는 반도체 칩 상에 재배선 패턴(191)을 더 포함할 수 있다. 상기 재배선 패턴(191)은 소정의 연결 부재를 통해 컨트롤러(160), 제1 칩 스택(101a)에 포함된 반도체 칩들 중 적어도 하나, 또는 패키지 기판(130)에 전기적으로 연결될 수 있다.
상기 상부 반도체 패키지(100U)는 상부 패키지 기판(230), 제3 반도체 칩들(210) 및 제4 반도체 칩들(220)을 포함하는 제2 칩 스택(101b), 제4 칩간 연결 와이어들(241), 제5 칩간 연결 와이어들(243), 제6 칩간 연결 와이어들, 제4 기판-칩 연결 와이어(251), 제5 기판-칩 연결 와이어(253), 및 제6 기판-칩 연결 와이어를 포함할 수 있다. 상부 패키지 기판(230)은 패키지간 연결 범프(290)를 통해 하부 반도체 패키지(100L)의 재배선 패턴(191)에 전기적으로 연결될 수 있다.
상기 제2 칩 스택(101b), 상기 제2 칩 스택(101b)에 포함된 제3 반도체 칩들(210) 및 제4 반도체 칩들(220)은 도 9 및 도 10을 참조하여 설명된 반도체 패키지(100d)에서 설명된 것과 실질적으로 동일 또는 유사할 수 있다.
제3 반도체 칩들(210)의 제3 칩 채널 패드들(211)은 제4 칩간 연결 와이어들(241)을 통해 상호 전기적으로 연결될 수 있고, 제3 반도체 칩들(210) 중 최하층의 제3 반도체 칩(210)의 제3 칩 채널 패드(211)는 제4 기판-칩 연결 와이어(251)를 통해 상부 패키지 기판(230)의 제3 기판 채널 패드(231)에 전기적으로 연결될 수 있다. 제3 반도체 칩들(210)은 동일한 채널로 연결될 수 있다.
예시적인 실시예들에서, 컨트롤러(160)에서 제공된 신호는 재배선 패턴(191), 패키지간 연결 범프(290), 상부 패키지 기판(230), 제4 기판-칩 연결 와이어(251), 및 제4 칩간 연결 와이어들(241)을 통해 제3 반도체 칩들(210)에 전송될 수 있다.
그리고, 제4 반도체 칩들(220)의 제4 칩 채널 패드들(221)은 제5 칩간 연결 와이어들(243)을 통해 상호 전기적으로 연결될 수 있고, 제4 반도체 칩들(220) 중 최하층의 제4 반도체 칩(220)의 제4 칩 채널 패드(221)는 제5 기판-칩 연결 와이어(253)를 통해 패키지 기판(130)의 제4 기판 채널 패드(233)에 전기적으로 연결될 수 있다. 제4 반도체 칩들(220)은 동일한 채널로 연결될 수 있다.
예시적인 실시예들에서, 컨트롤러(160)에서 제공된 신호는 재배선 패턴(191), 패키지간 연결 범프(290), 상부 패키지 기판(230), 제5 기판-칩 연결 와이어(253), 및 제5 칩간 연결 와이어들(243)을 통해 제3 반도체 칩들(210)에 전송될 수 있다.
제3 반도체 칩들(210)의 제3 칩 공용 패드들 및 제4 반도체 칩들(220)의 제4 칩 공용 패드들은 제6 칩간 연결 와이어들을 통해 상호 전기적으로 연결되며, 제3 반도체 칩들(210) 중 최하층의 제3 반도체 칩(210)의 제3 칩 공용 패드는 제6 기판-칩 연결 와이어를 통해 상부 패키지 기판(230)의 기판 공용 패드에 전기적으로 연결될 수 있다. 외부에서 제공된 전원 전압 또는 접지 전압은 재배선 패턴(191), 패키지간 연결 범프(290), 상부 패키지 기판(230), 제6 기판-칩 연결 와이어, 및 제6 칩간 연결 와이어들을 통해 제3 반도체 칩들(210) 및 제4 반도체 칩들(220)에 전송될 수 있다.
컨트롤러(160)는 앞서 도 9 및 도 10을 참조하여 설명된 것과 유사하게, 서로 분리된 4개의 채널을 가지며, 상기 4개의 채널을 통해 제1 내지 제4 반도체 칩들(110, 120, 210, 220)에 서로 다른 채널 신호를 전송하도록 구성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 패키지 101: 칩 스택
110: 제1 반도체 칩 111: 제1 칩 채널 패드
115: 제1 칩 공용 패드 120: 제2 반도체 칩
121: 제2 칩 채널 패드 125: 제2 칩 공용 패드
130: 패키지 기판 131: 제1 기판 채널 패드
133: 제2 기판 채널 패드 135: 기판 공용 패드
141: 제1 칩간 연결 와이어 143: 제2 칩간 연결 와이어
145: 제3 칩간 연결 와이어 151: 제1 기판-칩 연결 와이어
153: 제2 기판-칩 연결 와이어 155: 제3 기판-칩 연결 와이어
160: 컨트롤러

Claims (20)

  1. 제1 기판 채널 패드 및 제2 기판 채널 패드를 포함하는 패키지 기판;
    상기 패키지 기판 상에 제1 방향으로 오프셋되어 적층된 복수의 반도체 칩을 포함하고, 상기 복수의 반도체 칩 중 홀수층에 위치된 제1 반도체 칩들과 상기 복수의 반도체 칩 중 짝수층에 위치된 제2 반도체 칩들은 상기 제1 방향에 수직한 제2 방향으로 오프셋되고, 상기 제1 반도체 칩들은 각각 제1 칩 채널 패드를 포함하고 상기 제2 반도체 칩들은 각각 제2 칩 채널 패드를 포함하는, 칩 스택;
    상기 제1 반도체 칩들의 제1 칩 채널 패드들을 전기적으로 연결하는 제1 칩간 연결 와이어들;
    상기 제2 반도체 칩들의 제2 칩 채널 패드들을 전기적으로 연결하는 제2 칩간 연결 와이어들;
    상기 제1 반도체 칩들 중 최하층에 위치된 제1 반도체 칩의 제1 칩 채널 패드와 상기 제1 기판 채널 패드를 연결하는 제1 기판-칩 연결 와이어; 및
    상기 제2 반도체 칩들 중 최하층에 위치된 반도체 칩의 제2 칩 채널 패드와 상기 제2 기판 채널 패드를 연결하는 제2 기판-칩 연결 와이어;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    평면적 관점에서, 상기 제1 반도체 칩들의 상기 제1 칩 채널 패드들은 상기 제1 방향으로 나란하게 배열되고, 상기 제2 반도체 칩들의 상기 제2 칩 채널 패드들은 상기 제1 방향으로 나란하게 배열된 반도체 패키지.
  3. 제 2 항에 있어서,
    평면적 관점에서, 상기 제1 반도체 칩들의 상기 제1 칩 채널 패드들과 상기 제2 반도체 칩들의 상기 제2 칩 채널 패드들은 상기 제2 방향으로 이격된 반도체 패키지.
  4. 제 1 항에 있어서,
    서로 분리된 제1 채널 및 제2 채널을 포함하는 컨트롤러를 더 포함하고,
    상기 컨트롤러의 상기 제1 채널은 상기 제1 기판-칩 연결 와이어 및 상기 제1 칩간 연결 와이어들을 통해 상기 제1 반도체 칩들의 제1 칩 채널 패드들에 전기적으로 연결되고,
    상기 컨트롤러의 상기 제2 채널은 상기 제2 기판-칩 연결 와이어 및 상기 제2 칩간 연결 와이어들을 통해 상기 제2 반도체 칩들의 제2 칩 채널 패드들에 전기적으로 연결된 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1 반도체 칩들의 상기 제1 칩 채널 패드들은 I/O 패드, DQS 패드, CE 패드, RE 패드, WE 패드, CLE 패드, ALE 패드, R/B 패드 중 적어도 하나를 포함하고,
    상기 제2 반도체 칩들의 상기 제2 칩 채널 패드들은 I/O 패드, DQS 패드, CE 패드, RE 패드, WE 패드, CLE 패드, ALE 패드, R/B 패드 중 적어도 하나를 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 패키지 기판은 공용 기판 패드를 포함하고,
    상기 제1 반도체 칩들은 각각 제1 공용 패드를 포함하고,
    상기 제2 반도체 칩들은 각각 제2 공용 패드를 포함하고,
    상기 반도체 패키지는,
    상기 제1 반도체 칩들의 제1 공용 패드들 및 상기 제2 반도체 칩들의 제2 공용 패드들을 전기적으로 연결하는 제3 칩간 연결 와이어들; 및
    상기 제1 반도체 칩들 중 최하층에 배치된 제1 반도체 칩의 제1 공용 패드와 상기 공용 기판 패드를 전기적으로 연결하는 제3 기판-칩 연결 와이어;
    를 더 포함하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제1 반도체 칩들의 제1 공용 패드들은 Vcc 패드 및 Vss 패드 중 적어도 하나를 포함하고,
    상기 제2 반도체 칩들의 상기 제2 공용 패드들은 Vcc 패드 및 Vss 패드 중 적어도 하나를 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    평면적 관점에서, 상기 제1 반도체 칩들의 상기 제1 공용 패드들은 상기 제1 방향으로 나란하게 배열되고, 상기 제2 반도체 칩들의 상기 제2 공용 패드들은 상기 제1 방향으로 나란하게 배열되고,
    평면적 관점에서, 상기 제1 반도체 칩들의 상기 제1 공용 패드들과 상기 제2 반도체 칩들의 상기 제2 공용 패드들은 상기 제2 방향으로 이격된 반도체 패키지.
  9. 제 6 항에 있어서,
    상기 제1 반도체 칩들은 각각, 2개의 상기 제1 칩 채널 패드들이 하나의 상기 제1 공용 패드를 사이에 두고 이격된 패드 배열을 가지고,
    상기 제2 반도체 칩들은 각각, 2개의 상기 제2 칩 채널 패드들이 하나의 상기 제2 공용 패드를 사이에 두고 이격된 패드 배열을 가지는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 복수의 반도체 칩이 상기 제1 방향으로 오프셋된 거리는 230㎛ 내지 400㎛ 사이인 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제1 반도체 칩들은 각각, 상기 제1 반도체 칩의 일 가장자리를 따라 배열된 복수의 제1 칩 채널 패드들을 포함하고,
    상기 제2 반도체 칩들은 각각, 상기 제2 반도체 칩의 일 가장자리를 따라 배열된 복수의 제2 칩 채널 패드들을 포함하고,
    상기 복수의 제1 칩 채널 패드들 사이의 간격은 상기 복수의 제2 칩 채널 패드들 사이의 간격과 동일한 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 복수의 제1 칩 채널 패드들 사이의 간격 및 상기 복수의 제2 칩 채널 패드들 사이의 간격은 상기 제1 반도체 칩들과 상기 제2 반도체 칩들이 상기 제2 방향으로 오프셋된 거리보다 큰 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 복수의 반도체 칩은 각각 낸드 플래시(nand flash) 메모리인 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 제1 칩간 연결 와이어들은 각각, 하나의 제2 반도체 칩을 사이에 두고 이격된 2개의 제1 반도체 칩들을 연결하고,
    상기 제2 칩간 연결 와이어들은 각각, 하나의 제1 반도체 칩을 사이에 두고 이격된 2개의 제2 반도체 칩들을 연결하는 반도체 패키지.
  15. 공용 기판 패드, 제1 기판 채널 패드 및 제2 기판 채널 패드를 포함하는 패키지 기판;
    상기 패키지 기판 상에 제1 방향으로 오프셋되어 적층되고, 각각 공용 패드 및 채널 패드를 포함하는 복수의 반도체 칩;
    상기 복수의 반도체 칩 중 홀수층에 위치된 반도체 칩들의 채널 패드들을 전기적으로 연결하는 제1 칩간 연결 와이어들;
    상기 복수의 반도체 칩 중 짝수층에 위치된 반도체 칩들의 채널 패드들을 전기적으로 연결하는 제2 칩간 연결 와이어들;
    상기 복수의 반도체 칩의 공용 패드들을 전기적으로 연결하는 제3 칩간 연결 와이어들;
    상기 홀수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 채널 패드와 상기 제1 기판 채널 패드를 전기적으로 연결하는 제1 기판-칩 연결 와이어;
    상기 짝수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 채널 패드와 상기 제2 기판 채널 패드를 전기적으로 연결하는 제2 기판-칩 연결 와이어;
    상기 홀수층에 위치된 반도체 칩들 중 최하층에 배치된 상기 반도체 칩의 공용 패드와 상기 공용 기판 패드를 전기적으로 연결하는 제3 기판-칩 연결 와이어; 및
    상기 패키지 기판 상에 실장되고, 서로 분리된 제1 채널 및 제2 채널을 포함하는 컨트롤러;
    를 포함하고,
    상기 컨트롤러의 상기 제1 채널은 상기 제1 기판-칩 연결 와이어 및 상기 제1 칩간 연결 와이어들을 통해 상기 홀수층에 위치된 반도체 칩들에 전기적으로 연결되고,
    상기 컨트롤러의 상기 제2 채널은 상기 제2 기판-칩 연결 와이어 및 상기 제2 칩간 연결 와이어들을 통해 상기 짝수층에 위치된 반도체 칩들에 전기적으로 연결된 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제1 칩간 연결 와이어들의 개수는 상기 홀수층에 위치된 반도체 칩들 의 개수에서 1을 뺀 것과 동일하고,
    상기 제2 칩간 연결 와이어들의 개수는 상기 짝수층에 위치된 반도체 칩들의 개수에서 1을 뺀 것과 동일하고,
    상기 제3 칩간 연결 와이어들의 개수는 상기 복수의 반도체 칩의 개수에서 1을 뺀 것과 동일한 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 제1 칩간 연결 와이어들은 각각 상기 제1 방향으로 연장되고, 상기 제2 칩간 연결 와이어들은 각각 상기 제1 방향으로 연장된 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 홀수층에 위치된 반도체 칩들의 상기 채널 패드들은 상기 짝수층에 위치된 반도체 칩의 상기 채널 패드들로부터 상기 제1 방향 및 상기 제1 방향에 수직된 제2 방향으로 이격된 반도체 패키지.
  19. 제 15 항에 있어서,
    상기 복수의 반도체 칩의 상기 채널 패드들은 I/O 패드, DQS 패드, CE 패드, RE 패드, WE 패드, CLE 패드, ALE 패드, R/B 패드 중 어느 하나에 해당하고,
    상기 복수의 반도체 칩의 상기 공용 패드들은 Vcc 패드 및 Vss 패드 중 어느 하나에 해당하는 반도체 패키지.
  20. 공용 기판 패드, 제1 기판 채널 패드 및 제2 기판 채널 패드를 포함하는 패키지 기판;
    상기 패키지 기판 상에 수직 방향으로 적층되고, 각각 공용 패드 및 채널 패드를 포함하는 복수의 반도체 칩;
    상기 복수의 반도체 칩 중 홀수층에 위치된 반도체 칩들의 채널 패드들을 전기적으로 연결하는 제1 칩간 연결 와이어들;
    상기 복수의 반도체 칩 중 짝수층에 위치된 반도체 칩들의 채널 패드들을 전기적으로 연결하는 제2 칩간 연결 와이어들;
    상기 복수의 반도체 칩의 공용 패드들을 전기적으로 연결하는 제3 칩간 연결 와이어들;
    상기 홀수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 채널 패드와 상기 제1 기판 채널 패드를 연결하는 제1 기판-칩 연결 와이어;
    상기 짝수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 채널 패드와 상기 제2 기판 채널 패드를 연결하는 제2 기판-칩 연결 와이어;
    상기 홀수층에 위치된 반도체 칩들 중 최하층에 배치된 반도체 칩의 공용 패드와 상기 공용 기판 패드를 전기적으로 연결하는 제3 기판-칩 연결 와이어; 및
    상기 패키지 기판 상에 실장되고, 상기 제1 기판-칩 연결 와이어 및 상기 제1 칩간 연결 와이어들을 통해 상기 홀수층에 위치된 반도체 칩들에 전기적으로 연결되고, 상기 제2 기판-칩 연결 와이어 및 상기 제2 칩간 연결 와이어들을 통해 상기 짝수층에 위치된 반도체 칩들에 전기적으로 연결된 컨트롤러;
    를 포함하고,
    상기 제1 칩간 연결 와이어들의 개수는 상기 홀수층에 위치된 반도체 칩들의 개수에서 1을 뺀 것과 동일하고,
    상기 제2 칩간 연결 와이어들의 개수는 상기 짝수층에 위치된 반도체 칩들의 개수에서 1을 뺀 것과 동일하고,
    상기 제3 칩간 연결 와이어들의 개수는 상기 복수의 반도체 칩의 개수에서 1을 뺀 것과 동일한 반도체 패키지.
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