KR20210077290A - 적층 반도체 칩을 포함하는 반도체 패키지 - Google Patents

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Abstract

본 실시예의 반도체 패키지는, 제1 방향의 일측 가장자리에 형성된 제1 기판 패드 및 상기 제1 방향의 타측 가장자리에 형성된 제2 기판 패드를 갖는 기판; 상기 기판 상에 형성되고, 서브 반도체 칩, 상기 서브 반도체 칩의 측면을 둘러싸는 서브 몰딩층, 및, 상기 서브 반도체 칩의 서브 칩 패드와 접속하면서 상기 서브 몰딩층 위로 연장하고 상기 서브 몰딩층의 상기 제1 방향의 일측 가장자리 및 타측 가장자리에 각각 형성된 제1 재배선 패드 및 제2 재배선 패드로 연장하는 재배선 도전층,을 포함하는 서브 반도체 패키지; 상기 서브 반도체 패키지 상에 형성되고, 하나 이상의 제1 메인 반도체 칩을 포함하는 제1 칩 스택; 및 상기 제1 칩 스택 상에 형성되고, 하나 이상의 제2 메인 반도체 칩을 포함하는 제2 칩 스택을 포함할 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING STACKED SEMICONDUCTOR CHIPS}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 기판 상에 복수의 칩이 적층된 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 기능을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
반도체 패키지가 복수의 반도체 칩을 포함하더라도, 반도체 패키지가 실장되는 어플리케이션의 요구에 따라 지정된 크기 또는 그보다 작게 만들 것이 요구된다.
본 발명의 실시예들이 해결하고자 하는 과제는, 서브 반도체 칩 상에 메인 반도체 칩이 배치되는 반도체 패키지의 구현을 용이하게 하고 동작 특성을 확보할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 패키지는, 제1 방향의 일측 가장자리에 형성된 제1 기판 패드 및 상기 제1 방향의 타측 가장자리에 형성된 제2 기판 패드를 갖는 기판; 상기 기판 상에 형성되고, 서브 반도체 칩, 상기 서브 반도체 칩의 측면을 둘러싸는 서브 몰딩층, 및, 상기 서브 반도체 칩의 서브 칩 패드와 접속하면서 상기 서브 몰딩층 위로 연장하고 상기 서브 몰딩층의 상기 제1 방향의 일측 가장자리 및 타측 가장자리에 각각 형성된 제1 재배선 패드 및 제2 재배선 패드로 연장하는 재배선 도전층,을 포함하는 서브 반도체 패키지; 상기 서브 반도체 패키지 상에 형성되고, 하나 이상의 제1 메인 반도체 칩을 포함하는 제1 칩 스택; 및 상기 제1 칩 스택 상에 형성되고, 하나 이상의 제2 메인 반도체 칩을 포함하는 제2 칩 스택을 포함하고, 상기 서브 반도체 칩은, 상기 제1 재배선 패드와 상기 제1 기판 패드를 접속시키는 제1 서브 패키지 인터커넥터 또는 상기 제2 재배선 패드와 상기 제2 기판 패드를 접속시키는 제2 서브 패키지 인터커넥터에 의하여 상기 기판에 접속되고, 상기 제1 칩 스택은, 상기 제1 메인 반도체 칩의 제1 칩 패드와 상기 제1 기판 패드를 접속시키는 제1 인터커넥터에 의하여 상기 기판에 접속되고, 상기 제2 칩 스택은, 상기 제2 메인 반도체 칩의 제2 칩 패드와 상기 제2 기판 패드를 접속시키는 제2 인터커넥터에 의하여 상기 기판에 접속될 수 있다.
또한, 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 제1 방향의 일측 가장자리에 형성된 제1 기판 패드 및 상기 제1 방향의 타측 가장자리에 형성된 제2 기판 패드를 갖는 기판; 상기 기판 상에 형성되고, 서브 반도체 칩, 상기 서브 반도체 칩의 측면을 둘러싸는 서브 몰딩층, 및, 상기 서브 반도체 칩의 서브 칩 패드와 접속하면서 상기 서브 몰딩층 위로 연장하고 상기 서브 몰딩층의 상기 제1 방향의 일측 가장자리 및 타측 가장자리에 각각 형성된 제1 재배선 패드 및 제2 재배선 패드로 연장하는 재배선 도전층,을 포함하는 서브 반도체 패키지; 및 상기 서브 반도체 패키지 상에 형성되고, 하나 이상의 메인 반도체 칩을 포함하는 칩 스택을 포함하고, 상기 서브 칩 패드는, 상기 서브 반도체 칩의 상기 제1 방향의 양측 가장자리에 각각 배치되는 제1 서브 칩 패드 및 제3 서브 칩 패드와, 상기 제1 방향과 수직인 제2 방향의 양측 가장자리에 각각 배치되는 제2 서브 칩 패드 및 제4 서브 칩 패드를 포함하고, 상기 제1 서브 칩 패드 및 상기 제2 서브 칩 패드와 접속하는 상기 재배선 도전층은, 상기 제1 재배선 패드로 연장하고, 상기 제3 서브 칩 패드 및 상기 제4 서브 칩 패드와 접속하는 상기 재배선 도전층은, 상기 제2 재배선 패드로 연장할 수 있다.
본 발명의 실시예들에 의하면, 서브 반도체 칩 상에 메인 반도체 칩이 배치되는 반도체 패키지의 구현이 용이하고 이 반도체 패키지의 동작 특성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 도 1의 반도체 패키지의 일부로서, 도 1의 제1 칩 스택, 제2 칩 스택 및 이들과 접속하는 인터커넥터를 생략한 평면도이다.
도 3은 도 1의 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 5는 도 4의 반도체 패키지의 일부로서, 도 4의 제1 칩 스택, 제2 칩 스택 및 이들과 접속하는 인터커넥터를 생략한 평면도이다.
도 6 내지 도 9는 도 1의 반도체 패키지를 설명하기 위한 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이고, 도 2는 도 1의 반도체 패키지의 일부로서, 도 1의 제1 칩 스택, 제2 칩 스택 및 이들과 접속하는 인터커넥터를 생략한 평면도이고, 도 3은 도 1의 반도체 패키지를 설명하기 위한 단면도이다. 도 1 및 도 2는 각각 본 실시예의 반도체 패키지 및 그 일부를 위에서 본 평면도이다. 도 3은 도 1의 도면부호 102-1C, 118B-1, 118B-2 및 102-2C를 지나가는 선에 따른 단면을 나타낸다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는, 기판(100), 기판(100) 상에 배치되는 서브 반도체 패키지(110), 및 서브 반도체 패키지(110) 상에 배치되는 제1 및 제2 칩 스택(120, 130)을 포함할 수 있다.
기판(100)은 인쇄 회로 기판(Printed Circuit Board: PCB) 등과 같이 전기적 신호 전달을 위하여 회로 및/또는 배선 구조를 갖는 반도체 패키지용 기판일 수 있다.
기판(100)은 서브 반도체 패키지(110), 제1 칩 스택(120) 및 제2 칩 스택(130)이 배치될 수 있는 상면과, 상면과 반대편에 위치하면서 반도체 패키지를 외부와 접속시키기 위한 외부 접속 단자(140)가 배치될 수 있는 하면을 가질 수 있다. 참고로, 이하에서 설명하는 상면과 하면은, 구성 요소의 여러 면의 상대적인 위치를 나타내기 위한 표현이며, 절대적인 위치를 나타내는 것은 아니다. 예컨대, 본 실시예의 반도체 패키지가 도시된 것과 달리 상하가 뒤바뀌는 경우, 서브 반도체 패키지(110) 및 제1 및 제2 칩 스택(120, 130)이 배치되는 면이 기판(100)의 하면이 되고 외부 접속 단자(140)가 배치되는 면이 기판(100)의 상면이 될 수도 있다.
기판(100)은, 상면 기판 패드(102) 및 하면 기판 패드(104)를 포함할 수 있다. 상면 기판 패드(102)는 서브 반도체 패키지(110), 제1 칩 스택(120) 및 제2 칩 스택(130)을 기판(100)과 전기적으로 연결시키기 위하여 기판(100)의 상면에 배치될 수 있다. 하면 기판 패드(104)는 외부 접속 단자(140)를 기판(100)과 전기적으로 연결시키기 위하여 기판(100)의 하면에 배치될 수 있다. 참고로, 기판 패드는, 기판(100)을 다른 구성 요소와 전기적으로 연결시키기 위하여 기판(100)의 표면에 노출되어 있는 전기 전도성 요소 또는 단자를 의미할 수 있다. 일례로서, 상면 기판 패드(102)는 와이어 본딩을 위한 본딩 핑거(bonding finger)일 수 있고, 하면 기판 패드(104)는 솔더 볼(solder ball)과의 접합을 위한 볼 랜드(ball land)일 수 있다. 상면 기판 패드(102) 및 하면 기판 패드(104)는 기판(100) 내부의 회로 및/또는 배선 구조와 접속할 수 있다.
상면 기판 패드(102)는 서브 반도체 패키지(110)와 중첩하지 않는 기판(100)의 양측 가장자리 예컨대, 제1 방향의 양측 가장자리에 배치될 수 있다. 기판(100)의 제1 방향의 일측 가장자리에 배치되는 상면 기판 패드(102)를 제1 상면 기판 패드(102-1)라 하고, 기판(100)의 제1 방향의 타측 가장자리에 배치되는 상면 기판 패드(102)를 제2 상면 기판 패드(102-2)라 할 수 있다. 참고로, 이하에서 설명되는 제1 방향의 일측은, 도 1 및 도 2에서는 상측에 해당하고 도 3에서는 좌측에 해당할 수 있고, 제1 방향의 타측은, 도 1 및 도 2에서는 하측에 해당하고 도 3에서는 우측에 해당할 수 있다. 본 실시예에서, 복수의 제1 상면 기판 패드(102-1) 및 복수의 제2 상면 기판 패드(102-2)는 각각 제1 방향과 교차하는 제2 방향을 따라 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 기판(100)의 양측 가장자리 각각에서 제1 및 제2 상면 기판 패드(102-1, 102-2)의 개수, 배열 등은 다양하게 변형될 수 있다.
복수의 제1 상면 기판 패드(102-1) 중 일부(102-1A 참조)는 후술하는 서브 반도체 칩(114)에 연결될 수 있고, 이를 이하, 제1 서브 패드(102-1A)라 하기로 한다. 복수의 제1 상면 기판 패드(102-1) 중 다른 일부(102-1B 참조)는 후술하는 제1 메인 반도체 칩(124)에 연결될 수 있고, 이를 이하, 제1 메인 패드(102-1B)라 하기로 한다. 복수의 제1 상면 기판 패드(102-1) 중 또 다른 일부(102-1C 참조)는 서브 반도체 칩(114) 및 제1 메인 반도체 칩(124)에 공통적으로 연결될 수 있고, 이를 이하, 제1 공통 패드(102-1C)라 하기로 한다.
또한, 복수의 제2 상면 기판 패드(102-2) 중 일부(102-2A 참조)는 서브 반도체 칩(114)에 연결될 수 있고, 이를 이하, 제2 서브 패드(102-2A)라 하기로 한다. 복수의 제2 상면 기판 패드(102-2) 중 다른 일부(102-2B 참조)는 후술하는 제2 메인 반도체 칩(134)에 연결될 수 있고, 이를 이하, 제2 메인 패드(102-2B)라 하기로 한다. 복수의 제2 상면 기판 패드(102-2) 중 또 다른 일부(102-2C 참조)는 서브 반도체 칩(114) 및 제2 메인 반도체 칩(134)에 공통적으로 연결될 수 있고, 이를 이하, 제2 공통 패드(102-2C)라 하기로 한다.
서브 반도체 패키지(110)는 기판(100)의 상면보다 작은 평면 면적을 가질 수 있다. 또한, 서브 반도체 패키지(110)는 적어도 기판(100)의 제1 방향의 양측 가장자리 및/또는 상면 기판 패드(102)를 노출시키도록 배치될 수 있다. 일례로서, 서브 반도체 패키지(110)는 기판(100)의 중앙에 배치될 수 있다.
서브 반도체 패키지(110)는 서브 반도체 칩(114)과, 서브 반도체 칩(114)의 측면을 둘러싸는 서브 몰딩층(116)과, 서브 반도체 칩(114) 및 서브 몰딩층(116)의 상면 상에 형성되는 재배선 구조체(118)를 포함할 수 있다. 서브 반도체 칩(114) 및 서브 몰딩층(116)의 하면 상에는 서브 반도체 칩(114) 및 서브 몰딩층(116)을 기판(100)에 부착시키는 서브 패키지 접착층(112)이 형성될 수 있다.
서브 반도체 칩(114)은 제1 메인 반도체 칩(124) 및/또는 제2 메인 반도체 칩(134)의 동작에 필요한 기능을 수행하는 다양한 반도체 칩일 수 있다. 일례로서, 제1 및 제2 메인 반도체 칩(124, 134)이 NAND 플래시 메모리 등과 같은 비휘발성 메모리를 포함하는 경우, 서브 반도체 칩(114)은 제1 및 제2 메인 반도체 칩(124, 134)을 제어하기 위한 컨트롤러를 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 서브 반도체 칩(114)은 DRAM(Dynamic Random Access Memory), , SRAM(Static RAM) 등과 같은 휘발성 메모리, NAND 플래시, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리, 기타 다양한 능동 소자 또는 수동 소자를 포함할 수 있다.
서브 반도체 칩(114)은 기판(100)의 상면과 대향하는 하면, 하면과 반대편에 위치하는 상면, 및 상면과 하면을 잇는 측면을 가질 수 있다. 본 실시예에서 서브 반도체 칩(114)은 4개의 측면을 가질 수 있고, 이를 제1 내지 제4 측면(S1, S2, S3, S4)이라 하기로 한다. 제1 및 제3 측면(S1, S3)은 각각 제1 방향의 일측 및 타측에 위치할 수 있고, 제2 및 제4 측면(S2, S4)은 각각 제1 방향과 실질적으로 수직인 제2 방향의 일측 및 타측에 위치할 수 있다. 참고로, 이하에서 설명되는 제2 방향의 일측은, 도 1 및 도 2에서 우측에 해당하고, 제2 방향의 타측은, 도 1 및 도 2에서는 좌측에 해당할 수 있다.
이러한 서브 반도체 칩(114)은 서브 반도체 패키지(110)의 중앙에 위치할 수 있다. 이는, 후술하는 제1 재배선 도전층(118B-1)의 길이와 제2 재배선 도전층(118B-2)의 길이를 가능한 한 서로 유사하게 하기 위함이다.
서브 반도체 칩(114)의 상면에는 서브 칩 패드(115)가 배치될 수 있다. 이때, 서브 반도체 칩(114)은 상대적으로 작은 평면 면적을 갖는 반면, 서브 칩 패드(115)의 개수는 상대적으로 많을 수 있다. 일례로서, 서브 반도체 칩(114)이 메모리 컨트롤러이고, 제1 및 제2 반도체 칩(124, 134)이 메모리인 경우를 가정할 수 있다. 이 경우, 기술의 발달로 서브 반도체 칩(114)의 사이즈는 감소하는 반면, 제1 및 제2 칩 스택(120, 130) 각각과 서브 반도체 칩(114)이 독립적인 채널로 연결되기 위하여는 다수의 입출력 신호와 대응하는 다수의 서브 칩 패드(115)가 요구될 수 있다. 이 때문에, 서브 칩 패드(115)는 서브 반도체 칩(114)의 가장자리 전체를 따라 배열될 수 있다. 즉, 서브 칩 패드(115)는 서브 반도체 칩(114)의 제1 내지 제4 측면(S1, S2, S3, S4)과 인접하여 제1 내지 제4 측면(S1, S2, S3, S4)을 따라 배열될 수 있다.
서브 몰딩층(116)은 서브 반도체 칩(114)의 측면을 둘러싸면서 서브 반도체 칩(114)과 실질적으로 동일한 높이의 상면을 가짐으로써 서브 반도체 칩(114)의 상면 및 서브 칩 패드(115)를 노출시킬 수 있다. 본 실시예에서 서브 몰딩층(116)은 서브 반도체 칩(114)과 실질적으로 동일한 높이의 하면을 가지나, 본 개시가 이에 한정되는 것은 아니며 서브 몰딩층(116)이 서브 반도체 칩(114)의 하면을 둘러쌀 수도 있다. 서브 몰딩층(116)은 EMC(Epoxy Mold Compound) 등과 같은 다양한 몰딩 물질을 포함할 수 있다.
서브 패키지 접착층(112)은 서브 반도체 패키지(110)를 기판(100)에 부착시키기 위한 것으로서, DAF(Die Attach Film) 등과 같은 절연성의 접착 물질을 포함할 수 있다. 서브 패키지 접착층(112)은 생략될 수도 있다.
재배선 구조체(118)는 서브 칩 패드(115)와 전기적으로 접속하면서 서브 몰딩층(116)의 상면 위로 연장할 수 있다. 즉, 본 실시예의 서브 반도체 패키지(110)는 팬 아웃 패키지(Fan Out Package) 타입일 수 있다.
보다 구체적으로, 재배선 구조체(118)는 서브 반도체 칩(114) 및 서브 몰딩층(116)의 상면 상에 형성되면서 서브 칩 패드(115)를 노출시키는 개구를 갖는 제1 재배선 절연층(118A), 제1 재배선 절연층(118A) 상에 형성되고 제1 재배선 절연층(118A)의 개구를 통하여 서브 칩 패드(115)와 전기적으로 접속하는 재배선 도전층(118B), 및 제1 재배선 절연층(118A)과 재배선 도전층(118B)을 덮으면서 재배선 도전층(118B)의 단부를 노출시키는 개구를 갖는 제2 재배선 절연층(118C)을 포함할 수 있다. 제1 재배선 절연층(118A) 또는 제2 재배선 절연층(118C)은 산화물, 질화물, 산질화물 등의 절연 물질을 포함할 수 있다. 또는, 제1 재배선 절연층(118A) 또는 제2 재배선 절연층(118C)은 에폭시(epoxy), 폴리이미드(polyimide), PBO(Polybenzoxazole), BCB(Benzocyclobuten), 실리콘 수지(Silicone), 아크릴 수지 (Acrylate) 등의 수지 물질을 포함할 수 있다. 재배선 도전층(118B)은 구리, 구리 합금 등의 금속 물질을 포함할 수 있다.
재배선 도전층(118B) 중 특히, 제2 재배선 절연층(118C)의 개구에 의해 노출되는 부분을 이하, 재배선 패드(118BP)라 하기로 한다. 도 1 및 도 2의 평면도에서는, 설명의 편의상, 재배선 구조체(118) 중 제1 및 제2 재배선 절연층(118A, 118C)은 도시되지 않았다. 재배선 패드(118BP)는, 상면 기판 패드(102)의 배치와 유사하게, 서브 몰딩층(116)의 제1 방향의 양측 가장자리에 배치될 수 있다. 서브 몰딩층(116)의 제1 방향의 일측 가장자리에 배치되는 재배선 패드(118BP)를 제1 재배선 패드(118BP-1)라 하고, 서브 몰딩층(116)의 제1 방향의 타측 가장자리에 배치되는 재배선 패드(118BP)를 제2 재배선 패드(118BP-2)라 할 수 있다. 제1 재배선 패드(118BP-1)는 제1 상면 기판 패드(102-1)와 상대적으로 인접하고, 제2 재배선 패드(118BP-2)는 제2 상면 기판 패드(102-2)와 상대적으로 인접할 수 있다. 본 실시예에서, 제1 재배선 패드(118BP-1)는 제2 방향을 따라 일렬로 배열될 수 있다. 또한, 제2 재배선 패드(118BP-2)는 제2 방향을 따라 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 서브 몰딩층(116)의 양측 가장자리에서 제1 및 제2 재배선 패드(118BP-1, 118BP-2)의 개수, 배열 등은 다양하게 변형될 수 있다.
위와 같은 재배선 패드(118BP)의 배열에 따라, 재배선 도전층(118B)은, 서브 반도체 칩(114)의 제1 측면(S1) 및 제2 측면(S2)을 따라 배열된 서브 칩 패드(115)로부터 제1 재배선 패드(118BP-1)까지 연장할 수 있고, 서브 반도체 칩(114)의 제3 측면(S3) 및 제4 측면(S4)을 따라 배열된 서브 칩 패드(115)로부터 대응하는 제2 재배선 패드(118BP-2)까지 연장할 수 있다. 제1 재배선 패드(118BP-1)까지 연장하는 재배선 도전층(118B)을 제1 재배선 도전층(118B-1)이라 하고, 제2 재배선 패드(118BP-2)까지 연장하는 재배선 도전층(118B)을 제2 재배선 도전층(118B-2)이라 할 수 있다. 서브 반도체 칩(114)의 제2 측면(S2)으로부터 연장된 제1 재배선 도전층(118B-1)은, 제1 재배선 패드(118BP-1)와의 연결을 위하여 제1 재배선 패드(118BP-1)를 향하여 휘어진 형상을 가질 수 있다. 서브 반도체 칩(114)의 제1 측면(S1)으로부터 연장된 제1 재배선 도전층(118B-1)은, 제1 재배선 패드(118BP-1)와 대향하고 있으므로 제1 재배선 패드(118BP-1)와의 연결을 위하여 휘어질 필요는 없다. 그러나, 서브 반도체 칩(114)의 제2 측면(S2)으로부터 연장된 제1 재배선 도전층(118B-1)과 유사한 길이를 갖기 위하여, 서브 반도체 칩(114)의 제1 측면(S1)으로부터 연장된 제1 재배선 도전층(118B-1)도 휘어진 형상을 가질 수 있다. 또한, 서브 반도체 칩(114)의 제4 측면(S4)으로부터 연장된 제2 재배선 도전층(118B-2)은, 제2 재배선 패드(118BP-2)를 향하여 휘어진 형상을 가질 수 있다. 또한, 서브 반도체 칩(114)의 제4 측면(S4)으로부터 연장된 제2 재배선 도전층(118B-2)과 유사한 길이를 갖기 위하여, 서브 반도체 칩(114)의 제3 측면(S3)으로부터 연장된 제2 재배선 도전층(118B-2)도 휘어진 형상을 가질 수 있다. 결과적으로, 재배선 도전층(118B)은 서브 반도체 칩(114)을 중심으로 하는 회오리와 유사한 형상을 가질 수 있다. 이러한 연결 방식을 통해, 재배선 도전층(118B)의 길이가 가능한 한 서로 유사해질 수 있다.
서브 패키지 인터커넥터(117)는 제1 재배선 패드(118BP-1)와 제1 상면 기판 패드(102-1)를 접속시키는 제1 서브 패키지 인터커넥터(117-1), 및 제2 재배선 패드(118BP-2)와 제2 상면 기판 패드(102-2)를 접속시키는 제2 서브 패키지 인터커넥터(117-2)를 포함할 수 있다. 이로써, 서브 반도체 칩(114)과 기판(100)이 전기적으로 연결될 수 있다. 서브 패키지 인터커넥터(117)는 일단이 상면 기판 패드(102)와 접속하고 타단이 재배선 패드(118BP)와 접속하는 본딩 와이어(bonding wire)일 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며 다양한 형태의 전기적 인터커넥터가 서브 패키지 인터커넥터(117)로 이용될 수 있다.
제1 칩 스택(120)은 서브 반도체 패키지(110) 상에 형성되면서 기판(100)의 상면에 대해 수직 방향으로 적층된 복수의 제1 메인 반도체 칩(124)을 포함할 수 있다. 본 실시예에서는 제1 칩 스택(120)이 4개의 제1 메인 반도체 칩(124)을 포함하는 경우를 나타내었으나, 본 개시가 이에 한정되는 것은 아니며, 제1 칩 스택(120)에 포함되는 제1 메인 반도체 칩(124)의 개수는 1개 이상으로 다양하게 변형될 수 있다.
제1 메인 반도체 칩(124)은 전술한 바와 같이 NAND 플래시 메모리를 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 메인 반도체 칩(124)은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리, 또는, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리를 포함할 수도 있다.
여기서, 제1 메인 반도체 칩(124)은 제1 방향에서 타측을 향하는 방향 예컨대, 도 1의 하측 및 도 3의 우측을 향하는 방향으로 일정한 오프셋(offset)을 가지고 적층될 수 있다. 이로써, 전체적으로 계단 형상을 갖는 제1 칩 스택(120)이 형성될 수 있다. 제1 메인 반도체 칩(124)의 오프셋 적층 방향을 제1 오프셋 방향이라 할 수 있다. 이와 같은 오프셋 적층에 따라, 제1 메인 반도체 칩(124) 중 최상부의 제1 메인 반도체 칩(124)을 제외한 나머지 제1 메인 반도체 칩(124) 각각의 상면의 일측 가장자리 예컨대, 도 1의 상측 가장자리 및 도 3의 좌측 가장자리는, 자신의 바로 위에 위치하는 제1 메인 반도체 칩(124)에 의해 덮이지 않고 노출될 수 있다. 최상부의 제1 메인 반도체 칩(124)은, 후술할 제2 칩 스택(130)의 최하부의 제2 메인 반도체 칩(134)에 의해 상면의 일측 가장자리가 덮이지 않고 노출될 수 있다. 제1 칩 패드(125)는 이러한 제1 메인 반도체 칩(124)의 노출된 부분에 배치될 수 있다. 복수의 제1 칩 패드(125)는 제1 메인 반도체 칩(124) 상면의 일측 가장자리에서 제2 방향을 따라 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 메인 반도체 칩(124) 상면의 일측 가장자리에서 제1 칩 패드(125)의 개수 및 배열은 다양하게 변형될 수 있다. 참고로, 도 1의 평면도에서 제1 칩 스택(120) 중 제2 칩 스택(130)에 의하여 가려진 부분은 도시되지 않았으므로, 제1 칩 스택(120)의 일부 예컨대, 최하부의 제1 메인 반도체 칩(124)의 일측 가장자리 부분만이 도시되었다.
제1 메인 반도체 칩(124) 각각은 제1 접착층(122)에 의하여 서브 반도체 패키지(110) 또는 자신의 바로 아래에 위치하는 제1 메인 반도체 칩(124)에 부착될 수 있다. 제1 접착층(122)은 제1 메인 반도체 칩(124) 각각의 하면 상에 형성되어 하면과 중첩하는 형상을 가질 수 있다.
제1 칩 스택(120) 또는 제1 메인 반도체 칩(124)은 서브 반도체 패키지(110)보다 작은 평면 면적을 가질 수 있고, 서브 반도체 칩(114)보다 큰 평면 면적을 가질 수 있다. 또한, 제1 칩 스택(120)은 적어도 서브 반도체 패키지(110)의 제1 방향의 양측 가장자리에 배치된 재배선 패드(118BP)를 노출시키도록 배치될 수 있다.
제1 인터커넥터(127)는 수직 방향에서 인접한 제1 칩 패드(125)를 서로 접속시키면서 최하부의 제1 메인 반도체 칩(124)의 제1 칩 패드(125)와 제1 상면 기판 패드(102-1)를 전기적으로 접속시킬 수 있다. 이로써, 제1 메인 반도체 칩(124)이 서로 전기적으로 연결되면서 제1 칩 스택(120)이 기판(100)과 전기적으로 연결될 수 있다. 제1 인터커넥터(127)는 본딩 와이어일 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며 다양한 형태의 전기적 인터커넥터가 제1 인터커넥터(127)로 이용될 수 있다. 제1 인터커넥터(127)는 제1 공통 패드(102-1C)에 제1 서브 패키지 인터커넥터(117-1)와 함께 접속되거나, 또는, 제1 서브 패키지 인터커넥터(117-1)가 접속되지 않은 제1 메인 패드(102-1B)에 단독으로 접속될 수 있다.
제2 칩 스택(130)은 제1 칩 스택(120) 상에 형성되면서 수직 방향으로 적층된 복수의 제2 메인 반도체 칩(134)을 포함할 수 있다. 본 실시예에서는 제2 칩 스택(130)이 4개의 제2 메인 반도체 칩(134)을 포함하는 경우를 나타내었으나, 본 개시가 이에 한정되는 것은 아니며, 제2 칩 스택(130)에 포함되는 제2 메인 반도체 칩(134)의 개수는 1개 이상으로 다양하게 변형될 수 있다. 또한, 본 실시예에서 제2 칩 스택(130)에 포함되는 제2 메인 반도체 칩(134)의 개수는 제1 칩 스택(120)에 포함되는 제1 메인 반도체 칩(124)의 개수와 동일하나, 이들 개수가 서로 상이할 수도 있다.
제2 메인 반도체 칩(134)은 전술한 바와 같이 NAND 플래시 메모리를 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 메인 반도체 칩(134)은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리, 또는, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한, 본 실시예에서 제2 메인 반도체 칩(134)은 제1 메인 반도체 칩(124)과 동일한 반도체 칩이나, 제1 메인 반도체 칩(124)과 상이한 반도체 칩일 수도 있다.
제2 메인 반도체 칩(134)은 제1 방향에서 일측을 향하는 방향 예컨대, 도 1의 상측 및 도 3의 좌측을 향하는 방향으로 일정한 오프셋을 가지고 적층될 수 있다. 이로써, 전체적으로 계단 형상을 갖는 제2 칩 스택(130)이 형성될 수 있다. 제2 메인 반도체 칩(134)의 오프셋 적층 방향을 제2 오프셋 방향이라 할 수 있다. 제2 오프셋 방향은 제1 오프셋 방향과 반대일 수 있다. 이와 같은 오프셋 적층에 따라, 제2 메인 반도체 칩(134) 중 최상부의 제2 메인 반도체 칩(134)을 제외한 나머지 제2 메인 반도체 칩(134) 각각의 상면의 타측 가장자리 예컨대, 도 1의 하측 가장자리 및 도 3의 우측 가장자리는, 자신의 바로 위에 위치하는 제2 메인 반도체 칩(134)에 의해 덮이지 않고 노출될 수 있다. 최상부의 제2 메인 반도체 칩(134)은 전면이 노출된 상태일 수 있다. 제2 칩 패드(135)는 최상부의 제2 메인 반도체 칩(134)을 제외한 나머지 반도체 칩(134)의 노출된 부분에 배치될 수 있고, 최상부의 제2 메인 반도체 칩(134)의 제2 칩 패드(135)도 나머지 반도체 칩(134)의 제2 칩 패드(135)와 동일한 위치에 배치될 수 있다. 복수의 제2 칩 패드(135)는 제2 메인 반도체 칩(134) 상면의 타측 가장자리에서 제2 방향을 따라 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 메인 반도체 칩(134) 상면의 타측 가장자리에서 제2 칩 패드(135)의 개수 및 배열은 다양하게 변형될 수 있다.
제2 메인 반도체 칩(134)이 제1 메인 반도체 칩(124)과 동일한 반도체 칩인 경우, 제1 메인 반도체 칩(124)이 수직 방향의 일축을 중심으로 180도 회전된 상태가 제2 메인 반도체 칩(134)에 해당할 수 있다.
제2 메인 반도체 칩(134) 각각은 제2 접착층(132)에 의하여 자신의 바로 아래에 위치하는 제2 메인 반도체 칩(134) 또는 제1 칩 스택(120)의 최상부의 제1 메인 반도체 칩(124)에 부착될 수 있다. 제2 접착층(132)은 제2 메인 반도체 칩(134) 각각의 하면 상에 형성되어 하면과 중첩하는 형상을 가질 수 있다.
제2 칩 스택(130) 또는 제2 메인 반도체 칩(134)은 서브 반도체 패키지(110)보다 작은 평면 면적을 가질 수 있고, 서브 반도체 칩(114)보다 큰 평면 면적을 가질 수 있다. 또한, 제2 칩 스택(130)은 적어도 서브 반도체 패키지(110)의 제1 방향의 양측 가장자리 즉, 재배선 패드(118BP)를 노출시키도록 배치될 수 있다.
제2 인터커넥터(137)는 수직 방향에서 인접한 제2 칩 패드(135)를 서로 접속시키면서 최하부의 제2 메인 반도체 칩(134)의 제2 칩 패드(135)와 제2 상면 기판 패드(102-2)를 전기적으로 접속시킬 수 있다. 이로써, 제2 메인 반도체 칩(134)이 서로 전기적으로 연결되면서 제2 칩 스택(130)이 기판(100)과 전기적으로 연결될 수 있다. 제2 인터커넥터(137)는 본딩 와이어일 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며 다양한 형태의 전기적 인터커넥터가 제2 인터커넥터(137)로 이용될 수 있다. 제3 인터커넥터(137)는 제2 공통 패드(102-2C)에 제2 서브 패키지 인터커넥터(117-2)와 함께 접속되거나, 또는, 제2 서브 패키지 인터커넥터(117-2)가 접속되지 않은 제2 메인 패드(102-2B)에 단독으로 접속될 수 있다.
한편, 도 1 및 도 2의 평면도에서 서브 패키지 인터커넥터(117), 제1 인터커넥터(127) 및 제2 인터커넥터(137)는 구분의 편의상 실선, 점선 등으로 도시되었다. 그러나, 이러한 실선, 점선 등이 인터커넥터들(117, 127, 137)의 실제 형상을 반영하는 것이 아님은 물론이다.
서브 반도체 패키지(110), 제1 칩 스택(120) 및 제2 칩 스택(130)은 기판(100) 상에 형성되는 몰딩층(150)에 의하여 덮일 수 있다. 몰딩층(150)은 EMC 등의 다양한 몰딩 물질을 포함할 수 있다.
전술한 외부 접속 단자(140)는 솔더 볼을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 범프 등 다양한 전도성 단자가 외부 접속 단자(140)로 이용될 수 있다.
이상으로 설명한 반도체 패키지에서 제1 칩 스택(120)은 제1 인터커넥터(127)를 통하여 기판(100)의 제1 상면 기판 패드(102-1)와 접속하면서 단일한 반도체 칩으로 인식될 수 있다. 제1 칩 스택(120)에서 기판(100)까지의 전기적 경로를 제1 채널이라 할 수 있다. 또한, 제2 칩 스택(130)은 제2 인터커넥터(127)를 통하여 기판(100)의 제2 상면 기판 패드(102-2)와 접속하면서 제1 칩 스택(120)과 상이한 또 다른 단일한 반도체 칩으로 인식될 수 있다. 제2 칩 스택(130)에서 기판(100)까지의 전기적 경로를 제2 채널이라 할 수 있다. 제1 채널과 제2 채널은 전기적 및 물리적으로 서로 분리될 수 있다. 서브 반도체 칩(114)은 재배선 구조체(118) 및 서브 패키지 인터커넥터(117)를 통하여 기판(100)의 제1 상면 기판 패드(102-1) 및 제2 상면 기판 패드(102-2)와 접속할 수 있다.
여기서, 서브 반도체 칩(114)에 단독으로 접속되는 제1 서브 패드(102-1A)는, 서브 반도체 칩(114)을 위한 전원 공급 패드, 예컨대, 컨트롤러 전원 공급 패드이거나, 또는, 서브 반도체 칩(114)의 신호 전달 패드, 예컨대, 입출력 신호 전달 패드일 수 있다. 제1 칩 스택(120)이 단독으로 접속하는 제1 메인 패드(102-1B)는 제1 칩 스택(120)을 위한 전원 공급 패드, 예컨대, 메모리 전원 공급 패드이거나, 또는, 제1 칩 스택(120)의 신호 전달 패드, 예컨대, 입출력 신호 전달 패드일 수 있다. 이때, 제1 서브 패드(102-1A)가 서브 반도체 칩(114)의 신호 전달 패드이고 제1 메인 패드(102-1B)가 제1 칩 스택(120)의 신호 전달 패드인 경우, 기판(100) 내에서 이들 신호 전달 패드가 회로 또는 배선 구조(미도시됨)을 통하여 서로 연결됨으로써 서브 반도체 칩(114)과 제1 칩 스택(120) 사이의 신호 전달이 가능할 수 있다. 서브 반도체 칩(114) 및 제1 칩 스택(120)이 공통적으로 접속하는 제1 공통 패드(102-1C)는 접지 공급 패드일 수 있다.
유사하게, 서브 반도체 칩(114)에 단독으로 접속되는 제2 서브 패드(102-2A)는, 서브 반도체 칩(114)을 위한 전원 공급 패드, 예컨대, 컨트롤러 전원 공급 패드이거나, 또는, 서브 반도체 칩(114)의 신호 전달 패드일 수 있다. 제2 칩 스택(130)이 단독으로 접속하는 제2 메인 패드(102-2B)는 제2 칩 스택(130)을 위한 전원 공급 패드, 예컨대, 메모리 전원 공급 패드이거나, 또는, 제2 칩 스택(130)의 신호 전달 패드일 수 있다. 이때, 제2 서브 패드(102-2A)가 서브 반도체 칩(114)의 신호 전달 패드이고 제2 메인 패드(102-2B)가 제2 칩 스택(230)의 신호 전달 패드인 경우, 기판(100) 내에서 이들 신호 전달 패드가 회로 또는 배선 구조(미도시됨)을 통하여 서로 연결됨으로써 서브 반도체 칩(114)과 제2 칩 스택(230) 사이의 신호 전달이 가능할 수 있다. 서브 반도체 칩(114) 및 제2 칩 스택(130)이 공통적으로 접속하는 제2 공통 패드(102-2C)는 접지 공급 패드일 수 있다.
이상으로 설명한 반도체 패키지에 의하면, 아래와 같은 효과가 획득될 수 있다.
우선, 서브 반도체 칩(114)의 전체 가장자리를 따라 서브 칩 패드(115)를 배치하여 서브 반도체 칩(114)의 크기에 비하여 상대적으로 많은 개수의 서브 칩 패드 배치(115)를 가능하게 할 수 있다. 아울러, 이 서브 칩 패드(114)를 팬 아웃 기술을 이용하여 재배치함으로써 서브 칩 패드(114)와 메인 반도체 칩(124, 134)의 칩 패드(125, 135) 사이의 접속을 용이하게 할 수 있다. 예컨대, 본딩 와이어를 서브 반도체 칩(114)에 직접 연결한다면, 와이어 캐필러리의 크기나 이동 반경 등의 물리적인 제약으로 인해 서브 칩 패드(114)의 배치에 제약이 가해진다. 반면, 본 실시예와 같이, 팬 아웃 기술을 통해 서브 칩 패드(114)를 재배선 패드(118BP)를 이용하여 재배치하면, 이러한 디자인 제약에 구애받지 않을 수 있다.
또한, 팬 아웃 기술을 이용하여 제1 칩 스택(120)의 아래에 제1 메인 반도체 칩(124)보다 큰 서브 반도체 패키지(110)를 배치하므로, 안정적으로 제1 칩 스택(120)을 형성할 수 있다. 서브 반도체 칩(114) 위에 제1 칩 스택(120)이 형성되는 구조에서, 서브 반도체 칩(114)이 제1 메인 반도체 칩(124)보다 작으면, 제1 칩 스택(120)이 기울어지는 등의 문제가 발생할 수 있다. 팬 아웃 기술을 이용하여 서브 반도체 칩(114)의 면적을 사실상 증가시킴으로써, 이러한 문제는 발생하지 않을 수 있다.
나아가, 서브 칩 패드(114)와 재배선 패드(118BP) 사이를 연결하는 재배선 도전층(118B)의 형상 및/또는 배열을 조절하여 각각의 재배선 도전층(118B)이 유사한 길이를 갖게 함으로써, 반도체 패키지의 동작 특성을 확보할 수 있다. 예컨대, 제1 칩 스택(120)에서 기판(100)까지 연결되는 제1 채널이 서브 반도체 칩(114)과의 신호 교환을 위하여 기판(100) - 제1 서브 패키지 인터커넥터(117-1) - 제1 재배선 도전층(118B-1)/제1 재배선 패드(118BP-1)를 경유하여 서브 반도체 칩(114)과 접속하고, 제2 칩 스택(130)에서 기판(100)까지 연결되는 제2 채널이 서브 반도체 칩(114)과의 신호 교환을 위하여 기판(100) - 제2 서브 패키지 인터커넥터(117-2) - 제2 재배선 도전층(118B-2)/제2 재배선 패드(118BP-2)를 경유하여 서브 반도체 칩(114)과 접속하는 경우, 제1 재배선 도전층(118B-1)과 제2 재배선 도전층(118B-2)의 길이를 유사한 수준으로 조절함으로써 채널 별로 신호 예컨대, 데이터의 전달 속도가 달라지는 것을 최대한 방지할 수 있다.
한편, 전술한 실시예에서, 제1 칩 스택(120)과 서브 반도체 칩(114)은 기판(100)을 통하여 서로 연결되고, 제2 칩 스택(130)과 서브 반도체 칩(114) 또한 기판(100)을 통하여 서로 연결되었다. 그러나, 다른 실시예에서 제1 칩 스택(120)과 서브 반도체 칩(114)은 기판(100)을 통하지 않고 인터커넥터를 이용하여 연결될 수 있고, 제2 칩 스택(130)과 서브 반도체 칩(114) 또한 기판(100)을 통하지 않고 인터커넥터를 이용하여 연결될 수 있다. 이에 대하여는, 이하의 도 4 내지 도 9를 참조하여 예시적으로 설명하기로 한다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이고, 도 5는 도 4의 반도체 패키지의 일부로서, 도 4의 제1 칩 스택, 제2 칩 스택 및 이들과 접속하는 인터커넥터를 생략한 평면도이고, 도 6 내지 도 9는 도 1의 반도체 패키지를 설명하기 위한 단면도이다. 도 4 및 도 5는 각각 본 실시예의 반도체 패키지 및 그 일부를 위에서 본 평면도이다. 도 6은 도 4의 도면부호 202-1A, 218B-1, 218B-2, 및 202-2A를 지나는 선에 따른 단면을 나타내고, 도 7은 도 4의 도면부호 202-1B, 218B-1, 218B-2, 및 202-2B를 지나는 선에 따른 단면을 나타내고, 도 8은 도면부호 202-1C, 218B-1, 218B-2, 및 202-2C를 지나는 선에 따른 단면을 나타내고, 도 9는 도 4의 도면부호 227A, 218B-1, 218B-2, 및 237A를 지나는 선에 따른 단면을 나타낸다. 이하, 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 4 내지 도 9를 참조하면, 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 기판(200), 기판(200) 상에 배치되는 서브 반도체 패키지(210), 및 서브 반도체 패키지(210) 상에 배치되는 제1 및 제2 칩 스택(220, 230)을 포함할 수 있다.
기판(200)은 자신의 상면에 배치되는 상면 기판 패드(202)와 자신의 하면에 배치되는 하면 기판 패드(204)를 포함할 수 있다. 상면 기판 패드(202) 중 제1 방향의 일측에 배치된 것들을 제1 상면 기판 패드(202-1)라 하고, 제1 방향의 타측에 배치된 것들을 제2 상면 기판 패드(202-2)라 할 수 있다.
복수의 제1 상면 기판 패드(202-1) 중 일부(202-1A 참조)는 후술하는 서브 반도체 칩(214)에만 연결될 수 있고, 이를 이하, 제1 서브 패드(202-1A)라 하기로 한다. 복수의 제1 상면 기판 패드(202-1) 중 다른 일부(202-1B 참조)는 후술하는 제1 메인 반도체 칩(224)에만 연결될 수 있고, 이를 이하, 제1 메인 패드(202-1B)라 하기로 한다. 복수의 제1 상면 기판 패드(202-1) 중 또 다른 일부(202-1C 참조)는 서브 반도체 칩(214) 및 제1 메인 반도체 칩(224)에 공통적으로 연결될 수 있고, 이를 이하, 제1 공통 패드(202-1C)라 하기로 한다. 전술한 실시예에서 서브 반도체 칩과 접속하는 인터커넥터 및 제1 메인 반도체 칩과 접속하는 인터커넥터가 제1 공통 패드에 함께 접속하는 것과는 달리, 본 실시예에서는, 제1 메인 반도체 칩(224)에 접속하는 인터커넥터(227C 참조)는 제1 공통 패드(202-1C)에 직접 접속하지 않는다. 제1 메인 반도체 칩(224)에 접속하는 인터커넥터(227C 참조)는 서브 반도체 칩(214)에 접속하는 인터커넥터(217-1B 참조)를 통하여 제1 공통 패드(202-1C)에 전기적으로 연결될 수 있다. 즉, 서브 반도체 칩(214)에 접속하는 인터커넥터(217-1B 참조)만이 제1 공통 패드(202-1C)에 직접 접속할 수 있다.
또한, 복수의 제2 상면 기판 패드(202-2) 중 일부(202-2A 참조)는 서브 반도체 칩(214)에만 연결될 수 있고, 이를 이하, 제2 서브 패드(202-2A)라 하기로 한다. 복수의 제2 상면 기판 패드(202-2) 중 다른 일부(202-2B 참조)는 후술하는 제2 메인 반도체 칩(234)에만 연결될 수 있고, 이를 이하, 제2 메인 패드(202-2B)라 하기로 한다. 복수의 제2 상면 기판 패드(202-2) 중 또 다른 일부(202-2C 참조)는 서브 반도체 칩(214) 및 제2 메인 반도체 칩(234)에 공통적으로 연결될 수 있고, 이를 이하, 제2 공통 패드(202-2C)라 하기로 한다. 제1 공통 패드(202-1C)와 유사하게, 제2 공통 패드(202-2C)에는 서브 반도체 칩(214)에 접속하는 인터커넥터(217-2B 참조)만이 직접 접속할 수 있다. 한편, 제2 메인 반도체 칩(234)과 접속하는 인터커넥터(237C)는 제2 공통 패드(202-2C)에 직접 접속하지 않을 수 있다.
서브 반도체 패키지(210)는, 상면에 형성된 서브 칩 패드(215)를 포함하는 서브 반도체 칩(214)과, 서브 반도체 칩(214)의 측면을 둘러싸는 서브 몰딩층(216)과, 서브 반도체 칩(214) 및 서브 몰딩층(216)의 상면 상에 형성되는 재배선 구조체(218)를 포함할 수 있다. 서브 반도체 칩(214) 및 서브 몰딩층(216)의 하면 상에는 서브 반도체 패키지(210)를 기판(200)에 부착시키는 서브 패키지 접착층(212)이 형성될 수 있다.
재배선 구조체(218)는 서브 반도체 칩(214) 및 서브 몰딩층(216)의 상면 상에 형성되면서 서브 칩 패드(215)를 노출시키는 개구를 갖는 제1 재배선 절연층(218A), 제1 재배선 절연층(218A) 상에 형성되고 제1 재배선 절연층(218A)의 개구를 통하여 서브 칩 패드(215)와 전기적으로 접속하는 재배선 도전층(218B), 및 제1 재배선 절연층(218A)과 재배선 도전층(218B)을 덮으면서 재배선 도전층(218B)의 단부를 노출시키는 개구를 갖는 제2 재배선 절연층(218C)을 포함할 수 있다. 재배선 도전층(218B) 중 제2 재배선 절연층(218C)의 개구에 의해 노출되는 부분을 이하, 재배선 패드(218BP)라 하기로 한다. 재배선 패드(218BP)는, 서브 몰딩층(216)의 제1 방향의 일측 가장자리에 배치되는 제1 재배선 패드(218BP-1)와, 서브 몰딩층(216)의 제1 방향의 타측 가장자리에 배치되는 제2 재배선 패드(218BP-2)를 포함할 수 있다. 또한, 재배선 도전층(218B)은 제1 재배선 패드(218BP-1)와 연결되는 제1 재배선 도전층(218B-1) 및 제2 재배선 패드(218BP-2)와 연결되는 제2 재배선 도전층(218B-2)을 포함할 수 있다.
서브 패키지 인터커넥터(217)는 제1 재배선 패드(218BP-1)와 제1 상면 기판 패드(202-1)를 접속시키는 제1 서브 패키지 인터커넥터(217-1), 및 제2 재배선 패드(218BP-2)와 제2 상면 기판 패드(202-2)를 접속시키는 제2 서브 패키지 인터커넥터(217-2)를 포함할 수 있다. 이로써, 서브 반도체 칩(214)과 기판(100)이 전기적으로 연결될 수 있다. 나아가, 제1 서브 패키지 인터커넥터(217-1)는 서브 반도체 칩(214)만을 제1 서브 패드(202-1A)와 연결시키는 제1 단독 서브 패키지 인터커넥터(217-1A)와, 제1 칩 스택(220)과도 전기적으로 연결되는 제1 공통 서브 패키지 인터커넥터(217-1B)를 포함할 수 있다. 제1 단독 서브 패키지 인터커넥터(217-1A)는 제1 서브 패드(202-1A)에 일단이 접속하고, 제1 공통 서브 패키지 인터커넥터(217-1B)는 제1 공통 패드(202-1C)에 일단이 접속할 수 있다. 제2 서브 패키지 인터커넥터(217-2)는 서브 반도체 칩(214)만을 제2 서브 패드(202-2A)와 연결시키는 제2 단독 서브 패키지 인터커넥터(217-2A)와, 제2 칩 스택(230)과도 전기적으로 연결되는 제2 공통 서브 패키지 인터커넥터(217-2B)를 포함할 수 있다. 제2 단독 서브 패키지 인터커넥터(217-2A)는 제2 서브 패드(202-2A)에 일단이 접속하고, 제2 공통 서브 패키지 인터커넥터(217-2B)는 제2 공통 패드(202-2C)에 일단이 접속할 수 있다.
제1 칩 스택(220)은 하나 이상의 제1 메인 반도체 칩(224)이 제1 오프셋 방향으로 오프셋 적층된 구조를 가질 수 있다. 제1 메인 반도체 칩(224)은 자신의 상면의 일측 가장자리에 형성된 제1 칩 패드(225)를 포함할 수 있다. 제1 메인 반도체 칩(224)은 자신의 하면에 형성된 제1 접착층(222)에 의하여 서브 반도체 패키지(210) 또는 자신의 바로 아래에 위치하는 제1 메인 반도체 칩(224)에 부착될 수 있다.
제1 인터커넥터(227)는 수직 방향에서 인접한 제1 칩 패드(225)를 서로 접속시키면서, 최하부의 제1 메인 반도체 칩(224)의 제1 칩 패드(225)와 제1 상면 기판 패드(202-1) 또는 제1 재배선 패드(218BP-1)를 전기적으로 접속시킬 수 있다. 이로써, 제1 메인 반도체 칩(224)이 서로 전기적으로 연결되면서 제1 칩 스택(220)이 기판(200) 또는 서브 반도체 칩(214)과 전기적으로 연결될 수 있다. 제1 인터커넥터(227)는, 제1 공통 서브 패키지 인터커넥터(217-1B)가 접속된 제1 재배선 패드(218BP-1)에 접속하는 제1 공통 인터커넥터(227C)와, 제1 상면 기판 패드(202-1) 중 제1 메인 패드(202-1B)와 접속하는 제1 단독 인터커넥터(227B)와, 제1 재배선 패드(218BP-1) 중 제1 서브 패키지 인터커넥터(217-1)와 접속하지 않는 것들과 접속하는 제1 신호 인터커넥터(227A)를 포함할 수 있다. 제1 신호 인터커넥터(227A)가 제1 칩 스택(220)과 서브 반도체 칩(214)을 서로 연결시켜 이들 사이의 신호 전달을 가능하게 할 수 있다.
제2 칩 스택(230)은 하나 이상의 제2 메인 반도체 칩(234)이 제2 오프셋 방향으로 오프셋 적층된 구조를 가질 수 있다. 제2 메인 반도체 칩(234)은 자신의 상면의 일측 가장자리에 형성된 제2 칩 패드(235)를 포함할 수 있다. 제2 메인 반도체 칩(234)은 자신의 하면에 형성된 제2 접착층(232)에 의하여 제1 칩 스택(220) 또는 자신의 바로 아래에 위치하는 제2 메인 반도체 칩(234)에 부착될 수 있다.
제2 인터커넥터(237)는 수직 방향에서 인접한 제2 칩 패드(235)를 서로 접속시키면서, 최하부의 제2 메인 반도체 칩(234)의 제2 칩 패드(235)와 제2 상면 기판 패드(202-2) 또는 제2 재배선 패드(218BP-2)를 전기적으로 접속시킬 수 있다. 이로써, 제2 메인 반도체 칩(234)이 서로 전기적으로 연결되면서 제2 칩 스택(230)이 기판(200) 또는 서브 반도체 칩(214)과 전기적으로 연결될 수 있다. 제2 인터커넥터(237)는, 제2 공통 서브 패키지 인터커넥터(217-2B)가 접속된 제2 재배선 패드(218BP-2)에 접속하는 제2 공통 인터커넥터(237C)와, 제2 상면 기판 패드(202-2) 중 제2 메인 패드(202-2B)와 접속하는 제2 단독 인터커넥터(237B)와, 제2 재배선 패드(218BP-2) 중 제2 서브 패키지 인터커넥터(217-2)와 접속하지 않는 것들과 접속하는 제2 신호 인터커넥터(237A)를 포함할 수 있다. 제2 신호 인터커넥터(237A)가 제2 칩 스택(230)과 서브 반도체 칩(214)을 서로 연결시켜 이들 사이의 신호 전달을 가능하게 할 수 있다.
서브 반도체 패키지(210), 제1 칩 스택(220) 및 제2 칩 스택(230)은 기판(200) 상에 형성되는 몰딩층(250)에 의하여 덮일 수 있다.
기판(200)의 하면 기판 패드(204)에는 외부 접속 단자(240)가 접속될 수 있다.
이상으로 설명한 반도체 패키지에서의 신호 전달 경로 및 전원 공급 경로를 설명하면 아래와 같다.
먼저, 도 4 내지 도 6을 다시 참조하면, 제1 서브 패드(202-1A)에는 서브 반도체 칩(214)만이 연결될 수 있다. 구체적으로는, 서브 칩 패드(215)-제1 재배선 도전층(218B-1)-제1 단독 서브 패키지 인터커넥터(217-1A)를 경유하는 경로에 의하여 제1 서브 패드(202-1A)와 서브 반도체 칩(214)이 전기적으로 연결될 수 있다. 이러한 제1 서브 패드(202-1A)는 서브 반도체 칩(214)을 위한 제1 전원 공급 패드 혹은 제1 신호 전달 패드일 수 있다. 여기서의 제1 신호 전달은, 제1 칩 스택(220)과의 신호 교환을 의미하지 않을 수 있다. 서브 반도체 칩(214)과 제1 칩 스택(220) 사이의 신호 교환은 제1 신호 인터커넥터(227A)를 통하여 이루어지기 때문이다.
유사하게, 서브 칩 패드(215)-제2 재배선 도전층(218B-2)-제2 단독 서브 패키지 인터커넥터(217-2A)를 경유하는 경로에 의하여 제2 서브 패드(202-2A)와 서브 반도체 칩(214)이 전기적으로 연결될 수 있다.
다음으로, 도 4, 도 5 및 도 7을 다시 참조하면, 제1 메인 패드(202-1B)에는 제1 단독 인터커넥터(227B)를 통하여 제1 칩 스택(220)만이 연결될 수 있다. 이러한 제1 메인 패드(202-1B)는 제1 칩 스택(220)을 위한 제2 전원 공급 패드 혹은 제2 신호 전달 패드일 수 있다. 여기서의 제2 신호 전달은, 서브 반도체 칩(214)과의 신호 교환을 의미하지 않을 수 있다. 서브 반도체 칩(214)과 제1 칩 스택(220) 사이의 신호 교환은 제1 신호 인터커넥터(227A)를 통하여 이루어지기 때문이다.
한편, 서브 반도체 칩(214)이 메모리 컨트롤러이고 제1 메인 반도체 칩(224)이 메모리인 경우, 제1 메인 반도체 칩(224)은 서브 반도체 칩(214)을 통하여서만 외부와 신호/데이터를 교환할 수 있다. 이러한 경우, 제1 메인 패드(202-1B)는 기판(200) 내의 제2 전원 공급 패드로만 기능할 수 있다.
유사하게, 제2 메인 패드(202-2B)에는 제2 단독 인터커넥터(237B)를 통하여 제2 칩 스택(230)만이 연결될 수 있다. 이러한 제2 메인 패드(202-2B)는 기판(200) 내의 제2 칩 스택(230)을 위한 제3 전원 공급 패드 혹은 제3 신호 전달 패드일 수 있다.
한편, 서브 반도체 칩(214)이 메모리 컨트롤러이고 제2 메인 반도체 칩(234)이 메모리인 경우, 제2 메인 반도체 칩(234)은 서브 반도체 칩(214)을 통하여서만 외부와 신호/데이터를 교환할 수 있다. 이러한 경우, 제2 메인 패드(202-2B)는 기판(200) 내의 제2 전원 공급 패드로만 기능할 수 있다.
다음으로, 도 4, 도 5 및 도 8을 다시 참조하면, 제1 공통 패드(202-1C)에는 서브 반도체 칩(214) 및 제1 칩 스택(220)이 연결될 수 있다. 구체적으로는, 서브 반도체 칩(214)은, 서브 칩 패드(215)-제1 재배선 도전층(218B-1)/제1 재배선 패드(218BP-1)-제1 공통 서브 패키지 인터커넥터(217-1B)를 경유하는 경로에 의하여 제1 공통 패드(202-1C)에 전기적으로 연결될 수 있다. 아울러, 제1 칩 스택(220)은 제1 공통 인터커넥터(227C)-제1 공통 서브 패키지 인터커넥터(217-1B)를 경유하는 경로에 의하여 제1 공통 패드(202-1C)에 전기적으로 연결될 수 있다. 이러한 제1 공통 패드(202-1C)는 접지 공급 패드일 수 있다.
유사하게, 제2 공통 패드(202-2C)에는 서브 반도체 칩(214) 및 제2 칩 스택(230)이 연결될 수 있다. 제2 공통 패드(202-2C)는 접지 공급 패드일 수 있다. 구체적으로는, 서브 반도체 칩(214)은, 서브 칩 패드(215)-제2 재배선 도전층(218B-2)/제2 재배선 패드(218BP-2)-제2 공통 서브 패키지 인터커넥터(217-2B)를 경유하는 경로에 의하여 제2 공통 패드(202-2C)에 전기적으로 연결될 수 있다. 아울러, 제2 칩 스택(230)은 제2 공통 인터커넥터(237C)-제1 공통 서브 패키지 인터커넥터(217-2B)를 경유하는 경로에 의하여 제2 공통 패드(202-2C)에 전기적으로 연결될 수 있다.
다음으로, 도 4, 도 5 및 도 9를 참조하면, 제1 칩 스택(220)과 서브 반도체 칩(214)은, 서브 칩 패드(215)- 제1 재배선 도전층(218B-1) - 제1 신호 인터커넥터(227A)를 경유하는 경로에 의하여 전기적으로 서로 연결될 수 있다. 서브 반도체 칩(214)이 메모리 컨트롤러이고 제1 메인 반도체 칩(224)이 메모리인 경우, 각각의 제1 메인 반도체 칩(224)은 서브 반도체 칩(214)을 통하여서만 외부와 신호/데이터를 교환할 수 있다. 그에 따라, 제1 메인 반도체 칩(224)에 입력되거나 출력되는 신호/데이터는 이러한 경로를 통하여 서브 반도체 칩(214)으로부터 전달될 수 있다.
유사하게 제2 칩 스택(230)과 서브 반도체 칩(214)은, 서브 칩 패드(215)- 제2 재배선 도전층(218B-2) - 제2 신호 인터커넥터(237A)를 경유하는 경로에 의하여 전기적으로 서로 연결될 수 있다.
이상으로 설명한 반도체 패키지에 의하면, 전술한 실시예에서 설명한 것과 동일 또는 유사한 효과가 획득될 수 있다.
이에 더하여, 제1 칩 스택(220) 또는 제2 칩 스택(230)이 기판(200)을 통하여 서브 반도체 칩(214)과 연결되는 것이 아니라, 인터커넥터(227A, 227B)를 통하여 서브 반도체 칩(214)과 직접 연결될 수 있다. 따라서, 제1 칩 스택(220) 또는 제2 칩 스택(230)과 서브 반도체 칩(214) 사이의 신호/데이터 교환 경로가 짧아서 동작 속도가 증가할 수 있다. 또한, 기판(200) 내에서 제1 칩 스택(220) 또는 제2 칩 스택(230)과 서브 반도체 칩(214)을 연결하기 위한 회로/배선 구조가 필요하지 않으므로, 기판(200) 내의 회로/배선 구조의 설계가 더 단순해질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 서브 반도체 패키지
120: 제1 칩 스택 130: 제2 칩 스택
140: 외부 접속 단자 150: 몰딩층

Claims (21)

  1. 제1 방향의 일측 가장자리에 형성된 제1 기판 패드 및 상기 제1 방향의 타측 가장자리에 형성된 제2 기판 패드를 갖는 기판;
    상기 기판 상에 형성되고, 서브 반도체 칩, 상기 서브 반도체 칩의 측면을 둘러싸는 서브 몰딩층, 및, 상기 서브 반도체 칩의 서브 칩 패드와 접속하면서 상기 서브 몰딩층 위로 연장하고 상기 서브 몰딩층의 상기 제1 방향의 일측 가장자리 및 타측 가장자리에 각각 형성된 제1 재배선 패드 및 제2 재배선 패드로 연장하는 재배선 도전층,을 포함하는 서브 반도체 패키지;
    상기 서브 반도체 패키지 상에 형성되고, 하나 이상의 제1 메인 반도체 칩을 포함하는 제1 칩 스택; 및
    상기 제1 칩 스택 상에 형성되고, 하나 이상의 제2 메인 반도체 칩을 포함하는 제2 칩 스택을 포함하고,
    상기 서브 반도체 칩은, 상기 제1 재배선 패드와 상기 제1 기판 패드를 접속시키는 제1 서브 패키지 인터커넥터 및 상기 제2 재배선 패드와 상기 제2 기판 패드를 접속시키는 제2 서브 패키지 인터커넥터에 의하여 상기 기판에 접속되고,
    상기 제1 칩 스택은, 상기 제1 메인 반도체 칩의 제1 칩 패드와 상기 제1 기판 패드를 접속시키는 제1 인터커넥터에 의하여 상기 기판에 접속되고,
    상기 제2 칩 스택은, 상기 제2 메인 반도체 칩의 제2 칩 패드와 상기 제2 기판 패드를 접속시키는 제2 인터커넥터에 의하여 상기 기판에 접속되는
    반도체 패키지.
  2. 제1 항에 있어서,
    둘 이상의 상기 제1 메인 반도체 칩은,
    상기 제1 방향에서 상기 제1 기판 패드와 멀어지는 방향으로 오프셋 적층되고,
    둘 이상의 상기 제2 메인 반도체 칩은,
    상기 제2 방향에서 상기 제2 기판 패드와 멀어지는 방향으로 오프셋 적층되는
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 칩 패드는, 상기 제1 메인 반도체 칩의 오프셋 적층에 따라 노출되는 상기 제1 메인 반도체 칩의 일측 가장자리에 배치되고,
    상기 제2 칩 패드는, 상기 제2 메인 반도체 칩의 오프셋 적층에 따라 노출되는 상기 제2 메인 반도체 칩의 타측 가장자리에 배치되는
    반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 기판 패드 중 상기 제1 서브 패키지 인터커넥터와 접속하면서 상기 제1 인터커넥터와 접속하지 않는 것 또는 상기 제2 기판 패드 중 상기 제2 서브 패키지 인터커넥터와 접속하면서 상기 제2 인터커넥터와 접속하지 않는 것은, 상기 서브 반도체 칩을 위한 전원 공급 패드 또는 신호 전달 패드로 기능하는
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 기판 패드 중 상기 제1 서브 패키지 인터커넥터와 접속하지 않고 상기 제1 인터커넥터와 접속하는 것은, 상기 제1 칩 스택을 위한 전원 공급 패드 또는 신호 전달 패드로 기능하고,
    상기 제2 기판 패드 중 상기 제2 서브 패키지 인터커넥터와 접속하지 않고 상기 제2 인터커넥터와 접속하는 것은, 상기 제2 칩 스택을 위한 전원 공급 패드 또는 신호 전달 패드로 기능하는
    반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 기판 패드 중 상기 제1 서브 패키지 인터커넥터 및 상기 제1 인터커넥터에 공통적으로 접속하는 것 또는 상기 제2 기판 패드 중 상기 제2 서브 패키지 인터커넥터 및 상기 제2 인터커넥터에 공통적으로 접속하는 것은, 접지 공급 패드로 기능하는
    반도체 패키지.
  7. 제6 항에 있어서,
    상기 제1 기판 패드 중 상기 접지 공급 패드에는, 상기 제1 서브 패키지 인터커넥터의 일단 및 상기 제1 인터커넥터의 일단이 직접 접촉하고,
    상기 제2 기판 패드 중 상기 접지 공급 패드에는, 상기 제2 서브 패키지 인터커넥터의 일단 및 상기 제2 인터커넥터의 일단이 직접 접촉하는
    반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 칩 패드와 상기 제1 재배선 패드를 접속시키는 제3 인터커넥터; 및
    상기 제2 칩 패드와 상기 제2 재배선 패드를 접속시키는 제4 인터커넥터를 더 포함하는
    반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 기판 패드 중 상기 제1 서브 패키지 인터커넥터 및 상기 제1 재배선 패드를 경유하여 상기 제3 인터커넥터와 전기적으로 연결되는 것은, 접지 공급 패드로 기능하고,
    상기 제2 기판 패드 중 상기 제2 서브 패키지 인터커넥터 및 상기 제2 재배선 패드를 경유하여 상기 제4 인터커넥터와 전기적으로 연결되는 것은, 접지 공급 패드로 기능하는
    반도체 패키지.
  10. 제8 항에 있어서,
    상기 서브 반도체 칩과 상기 제1 칩 스택 사이의 신호 교환은, 상기 제3 인터커넥터를 통하여 수행되고,
    상기 서브 반도체 칩과 상기 제2 칩 스택 사이의 신호 교환은, 상기 제4 인터커넥터를 통하여 수행되는
    반도체 패키지.
  11. 제1 항에 있어서,
    상기 제1 메인 반도체 칩 및 상기 제2 메인 반도체 칩은, 메모리이고,
    상기 서브 반도체 칩은, 메모리 컨트롤러인
    반도체 패키지.
  12. 제1 항에 있어서,
    상기 서브 칩 패드는,
    상기 서브 반도체 칩의 상기 제1 방향의 양측 가장자리에 각각 배치되는 제1 서브 칩 패드 및 제3 서브 칩 패드와, 상기 제1 방향과 수직인 제2 방향의 양측 가장자리에 각각 배치되는 제2 서브 칩 패드 및 제4 서브 칩 패드를 포함하고,
    상기 제1 서브 칩 패드 및 상기 제2 서브 칩 패드와 접속하는 상기 재배선 도전층은, 상기 제1 재배선 패드로 연장하고,
    상기 제3 서브 칩 패드 및 상기 제4 서브 칩 패드와 접속하는 상기 재배선 도전층은, 상기 제2 재배선 패드로 연장하는
    반도체 패키지.
  13. 제1 항에 있어서,
    상기 제1 서브 칩 패드와 접속하는 상기 재배선 도전층은, 상기 제2 서브 칩 패드와 접속하는 상기 재배선 도전층과 유사한 길이를 갖도록 휘어진 형상을 갖고,
    상기 제3 서브 칩 패드와 접속하는 상기 재배선 도전층은, 상기 제4 서브 칩 패드와 접속하는 상기 재배선 도전층과 유사한 길이를 갖도록 휘어진 형상을 갖는
    반도체 패키지.
  14. 제13 항에 있어서,
    상기 재배선 도전층은,
    평면상 상기 서브 반도체 칩을 중심으로 회오리와 유사한 형상을 갖는
    반도체 패키지.
  15. 제1 항에 있어서,
    상기 서브 반도체 칩은,
    상기 제1 재배선 패드로 연장하는 상기 재배선 도전층과 상기 제2 재배선 패드로 연장하는 상기 재배선 도전층이 서로 유사한 길이를 갖도록 평면상 상기 서브 반도체 패키지의 중앙에 위치하는
    반도체 패키지.
  16. 제1 항에 있어서,
    상기 제1 칩 스택 및 상기 제2 칩 스택은, 상기 제1 재배선 패드 및 상기 제2 재배선 패드를 노출시키도록 배치되는
    반도체 패키지.
  17. 제1 항에 있어서,
    상기 서브 반도체 패키지는, 상기 제1 기판 패드 및 상기 제2 기판 패드를 노출시키도록 배치되는
    반도체 패키지.
  18. 제1 방향의 일측 가장자리에 형성된 제1 기판 패드 및 상기 제1 방향의 타측 가장자리에 형성된 제2 기판 패드를 갖는 기판;
    상기 기판 상에 형성되고, 서브 반도체 칩, 상기 서브 반도체 칩의 측면을 둘러싸는 서브 몰딩층, 및, 상기 서브 반도체 칩의 서브 칩 패드와 접속하면서 상기 서브 몰딩층 위로 연장하고 상기 서브 몰딩층의 상기 제1 방향의 일측 가장자리 및 타측 가장자리에 각각 형성된 제1 재배선 패드 및 제2 재배선 패드로 연장하는 재배선 도전층,을 포함하는 서브 반도체 패키지; 및
    상기 서브 반도체 패키지 상에 형성되고, 하나 이상의 메인 반도체 칩을 포함하는 칩 스택을 포함하고,
    상기 서브 칩 패드는, 상기 서브 반도체 칩의 상기 제1 방향의 양측 가장자리에 각각 배치되는 제1 서브 칩 패드 및 제3 서브 칩 패드와, 상기 제1 방향과 수직인 제2 방향의 양측 가장자리에 각각 배치되는 제2 서브 칩 패드 및 제4 서브 칩 패드를 포함하고,
    상기 제1 서브 칩 패드 및 상기 제2 서브 칩 패드와 접속하는 상기 재배선 도전층은, 상기 제1 재배선 패드로 연장하고,
    상기 제3 서브 칩 패드 및 상기 제4 서브 칩 패드와 접속하는 상기 재배선 도전층은, 상기 제2 재배선 패드로 연장하는
    반도체 패키지.
  19. 제18 항에 있어서,
    상기 재배선 도전층은,
    평면상 상기 서브 반도체 칩을 중심으로 회오리와 유사한 형상을 갖는
    반도체 패키지.
  20. 제18 항에 있어서,
    상기 서브 반도체 칩은,
    평면상 상기 서브 반도체 패키지의 중앙에 위치하는
    반도체 패키지.
  21. 제18 항에 있어서,
    상기 제1 재배선 패드와 상기 제1 기판 패드가 서로 접속하고,
    상기 제2 재배선 패드와 상기 제2 기판 패드가 서로 접속하는
    반도체 패키지.
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